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JP2002305304A - 電力用半導体装置 - Google Patents

電力用半導体装置

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Publication number
JP2002305304A
JP2002305304A JP2001107252A JP2001107252A JP2002305304A JP 2002305304 A JP2002305304 A JP 2002305304A JP 2001107252 A JP2001107252 A JP 2001107252A JP 2001107252 A JP2001107252 A JP 2001107252A JP 2002305304 A JP2002305304 A JP 2002305304A
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JP
Japan
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layer
type
emitter
type base
Prior art date
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Application number
JP2001107252A
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English (en)
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JP2002305304A5 (ja
Inventor
Hidetaka Hattori
秀隆 服部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Priority to TW091106614A priority patent/TW567615B/zh
Priority to KR10-2002-0018534A priority patent/KR100449182B1/ko
Priority to EP02007318A priority patent/EP1248299A3/en
Priority to US10/115,030 priority patent/US6605858B2/en
Priority to CNB021061475A priority patent/CN1228858C/zh
Publication of JP2002305304A publication Critical patent/JP2002305304A/ja
Priority to US10/457,544 priority patent/US7056779B2/en
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
    • H10D12/038—Manufacture or treatment of IGBTs of vertical IGBTs having a recessed gate, e.g. trench-gate IGBTs
    • H10P10/00—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
    • H10D12/481—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Thyristors (AREA)
  • Bipolar Transistors (AREA)

Abstract

(57)【要約】 【課題】半導体基板の厚さを大きく減らして従来のパン
チスルー型ＩＧＢＴと同等の耐圧を維持し、且つ、ター
ンオフ損失とオン電圧を最小化できるＩＧＢＴを提供す
る。 【解決手段】ｎ型ベース層１と、ｎ型ベース層の一方の
表面に選択的に形成されたｐベース層７と、ｐベース層
の表面に選択的に形成されたｎ型エミッタ層８と、ｎ型
ベース層の他方の表面上に形成されたｐ型コレクタ層２
と、ｎ型エミッタ層上とｐベース層上に設けられたエミ
ッタ（Ｅ）電極９と、ｎ型エミッタ層とｎ型ベース層の
間のｐベース層上に設けられるゲート絶縁膜５を介して
設けられたトレンチゲート電極６とを具備し、ｎ型ベー
ス層の不純物濃度が傾斜を持つことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電力用半導体装置
に係り、特にＩＧＢＴ（Insulated Gate BipolarTransi
stor ；絶縁ゲート型バイポーラトランジスタ）に関す
るもので、電力変換装置（インバータ）などに使用され
る。
【０００２】
【従来の技術】近年のパワーエレクトロニクス分野にお
ける電源機器の小型化、高性能化への要求を受けて、電
力用半導体装置では、高耐圧化、大電流化と共に、低損
失化、高破壊耐量化、高速化に対する性能改善が注力さ
れている。そして、３００Ｖ程度以上の耐圧を有し、高
電流化が可能な電力用半導体装置として、パワーＩＧＢ
Ｔが用いられている。
【０００３】パワーＩＧＢＴは、ＭＯＳ（絶縁ゲート
型）ゲートにより駆動されるものであり、ＭＯＳゲート
を平板状に設けたプレーナ構造およびＭＯＳゲートを構
内に埋め込み形成したトレンチ構造の２種類が広く知ら
れている。トレンチＩＧＢＴは、トレンチ側壁をチャネ
ル領域とするトレンチＩＧＢＴセルを半導体基板上に多
数並設したトレンチゲート構造を有するものであり、一
般的には、トレンチＩＧＢＴはチャネル抵抗の低減によ
り性能を向上（低損失化）させやすい点でプレーナＩＧ
ＢＴよりも有利とされている。
【０００４】図８は、従来のトレンチＩＧＢＴの一部を
取り出して概略的に示す断面図である。
【０００５】このトレンチＩＧＢＴにおいて、高抵抗の
ｎ- ベース層101 の表面側にはｐベース(base)層107 が
形成され、この表面からｎ- 型ベース層101 に達する深
さのトレンチ104 が複数形成され、このトレンチ104 の
内部には、ゲート絶縁膜105を介してトレンチゲート電
極106 が埋め込み形成されている。各トレンチ104 で挟
まれた領域のｐベース層107 の表面には、トレンチ104
の側面に接するように選択的に高不純物濃度のｎ+ エミ
ッタ層108 が形成されている。なお、各トレンチゲート
電極106 は、例えばゲート電極コンタクト用の広いパッ
ド（図示せず）まで引き出されれている。
【０００６】上記ｎ+ エミッタ層108 およびｐベース層
107 上には、その両方に接するようにエミッタ電極109
が設けられており、このエミッタ電極109 によってｎ+
エミッタ層108 とｐベース層107 は短絡している。ま
た、前記トレンチゲート電極106 上には層間絶縁膜111
が設けられており、トレンチゲート電極106 とエミッタ
電極109 とは接しないようになっている。
【０００７】前記ｎ- ベース層101 、ｐベース層107 、
ｎ+ エミッタ層108 、ゲート絶縁膜105 およびトレンチ
ゲート電極106 は、ｐベース層107 のトレンチ104 に接
する表面部分に形成されるチャネル領域を通じてｎ+ エ
ミッタ層108 からｎ- ベース層101 に電子を注入するＭ
ＯＳＦＥＴを構成している。
【０００８】一方、ｎ- ベース層101 の裏面側には、ｎ
+ バッファ(buffer)層102 を介して高不純物濃度のｐ+
型コレクタ層103 が形成され、ｐ+ 型コレクタ層103 上
にはコレクタ電極110 が設けられている。
【０００９】なお、上記ｎ+ バッファ層102 は、必要と
する耐圧が別の方法で満たされる場合には省略される。
また、図中、Ｅはエミッタ端子、Ｇはゲート端子、Ｃは
コレクタ端子である。
【００１０】図９は、図８中のＡ−Ａ' に沿う断面の不
純物濃度分布の一例を示す。
【００１１】ここで、ｎ- ベース層101 のｎ型不純物濃
度分布は一定である。
【００１２】次に、図８のトレンチＩＧＢＴの動作につ
いて説明する。
【００１３】ＩＧＢＴをターンオンさせる時には、コレ
クタ電極110 とエミッタ電極109 との間にの正コレクタ
電圧が印加された状態で、トレンチゲート電極106 とエ
ミッタ電極109 との間に所定の正のゲート電圧を印加す
る。これにより、ｐベース層107 のゲート絶縁膜105 に
接した表面がｎ型に反転して反転層（ｎ型チャネル）が
形成されるので、この反転層を通じてエミッタ電極109
から電子がｎ- ベース層101 に注入され、ｎ+ バッファ
層102 を介してｐ型コレクタ層103 に達する。この際、
ｐ型コレクタ層103 とｎ- ベース層101 との間がｎ+ バ
ッファ層102 を介して順バイアスされ、ｐ型コレクタ層
103 より正孔がｎ+ バッファ層102 を経由してｎ- ベー
ス層101 に注入される。このように、ｎ- ベース層101
に電子と正孔の両方が注入される結果、ｎ- ベース層10
1 領域で電導率変調が起こり、ｎ- ベース層101 の抵抗
が大幅に低減し、素子が通電（ターンオン）する。
【００１４】一方、ＩＧＢＴをターンオフさせる時に
は、トレンチゲート電極106 にエミッタ電極109 に対し
て負の電圧を印加することによって、前記反転層が消失
して、電子注入が停止する。一方、ｎ- ベース層101 内
に蓄積されていた正孔は、その一部がｐベース層107 を
介してエミッタ電極109 に排出され、残りの正孔が電子
と再結合して消滅し、ＩＧＢＴがターンオフする。
【００１５】ところで、一般に上記構造のＩＧＢＴで
は、ターンオフ損失を小さくするにつれ、定常状態での
オン電圧の極端な増大があり、オン電圧を低減しようと
すると、ターンオフ損失の極端な増大がおこるという問
題がある。
【００１６】そこで、所望の最小のターンオフ損失とオ
ン電圧を得るために、（１）電子線照射などによってラ
イフタイム（少数キャリアが再結合するまでの時間）を
短くするようにコントロールを行う方法と、（２）薄い
透過型コレクタ層を用いる方法がある。これらの方法を
用いる場合、特にｎ- ベース層101 およびｎ+ バッファ
層102 を有するパンチスルー型ＩＧＢＴでは、ターンオ
フ損失と定常状態でのオン電圧をできるだけ小さくしよ
うとすると、所望とする耐圧を得る最小の厚さのｎ- ベ
ース層101 を必要とし、ｎ- ベース層101 の厚さは通常
は約10μｍ／100Vに選定される。
【００１７】前者の（１）ライフタイムコントロールを
行う方法では、高濃度のｐ+ 型基板にエビタキシヤル成
長によって高濃度のｎ+ バッファ層を形成し、さらにエ
ピタキシヤル成長によって比較的高抵抗のｎ- ベース層
を形成することによって得たｎ- ／ｎ+ ／ｐ+ 基板（ウ
エハー）に上記構造のＩＧＢＴを形成する。
【００１８】このようなライフタイムコントロールを行
う方法によって十分低いターンオフ損失を得ることがで
きるが、ｐ型基板にエピタキシヤル成長法によってｎ+
バッファ層102 とｎ- ベース層101 を順次形成するの
で、半導体基板の製造コストが増大するという問題があ
る。
【００１９】後者の（２）薄い透過型コレクタ層を用い
る方法では、FZ法あるいはCZ法によって作られたウエハ
ーを所望とする耐圧を得る厚さになるまで研磨し、この
ウエハーの一方の面にボロンなどｐ型不純物の注入によ
って厚さ１μｍ程度の透過型ｐコレクタ層を形成し、ウ
エハーの他方の面にはＭＯＳ構造を形成する。
【００２０】しかし、このような薄い透過型コレクタ層
を用いる方法は、オン電圧とターンオフ損失をできるだ
け小さくしようとすると、半導体基板が非常に薄くな
り、製造上大きな困難が生じる。
【００２１】例えば耐圧1200V 用のトレンチＩＧＢＴの
製造方法を一例として挙げると、半導体基板上にｐベー
ス層107 、ｎ+ エミッタ層108 、トレンチ104 、ゲート
絶縁膜105 、トレンチゲート電極106 およびエミッタ電
極109 を形成した後、半導体基板を120 μｍまで削り取
り、ｎ型不純物およびｐ型不純物をそれぞれイオン注入
してｎ+ バッファ層102 およびｐ+ 型コレクタ層103 を
製造する。この時、イオン注入したｎ型不純物およびｐ
型不純物を活性化させてドナーおよびアクセプターとし
て働かせるために炉の中で800 ℃以上の熱処理をする必
要がある。この熱処理によって、表面のパターニングさ
れた例えばアルミニウムによるエミッタ電極109 が溶け
てパターンが消滅してしまうという問題がある。また、
熱処理する前にエミッタ電極109 のパターニングをする
場合では、前記したように薄く削り取られた半導体基板
の反りが非常に大きく、パターニングすることが極めて
困難である。
【００２２】さらに、上記いずれの方法（１）、（２）
においても、熱処理する際に熱応力の変化によって半導
体基板が破損するという問題がある。また、炉による熱
処理の代わりに、例えばパルスレーザーのようなアニー
ルによる不純物の活性化を行う方法では、半導体基板表
面から1 μｍ程度しか不純物を活性化することができ
ず、半導体基板表面から1 μｍ以上の深さを必要とする
ｎ型不純物を活性化および拡散させてｎ+ バッファ層10
2 を形成することは極めて困難である。つまり、上記の
ような薄い半導体基板を用いたパンチスルー型ＩＧＢＴ
は、製造上極めて困難な問題がある。
【００２３】なお、図８に示した構造のトレンチＩＧＢ
Ｔにおいて、トレンチゲート電極106 の間隔（セルピッ
チ）が比較的広く、コンタクト開口幅が加工精度に比べ
てある程度広い場合には、ｎ+ エミッタ層108 とｐベー
ス層107 とをトレンチ104 に平行な方向の全面でエミッ
タ電極109 により短絡する。
【００２４】一方、セルピッチを縮小していくと、コン
タクト開口幅が小さくなり、ｎ+ エミッタ層108 とｐベ
ース層107 とをトレンチ平行方向の全面でエミッタ電極
109により短絡することが困難になる。この問題を解決
するためには、トレンチＩＧＢＴのｎ+ エミッタ層108
が梯子状の平面パターンを有するように、つまり、ｐベ
ース層107 の方形状の露出部が点在するように形成する
ことが提案されている。
【００２５】さらに、ｎ+ エミッタ層108 が全体として
メッシュ（格子）あるいはオフセットを有するメッシュ
状の平面パターンを有するように、つまり、トレンチ10
4 に沿って帯状のｎ+ エミッタ層108 とｐベース層107
の帯状の露出部が交互に存在するように形成することが
提案されている。
【００２６】さらに、隣り合うｎ+ エミッタ層108 間の
ｐベース層107 にエミッタコンタクト用のトレンチを形
成し、このトレンチ内部でｎ+ エミッタ層108 の側面お
よびｐベース層107 にコンタクトするようにエミッタ電
極109 を形成するトレンチコンタクト構造も提案されて
いる。
【００２７】上記したような各種の構造のトレンチＩＧ
ＢＴにおいても、図８に示した構造のトレンチＩＧＢＴ
と同様の問題がある。また、プレーナＩＧＢＴにおいて
も、前述したトレンチＩＧＢＴと同様の問題がある。
【００２８】なお、パンチスルー型ＩＧＢＴの公知例と
しては、特開平6-326317号公報（文献１）、特開平7-20
2180号公報（文献２）などがあり、ｎ- ベース層101 お
よびｎ+ バッファ層102 を有するパワーダイオードが特
開2000-260778 号公報（文献３）に開示されている。
【００２９】
【発明が解決しようとする課題】以上述べたように、従
来のパンチスルー型ＩＧＢＴは、所望の最小のターンオ
フ損失とオン電圧を得るためにライフタイムコントロー
ルを行う方法では半導体基板の製造コストが増大すると
いう問題があり、薄い透過型コレクタ層を用いる方法で
は半導体基板が非常に薄くなり、製造上大きな困難が生
じるという問題があった。
【００３０】本発明は上記の問題点を解決すべくなされ
たもので、半導体基板の厚さを大きく減らしても従来の
パンチスルー型ＩＧＢＴと同等の耐圧を維持し、且つ、
ターンオフ損失とオン電圧を最小化することが可能にな
るＩＧＢＴを実現し得る電力用半導体装置を提供するこ
とを目的とする。
【００３１】
【課題を解決するための手段】本発明の電力用半導体装
置は、第１導電型ベース層と、前記第１導電型ベース層
の一方の表面に選択的に形成された第２導電型ベース層
と、前記第２導電型ベース層の表面に選択的に形成され
た第１導電型エミッタ層と、前記第１導電型ベース層の
他方の表面上に形成された第２導電型コレクタ層と、前
記第１導電型エミッタ層上と前記第２導電型ベース層上
に設けられた第１の主電極と、前記第１導電型エミッタ
層と前記第１導電型ベース層の間の前記第２導電型ベー
ス層上にゲート絶縁膜を介して設けられたゲート電極と
を具備し、前記第１導電型ベース層の不純物濃度が傾斜
を持つことを特徴とする。
【００３２】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
【００３３】＜第１の実施形態＞図１は、本発明の電力
用半導体装置の第１の実施形態に係るトレンチＩＧＢＴ
を示す断面図である。
【００３４】図中、１は第１導電型（本例ではｎ型）の
ベース層（ｎベース層）である。このｎ型ベース層１の
表面側に第２導電型（本例ではｐ型）のベース層（ｐベ
ース層）７が形成されている。上記ｐベース層７の表面
からｐベース層７を貫通してｎ型ベース層１に達する深
さのトレンチ４が複数形成されている。各トレンチ４で
挟まれた領域のｐベース層７の表面には、トレンチ４の
側面に接するように選択的に高不純物濃度のｎ型エミッ
タ層（ｎ+ エミッタ層）８が形成されている。そして、
各トレンチ４の内部には、ゲート絶縁膜５を介してトレ
ンチゲート電極６が埋め込まれている。
【００３５】上記ｎ+ エミッタ層８およびｐベース層７
上には、トレンチゲート電極６とは接しないように、か
つ、ｎ+ エミッタ層８とｐベース層７とを短絡するため
の例えばアルミ配線からなるエミッタ（Ｅ）電極９が設
けられている。この場合、ｐベース層７上およびトレン
チゲート電極６上には層間絶縁膜１０が堆積されてお
り、この層間絶縁膜１０に開口されたソース・ベース引
出し用のコンタクトホールを通じてｎ+ エミッタ層８の
一部およびｐベース層７の一部に共通にコンタクトする
ように前記エミッタ電極９が設けられている。
【００３６】なお、前記各トレンチゲート電極６は例え
ばゲートコンタクトパッド（図示せず）まで引き出され
ており、このゲートコンタクトパッドにコンタクトする
ようにゲート（Ｇ）電極が設けられている。
【００３７】前記ｎベース層１、ｐベース層７、ｎ+ エ
ミッタ層８、ゲート絶縁膜５およびトレンチゲート電極
６は、トレンチ４内のゲート絶縁膜５に接するｐベース
層７の表面部分に形成されるチャネル領域を通じてｎ+
エミッタ層８からｎベース層１に電子を注入するＭＯＳ
ＦＥＴを構成している。
【００３８】一方、前記ｎベース層１の裏面側には、高
不純物濃度のｐ型コレクタ層（ｐ+コレクタ層）２が形
成され、ｐ+ コレクタ層２上にはコレクタ（Ｃ）電極３
が設けられている。
【００３９】図５は、図１中のＸ−Ｘ' に沿う断面の不
純物濃度分布の一例を示す。
【００４０】ここで、本発明者の研究により、ｎベース
層１として、エミッタ層側部分よりもコレクタ層側部分
の方が不純物濃度が濃くなるような傾斜を持たせ、エミ
ッタ層側部分の比抵抗を１００Ω・ｃｍ以上とし、ｎベ
ース層１のコレクタ層側部分の濃度ピーク（最高濃度）
を1e15／cm3 以上、かつ5e16／cm3 以下に設定すれば、
ｎベース層１の厚さを約10μｍ／100Vの割合で選定可能
になることが判明した。
【００４１】この場合、ｎベース層１を提供するための
ウエハーへの不純物拡散によって、ｎベース層１の不純
物濃度はｎベース層１のエミッタ層側部分からコレクタ
層側部分までほぼ連続的に変化しているものとする。
【００４２】従来のパンチスルー型ＩＧＢＴは、図８に
示したｐベース層107 からの空乏層の広がりをｎ+ バッ
ファ層102 で止める方法、あるいは、ｎ- ベース層101
を十分に厚くすることによってｐ+ 型コレクタ層103 に
空乏層が達しないようにする方法のいずれかを採用して
いた。
【００４３】これに対して、本発明のＩＧＢＴは、ポア
ソン方程式から導かれる空乏層の幅が不純物濃度傾斜に
反比例するという原理を利用することによって、ｎ型ベ
ース層１の不純物濃度傾斜によって空乏層の広がりを積
極的に止め、空乏層がｐ+ 型コレクタ層２に達しないよ
うにすることを特徴としている。
【００４４】そして、本発明のＩＧＢＴは、ｐコレクタ
層２の厚さを従来のパンチスルー型ＩＧＢＴにおけるｐ
コレクタ層103 の厚さよりも大幅に小さくすることが可
能になるので、全体の厚さを従来のパンチスルー型ＩＧ
ＢＴの厚さよりも大幅に小さくすることが可能になる。
【００４５】以下、シミュレーションを用いて調査した
具体例を示す。
【００４６】＜シミュレーション１＞表１は、ｎ型ベー
ス層１のコレクタ側部分の濃度ピークを固定して、ｎ型
ベース層１のエミッタ側部分の比抵抗と耐圧との関係を
シミュレーションを用いて調査した結果である。
【００４７】
【表１】
【００４８】表１から、本発明のＩＧＢＴでは、ｎ型ベ
ース層１のエミッタ側部分の比抵抗を１００Ω・ｃｍ以
上にすれば、耐圧６００Ｖ以上になり、ｎ型ベース層１
の厚さを約10μｍ／100Vの割合で選定可能になることが
分かる。
【００４９】つまり、本発明のＩＧＢＴにおけるｎ型ベ
ース層１の厚さは、従来のパンチスルー型ＩＧＢＴと同
様に約10μｍ／100Vの割合で選定可能になる。因みに、
従来の比抵抗一定のｎ−型ベース層を有するパンチスル
ー型ＩＧＢＴでは、厚さ６０μｍによって６００Ｖ以上
の耐圧が得られ、約10μｍ／100Vの割合で厚さが決定さ
れることが分かっている。
【００５０】＜シミュレーション２＞表２は、本発明の
ＩＧＢＴについて、ｎ型ベース層１として厚さ６０μｍ
を持たせた場合に、ｎ型ベース層１のエミッタ側部分の
比抵抗を４０ｋΩ・ｃｍに固定して、ｎ型ベース層１の
コレクタ側部分の濃度ピークと耐圧との関係をシミュレ
ーションを用いて調査した結果である。
【００５１】
【表２】
【００５２】表２から、本発明のＩＧＢＴでは、ｎ型ベ
ース層１のコレクタ側部分の濃度ピークを8e14／cm3 か
ら2e15／cm3 まで段々と上げていくと、耐圧が最大値ま
で段々と上がっていく。そして、濃度ピークを前記2e15
／cm3 からさらに上げていくと、耐圧が最大値から低下
していき、濃度ピークが5e16／cm3 より越えると耐圧が
600 Ｖ以下になることが分かる。
【００５３】ここで、ｎ型ベース層１のコレクタ側部分
の濃度ピークを1e15／cm3 以上かつ5e16／cm3 以下に設
定すれば、耐圧が600V以上になり、ｎ型ベース層１の厚
さを約10μｍ／100Vの割合で選定可能になることが分か
る。
【００５４】換言すると、ｎ型ベース層１のコレクタ側
部分の不純物濃度の傾斜と耐圧の関係でみると、耐圧が
600V以上であるための不純物濃度の傾斜は、 1e18/cm4
から5e19/cm4 の範囲にある。
【００５５】なお、＜シミュレーション２＞におけるｎ
型ベース層１のエミッタ層側部分の比抵抗４０ｋΩ・ｃ
ｍを、２ｋΩ・ｃｍ、100 Ω・ｃｍにそれぞれ変更した
場合でも、ｎ型ベース層１のコレクタ層側部分の濃度ピ
ークと耐圧との関係はほぼ同様であったことを確認し
た。
【００５６】なお、本発明のＩＧＢＴにおいて、ｎ型ベ
ース層１のエミッタ層側部分の比抵抗が一定になる領域
が現われる場合がある。これは、ｎ型半導体基板の片面
側にｎベース層１を形成するためのｎ型不純物を拡散す
る場合に、ｎ型半導体基板の厚さ、比抵抗、ｎ型不純物
の表面濃度および拡散時間などの拡散条件のばらつきに
よってｎ型不純物の拡散層の厚さがばらつくためであ
る。
【００５７】図６（ａ）、（ｂ）は、本発明のＩＧＢＴ
のｎ型ベース層１を形成するための半導体基板の厚さが
９０μｍであって、エミッタ層側部分の比抵抗が異なる
場合の深さ方向における不純物濃度分布の一例を示して
いる。
【００５８】この不純物濃度分布から、ｎ型ベース層１
のエミッタ層側部分に現われる比抵抗が一定になる領域
は、半導体基板の比抵抗によって異なることが分かる。
この一定領域は、電気特性を考慮すると30μｍ程度に抑
えることが望ましい。
【００５９】換言すれば、半導体基板に対する不純物拡
散のばらつきなどにより、ｎベース層１のエミッタ層側
部分では表面から深さ30μｍ以内で比抵抗が一定であっ
てもよい。
【００６０】前述したように本発明のＩＧＢＴは、ポア
ソン方程式から導かれる空乏層の幅が不純物濃度傾斜に
反比例するという原理を利用することによって、ｎ型ベ
ース層１の不純物濃度傾斜によって空乏層の広がりを積
極的に止め、空乏層がｐ+ 型コレクタ層103 に達しない
ようにすることを特徴としている。
【００６１】これに対して、従来のＩＧＢＴは、ｐベー
ス層107 からの空乏層の広がりをｎ+ バッファ層102 で
止める方法、あるいは、ｎ- ベース層101 を十分に厚く
することによってｐ+ 型コレクタ層103 に空乏層が達し
ないようにする方法のいずれかを採用していた。
【００６２】したがって、本発明のＩＧＢＴは、ｎ型ベ
ース層１のエミッタ側部分の比抵抗が一定になる領域
は、従来のパンチスルー型ＩＧＢＴにおける比抵抗が一
定のｎ- ベース層101 に比べて極端に短い。
【００６３】次に、耐圧６００Ｖを有する本発明のＩＧ
ＢＴと従来のパンチスルー型ＩＧＢＴについて、オン電
圧とフォールタイムを比較する。
【００６４】図７は、本発明のＩＧＢＴと従来のパンチ
スルー型ＩＧＢＴのそれぞれに対してオン電圧とフォー
ルタイムをシミュレーションにより求めた結果を、横軸
に電圧、縦軸に時間をとって示している。
【００６５】この図より、オン電圧とフォールタイムの
トレードオフ曲線は、本発明のＩＧＢＴのトレードオフ
曲線の方が従来のＩＧＢＴのトレードオフ曲線よりも改
善されていることが分かる。
【００６６】即ち、本発明のＩＧＢＴは、ｎ型ベース層
１の深さ方向における不純物濃度分布に傾斜を持たせる
ことにより、所望の耐圧を維持させつつ、ターンオフ損
失とオン電圧を最小化することができ、半導体基板の厚
さを大きく減らす（最小化する）ことができる。
【００６７】次に、図１に示した構造を有するＩＧＢＴ
の製造方法について説明する。
【００６８】図２乃至図４は、図１のＩＧＢＴの主要な
製造工程を示す断面図である。
【００６９】まず、図２中に示すｎ型ベース層１を形成
するためのｎ型半導体基板を形成する。この場合、比抵
抗100 Ω・ｃｍ以上の半導体基板にｎ型不純物を熱拡散
し、基板の片面側よりも多面側の方が不純物濃度が濃く
なるような傾斜を持たせる。
【００７０】図６（ａ）は、比抵抗が２ｋΩ・ｃｍで厚
さが９０μｍのｎ型半導体基板に、ｎ型不純物を熱拡散
によって９０μｍ拡散した場合の基板深さ方向における
不純物濃度分布の一例を示す。
【００７１】このような不純物濃度分布を有するｎ型半
導体基板をｎ型ベース層１の素材として用い、このｎ型
基板の一方の表面にｐベース層７を拡散により形成す
る。そして、このｐベース層７の表層部に多数のストラ
イプ状の平面パターンを有するようにｎ+ エミッタ層８
を拡散により形成する。これにより、ｐベース層７の露
出部も多数のストライプ状の平面パターンを有するよう
になる。
【００７２】次に、各ｎ+ エミッタ層８中にストライプ
状の平面パターンを有するトレンチ４をｎ型ベース層１
に達する深さのトレンチ４を形成する。つまり、ｎ+ エ
ミッタ層８の表面からｎ+ エミッタ層８およびｐベース
層７を貫通してｎ型ベース層１に達する深さのトレンチ
４を形成する。
【００７３】次に、トレンチ４の内壁面および基板上の
全面にゲート絶縁膜（ＳｉＯ膜等）５を形成する。次
に、ＣＶＤ（化学気相成長）法により、Ｐ（リン）を含
有させたポリシリコン６を堆積させるとともにトレンチ
４内のトレンチゲート電極として埋め込む。
【００７４】この後、トレンチゲート引き出しパターン
に基づいてトレンチゲート電極６を引き出すためのパタ
ーニングを行ってゲート電極コンタクト用の広いパッド
（図示せず）を形成するとともに、トレンチ内部のポリ
シリコン６の上面をエッチバックして基板表面と同一面
内となるようにする。
【００７５】次に、基板上の全面に層間絶縁膜９を堆積
させた後、ゲート電極コンタクト用のパッド上で層間絶
縁膜９にゲート電極引き出し用の大きなコンタクトホー
ルを開口するとともに、トレンチ開口周辺部の層間絶縁
膜９およびその下の基板表面のゲート絶縁膜５にエミッ
タ・ベース引き出し用のコンタクトホールを開口する。
【００７６】次に、基板上の全面に金属配線層（例えば
アルミ配線層）をスパッタ法により形成し、所要のパタ
ーニングを行ってエミッタ電極９およびゲート電極（図
示せず）を形成する。
【００７７】一方、ｎ型ベース層１は、例えば600 Ｖの
耐圧を得るには厚さが約60μｍ必要であるので、図３に
示すように、ｎ型基板の他方の表面（基板裏面）からｎ
型ベース層１の厚さが60μｍになるまで削り取る。この
場合、ｎ型ベース層１の深さ方向における不純物濃度分
布の一例は図５に示すようなものとなる。
【００７８】次に、図４に示すように、ｎ型ベース層１
の削り取られた表面（他方の表面）に例えばボロンなど
のｐ型不純物をイオン注入し、例えばパルスレーザの照
射などによるアニ−ルを行い、ｐ型不純物を活性化させ
ることによりｐコレクタ層２を形成する。この後、コレ
クタ電極３を形成する。
【００７９】以上により、図１に示したような厚さが６
０μｍのｎ型ベース層１を持ち、ｐコレクタ層２が薄い
構造を持つトレンチＩＧＢＴを製造することができる。
【００８０】なお、前記した比抵抗が１００Ω・ｃｍ以
上として例えば比抵抗が４６ｋΩ・ｃｍのｎ型半導体基
板を実現することは、技術的には可能であるが、コスト
的には高くなる。
【００８１】なお、図１に示した構造のトレンチＩＧＢ
Ｔにおいて、セルピッチを縮小していってもｎ+ エミッ
タ層８とｐベース層７とを十分にエミッタ電極９により
短絡できるように、従来提案されていると同様の手法を
用いてもよい。
【００８２】即ち、ｎ+ エミッタ層８が梯子状の平面パ
ターンを有するように、つまり、ｐベース層７の方形状
の露出部が点在するように形成してもよい。さらに、ｎ
+ エミッタ層８が全体としてメッシュあるいはオフセッ
トを有するメッシュ状の平面パターンを有するように、
つまり、トレンチ４に沿って帯状のｎ+ エミッタ層８と
ｐベース層７の帯状の露出部が交互に存在するように形
成してもよい。
【００８３】さらに、隣り合うｎ+ エミッタ層８間のｐ
ベース層７にエミッタコンタクト用のトレンチを形成
し、このトレンチ内部でｎ+ エミッタ層８の側面および
ｐベース層７にコンタクトするようにエミッタ電極９を
形成するトレンチコンタクト構造を採用してもよい。
【００８４】＜第２の実施形態＞前記第１の実施形態で
は本発明をトレンチＩＧＢＴに適用した例を説明した
が、第２の実施形態では、既知のプレーナゲート構造の
ＩＧＢＴに本発明を適用したものである。
【００８５】プレーナＩＧＢＴは、ｐベース層の表面上
に形成されたゲート絶縁膜上にゲート電極が形成された
プレーナゲート構造を有するものであり、トレンチＩＧ
ＢＴと比べて、ゲート構造が異なるが、動作は基本的に
同じであるので、その詳細な説明を省略する。このよう
なプレーナＩＧＢＴにおいても、図１に示したトレンチ
ＩＧＢＴと同様の効果が得られる。
【００８６】なお、上記各実施形態において、コレクタ
電極は、コレクタ層上に直接に設けられたが、コレクタ
層を別の部所に引き出した上でコレクタ電極を設けるよ
うにしてもよい。
【００８７】
【発明の効果】上述したように本発明の電力用半導体装
置によれば、半導体基板の厚さを大きく減らしても従来
のパンチスルー型ＩＧＢＴと同等の耐圧を維持し、且
つ、ターンオフ損失とオン電圧を最小化することが可能
になるＩＧＢＴを提供することができる。
【図面の簡単な説明】
【図１】本発明の電力用半導体装置の第１の実施形態に
係るトレンチＩＧＢＴを示す断面図。
【図２】図１のＩＧＢＴの製造工程の一部を示す断面
図。
【図３】図２の工程に続く工程を示す断面図。
【図４】図３の工程に続く工程を示す断面図。
【図５】図１中のＸ−Ｘ' に沿う断面の不純物濃度分布
の一例を示す図。
【図６】本発明の第１の実施形態に係るトレンチＩＧＢ
Ｔのｎ型ベース層となる半導体基板のエミッタ層側部分
の比抵抗が異なる場合の深さ方向における不純物濃度分
布の一例を示す図。
【図７】本発明のＩＧＢＴと従来のパンチスルー型ＩＧ
ＢＴのそれぞれに対してオン電圧とフォールタイムをシ
ミュレーションにより求めた結果を示す図。
【図８】従来のトレンチＩＧＢＴの一部を取り出して概
略的に示す断面図。
【図９】図８中のＡ−Ａ' に沿う断面の不純物濃度分布
の一例を示す図。
【符号の説明】
１…ｎベース層、 ２…ｐ+ コレクタ層、 ３…コレクタ（Ｃ）電極、 ４…トレンチ、 ５…ゲート絶縁膜、 ６…トレンチゲート電極、 ７…ｐベース層、 ８…ｎ+ エミッタ層、 ９…エミッタ（Ｅ）電極、 １０…層間絶縁膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ６５８Ａ

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型ベース層と、 前記第１導電型ベース層の一方の表面に選択的に形成さ
    れた第２導電型ベース層と、 前記第２導電型ベース層の表面に選択的に形成された第
    １導電型エミッタ層と、 前記第１導電型ベース層の他方の表面上に形成された第
    ２導電型コレクタ層と、 前記第１導電型エミッタ層上と前記第２導電型ベース層
    上に設けられた第１の主電極と、 前記第１導電型エミッタ層と前記第１導電型ベース層の
    間の前記第２導電型ベース層上にゲート絶縁膜を介して
    設けられたゲート電極とを具備し、 前記第１導電型ベース層の不純物濃度が傾斜を持つこと
    を特徴とする電力用半導体装置。
  2. 【請求項２】 前記第１導電型ベース層の前記第２導電
    型コレクタ層側部分の濃度が1e15／cm3 以上から5e16／
    cm3 以下であることを特徴とする請求項１記載の電力用
    半導体装置。
  3. 【請求項３】 前記第１導電型ベース層の前記第２導電
    型ベース層側部分の比抵抗が１００Ω・ｃｍ以上である
    ことを特徴とする請求項１または２記載の電力用半導体
    装置。
  4. 【請求項４】 前記第２導電型コレクタ層は、その厚さ
    が１μｍ以下であり、その表面濃度が1e17／cm3 以上で
    あることを特徴とする請求項１乃至３のいずれか１項に
    記載の電力用半導体装置。
  5. 【請求項５】 前記第１導電型ベース層の前記第２導電
    型ベース層側部分は、その表面から３０μｍの深さ以下
    において比抵抗が１００Ω・ｃｍ以上で一定であること
    を特徴とする請求項１乃至４のいずれか１項に記載の電
    力用半導体装置
  6. 【請求項６】 前記ゲート電極は、前記第１導電型エミ
    ッタ層の表面から前記第２導電型ベース層を貫通して前
    記第１導電型ベース層の途中の深さまで達するように形
    成されたトレンチの内部に前記ゲート絶縁膜を介して埋
    め込まれているトレンチゲート電極であることを特徴と
    する請求項１乃至５のいずれか１項に記載の電力用半導
    体装置。
  7. 【請求項７】 前記コレクタ層上に設けられた第２の主
    電極をさらに具備することを特徴とする請求項１乃至６
    のいずれか１項に記載の電力用半導体装置。
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