JP2004096039A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】ＭＯＳトランジスタのパンチスルーやボディフローティング効果に起因したリーク電流の増大を抑える。
【解決手段】酸化膜２上の単結晶Ｓｉ膜３に素子分離領域４、ゲート絶縁膜５、ダミーゲート６を形成し（図ａ）、ゲート６をマスクにイオン注入１０によりＳ／Ｄ拡張領域１１、１２を形成し（図ｂ）、サイドウォール１３を形成してゲート６とサイドウォール１３をマスクにＮ型不純物のイオン注入１４によりＳ／Ｄ１５、１６を形成し（図ｃ）、絶縁膜１９を堆積してゲート６上面が現れるまで研磨した後ゲート６を除去し（図ｄ）、サイドウォール１３と絶縁膜１９をマスクにＰ型不純物をイオン注入して拡張領域１１、１２の下のＳ／Ｄ１５、１６間に高濃度のＰ型不純物層を形成する（図示省略）。ゲート６後に正規のゲートを設ける。高濃度不純物注入層がパンチスルーストッパーとして機能する。
【選択図】 図１
【解決手段】酸化膜２上の単結晶Ｓｉ膜３に素子分離領域４、ゲート絶縁膜５、ダミーゲート６を形成し（図ａ）、ゲート６をマスクにイオン注入１０によりＳ／Ｄ拡張領域１１、１２を形成し（図ｂ）、サイドウォール１３を形成してゲート６とサイドウォール１３をマスクにＮ型不純物のイオン注入１４によりＳ／Ｄ１５、１６を形成し（図ｃ）、絶縁膜１９を堆積してゲート６上面が現れるまで研磨した後ゲート６を除去し（図ｄ）、サイドウォール１３と絶縁膜１９をマスクにＰ型不純物をイオン注入して拡張領域１１、１２の下のＳ／Ｄ１５、１６間に高濃度のＰ型不純物層を形成する（図示省略）。ゲート６後に正規のゲートを設ける。高濃度不純物注入層がパンチスルーストッパーとして機能する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ型ＭＯＳトランジスタのボデーフローティング（Ｂｏｄｙ Ｆｌｏａｔｉｎｇ）効果に起因したリーク電流を抑えることができる半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来例に係る絶縁膜上の単結晶Ｓｉ膜にＳＯＩ型ＭＯＳトランジスタを製造するＮチャネルＭＯＳトランジスタの製造方法について図３を用いて説明する。
【０００３】
まず、図５（ａ）に示すように、Ｓｉ基板１の上にＢＯＸ（Ｂｕｒｉｅｄ Ｏｘｉｄｅ）２、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）３が順次積層されてなるＳＯＩ基板を用い、そのＳＯＩ（単結晶Ｓｉ）３に素子分離領域（ＳｉＯ２）４及びゲート酸化膜（ＳｉＯ２）５を形成し、その上に多結晶Ｓｉ膜６を堆積しホトレジストマスク８を形成して異方性エッチングで多結晶Ｓｉのゲート電極７を形成する。
【０００４】
次に、図５（ｂ）に示すように、ゲート電極７をマスクにイオン注入１０によりソース／ドレイン拡散層（Ｓ／Ｄ拡散層）１１、１２を形成してから、絶縁膜を堆積し、全面をエッチバックして絶縁膜をゲート電極側部に残しゲート電極サイドウォール１３を形成し、これをマスクにイオン注入１４を行いソース／ドレイン（Ｓ／Ｄ）１５、１６ を形成する（図５（ｃ）参照）。そして、Ｓ／Ｄ１５、１６にイオン注入により注入された不純物を活性化する熱処理を行い、Ｓ／Ｄ拡散層１１、１２とゲート電極７にシリサイド層を形成してから層間膜１７を堆積し（図５（ｄ）参照）、層間膜１７にシリサイド層に通ずるコンタクト孔を開けコンタクトおよび配線を形成してＭＯＳトランジスタを製造している。
【０００５】
【発明が解決しようとする課題】
上記のような従来技術で短チャネルＭＯＳトランジスタを作製すると、図５（ｃ）２示すようにＳ／Ｄと単結晶Ｓｉ膜との接合形状にくびれができ電界が集中する。このため、インパクトイオン化やＤＩＢＬ（Ｄｒａｉｎ ｉｎｄｕｃｅｄＢａｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ ）によりパンチスルー（Ｐｕｎｃｈ ｔｈｒｏｕｇｈ）が起き、Ｓ／Ｄ間のリーク電流が増加する。このため短チャネル効果の抑制が必要不可欠だが、特にＳＯＩ型ＭＯＳトランジスタでは、インパクトイオン化で発生した正孔がボディに蓄積してしまうのでボディフローティング効果も加わり、状況はより深刻である。従って、インパクトイオン化抑制のためのドレイン近傍の電界緩和が大きな技術課題である。
【０００６】
本発明は、このような課題を解決するためになされたものであり、ドレイン近傍の電界が緩和され、パンチスルーやボディフローティング効果に起因したリーク電流の増大を抑えることができる半導体装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、請求項１の発明に係る半導体装置の製造方法は、単結晶Ｓｉ 膜にＭＯＳトランジスタを形成するＭＯＳトランジスタの製造方法において、（１）素子分離形成後、前記単結晶Ｓｉ膜の表面に第１の絶縁膜、第１の多結晶Ｓｉ膜を順に堆積し、レジストパターンを形成してから該レジストパターンをマスクに異方性エッチングで第１の多結晶Ｓｉ膜を除去し、所望の領域にのみ該多結晶Ｓｉを残す工程と、（２）第１の多結晶Ｓｉをマスクに該単結晶Ｓｉ膜中に不純物を注入する工程と、（３）残った第１の多結晶Ｓｉ膜を覆うように第２の絶縁膜を堆積してから、研磨で第２の絶縁膜表面の凹凸を平坦にし、第１の多結晶Ｓｉ膜表面を露出させる工程と、（４）露出した第１の多結晶Ｓｉ 膜のみを選択的に除去する工程と、（５）第２の絶縁膜をマスクに前記単結晶Ｓｉ膜中に不純物を注入する工程と、（６）第１の絶縁膜を除去し、第３の絶縁膜、第２の多結晶Ｓｉ膜を順に堆積する工程と、（７）研磨により第２の絶縁膜上部の第２の多結晶Ｓｉ膜を除去し、第２の絶縁膜の存在しない溝部に第２の多結晶Ｓｉ膜を残して表面を平坦にする工程とを有することを特徴としている。
【０００８】
そして、請求項２の発明に係る半導体装置の製造方法は、請求項１の発明における第２の絶縁膜をマスクに行う不純物注入を、第１の多結晶Ｓｉ膜をマスクとした不純物注入の熱処理後、該多結晶Ｓｉ膜を除去してから行うことを特徴とする。また、請求項３の発明に係る半導体装置の製造方法は、請求項１の発明における第２の絶縁膜をマスクに行う不純物注入を、濃度が１×１０１８／ｃｍ３〜１×１０１９／ｃｍ３となるように行うことを特徴とする。また、請求項４の発明に係る半導体装置の製造方法は、請求項１の発明における第２の絶縁膜をマスクに行う不純物注入を、ＮＭＯＳなら第３族の元素をＰＭＯＳなら第５族の元素を注入することを特徴とする。また、請求５の発明に係る半導体装置の製造方法は、請求項１の発明における第２の絶縁膜をマスクに行う不純物注入がイオン注入法であることを特徴とするものである。
【０００９】
また、請求項６の発明に係る半導体装置の製造方法は、単結晶Ｓｉ膜にＭＯＳトランジスタを形成する半導体装置の製造方法において、（１）素子分離形成後、前記単結晶Ｓｉ膜の表面に第１の絶縁膜、多結晶Ｓｉ膜を順に堆積し、エッチングマスク形成後、異方性エッチングで該多結晶Ｓｉ膜を除去して所望の領域にのみ該多結晶Ｓｉを残しゲート電極を形成する工程と、（２）ゲート電極形成後、第２の絶縁膜、第３の絶縁膜を順に堆積し、全面をエッチバックして第３の絶縁膜をゲート電極側部に残し第１のサイドウォールを形成する工程と、（３）第１のサイドウォール形成後、第４の絶縁膜を堆積し、全面をエッチバックして第１のサイドウォールの外側に第４の絶縁膜で第２のサイドウォールを形成する工程と、（４）ゲート電極および第１、第２のサイドウォールをマスクに前記単結晶Ｓｉ膜を異方性エッチングする工程と、（５）第２のサイドウォールをエッチングにより除去する工程と、（６）前記エッチングされた単結晶Ｓｉ膜に不純物を注入し、熱処理をしてソース／ドレインを形成する工程と、（７）ソース／ドレイン領域にエピタキシャル成長により単結晶Ｓｉ膜を堆積する工程とを有することを特徴とする。
【００１０】
そして、請求項７の発明に係る半導体装置の製造方法は、請求項６の発明におけるソース／ドレインの不純物注入を、前記単結晶Ｓｉ膜の異方性エッチングの後、第２のサイドウォールを除去してから行うことを特徴とする。また、請求項８の発明に係る半導体装置の製造方法は、請求項６の発明における第３、第４の絶縁膜を成分の異なる膜で堆積し、第１、第２のサイドウォールを異膜で形成することを特徴とする。また、請求項９の発明に係る半導体装置の製造方法は、請求項６発明における単結晶Ｓｉ膜の異方性エッチングにおいて、横方向エッチングの先端が第２のサイドウォール下部、好ましくは、第１のサイドウォールと第２のサイドウォールの境界であることを特徴とするものである。
【００１１】
【発明の実施の形態】
本発明の実施の形態について図面を参照して説明する。
（１）実施の形態１
図１、図２を用いて実施例１に係る酸化膜上に形成された単結晶Ｓｉ膜（ＳＯＩ）にＮチャネルＭＯＳトランジスタを製造する方法を説明する。なお、ＰチャネルＭＯＳトランジスタはＮ型をＰ型、また、Ｐ型をＮ型とするだけで済むことから、以下の説明でＮ型とＰ型を読み替えればＰチャネルＭＯＳトランジスタの製造方法になる。
【００１２】
図１（ａ）に示すように、Ｓｉ基板１の上にＳｉ酸化膜（ＢＯＸ）２、単結晶Ｓｉ膜（ＳＯＩ）３が積層されたＳＯＩ基板に公知のトレンチ素子分離法により素子分離領域４を形成後、単結晶Ｓｉ膜３の表面に熱酸化でパッド酸化膜と呼ばれる熱酸化膜を形成し、ウェル形成のイオン注入および閾値調整のイオン注入を行い、パッド酸化膜をＨＦ水溶液でウエットエッチングした後、ゲート絶縁膜となるＳｉ酸化膜（第１の絶縁膜）５、ゲート電極６用多結晶Ｓｉ 膜を順に堆積する。表１に０．１８μｍ完全空乏型のＳＯＩ型ＭＯＳトランジスタを作製する場合の各々の膜厚を例示する。
【００１３】
【表１】
堆積膜厚例
ＳＯＩ基板の単結晶Ｓｉ 膜（ＳＯＩ）：３０ｎｍ
ＳＯＩ基板の酸化膜（ＢＯＸ）：１００ｎｍ
パッド酸化膜：８ｎｍ
ゲート絶縁膜用酸化膜：３．５ｎｍ
ゲート電極用多結晶Ｓｉ 膜：１５０ｎｍ
続いて、リソグラフィ技術を使って多結晶Ｓｉ膜の上にレジストパターン８を形成し、これをエッチングマスクとして多結晶Ｓｉ膜をＲＩＥ（反応性イオンエッチング）法により異方性ドライエッチングしてダミー用ゲート電極（第１の多結晶Ｓｉ膜）６を形成する。エッチング後、エッチングマスクとしたレジストパターン８を公知の方法により剥離する。
【００１４】
次に、ソース／ドレイン拡散層（Ｓ／Ｄ拡散層）１１、１２形成のためレジストパターンをリソグラフィ技術で形成し、Ｎ型不純物のイオン注入１０を行う（図１（ｂ）参照）。このイオン注入では多結晶Ｓｉ膜６がマスクとなりゲート電極下部のＳＯＩ３中に不純物は注入されない。 続いて、絶縁膜を堆積して公知の方法でゲート電極６にサイドウォール（第２の絶縁膜）１３を形成してからソース／ドレイン（Ｓ／Ｄ）１５、１６形成のためのレジストパターンをリソグラフィ技術を使って形成し、Ｎ型不純物のイオン注入１４を行う（図１（ｃ）参照）。このイオン注入ではゲート電極６とサイドウォール１３がマスクとなりゲート電極６とサイドウォール１３下部のＳ０Ｉ中に不純物は注入されない。表２に各イオン注入条件を例示する。イオン注入後のレジストマスクは各イオン注入後に公知の方法で剥離する。
【００１５】
【表２】
イオン注入条件例
Ｓ／Ｄ拡散層
Ａｓのイオン注入
注入エネルギー：２．５２ｋｅＶ
Ｓ／Ｄ
Ｐのイオン注入
注入エネルギー：１５ｋｅＶ
ドーズ量：１．２×１０１５／ｃｍ２
Ｓ／Ｄ１５、１６の不純物イオン注入後に９００〜１０００℃のＲＴＡ（短時間アニール）処理を行う。その後ゲート電極６上を酸化膜で覆いＳ／Ｄ１５、１６に公知の方法でＣｏサリサイドを形成し、層間膜１９用のＳｉ酸化膜を堆積する。次に、このＳｉ酸化膜のＣＭＰ（化学／機械的研磨）を行い、ゲート電極６の上面を平坦にし、ゲート電極６表面を層間膜（第３の絶縁膜）１９から露出させる。そして、ＲＩＥ（反応性イオン・エッチング）法により全面、異方性ドライエッチングしてゲート電極６を除去してサイドウォール１３の内側に溝１８を形成する（図１（ｄ）参照）。表３にゲート電極ドライエッチング条件を例示する。
【００１６】
【表３】
ゲート電極ドライエッチング条件例
使用ガス：ＨＢｒ／Ｏ２＝１００／８ｓｃｃｍ
圧力：０．５Ｐａ
ＲＦパワー：２０Ｗ
次にＳＯＩ中央部に濃度が１×１０１８／ｃｍ３〜１×１０１９／ｃｍ３程度の高濃度Ｐ型領域を形成するためのレジストパターンをリソグラフィ技術を使って形成し、Ｐ型不純物のイオン注入２０を行い高濃度不純物注入層（パンチスルーストッパー）２１を形成する（図２（ｅ）参照）。このイオン注入２０では層間膜１９がマスクとなりＳ／Ｄ１５、１６に不純物は注入されない。表４にイオン注入条件を例示する。イオン注入後のレジストマスクは公知の方法で剥離する。
【００１７】
【表４】
イオン注入条件例
ＢＦ２のイオン注入注入エネルギー：３０ｋｅＶ
ドーズ量：３×１０１２／ｃｍ２
この後、９００〜１０００℃、１０秒のＲＴＡ処理を行いイオン注入２０で注入された高濃度不純物を活性化させる。続いて、溝１８下側のゲート酸化膜５をＨＦ水溶液でウエットエッチングした後、再度、熱酸化により熱酸化膜５ａを例えば、３．５ｎｍ程度堆積する。この溝１８下側の堆積膜５ａは例えば、Ｔａ２Ｏ５などの高誘電率の材料でもよい。そして、ゲート電極６のエッチングによりできた溝１８にゲート電極２３用の第２の多結晶Ｓｉ２２を例えば、５００ｎｍ程度堆積する（図２（ｆ）参照）。
【００１８】
次に層間膜１９上部の多結晶Ｓｉ膜２２をＣＭＰで除去し多結晶Ｓｉのゲート電極２３を形成する（図２（ｇ）参照）。このＣＭＰは、例えば、層間膜（酸化膜）１９との選択比が大きいエチレンジアミン（Ｅｔｈｙｌｅｎｅｄｉａｍｉｎｅ）水溶液で行う。この後公知の方法により公知の方法により、ゲート電極２３上にＣｏサリサイドを形成する。次に、公知の方法によりＳｉ酸化膜（層間膜）２４を堆積し（図２（ｈ）参照）、コンタクトおよび配線を形成し（図示省略）、ＳＯＩ型ＮチャネルＭＯＳトランジスタを製造する。多結晶Ｓｉ膜２２の代わりにＡｌやＷなどのメタルを埋め込んでもよい。その場合は、バリアメタルとして埋め込む前にＴｉＮを１０ｎｍ程度堆積する。
【００１９】
実施の形態１は、ＭＯＳトランジスタの製造において、ソース／ドレイン領域を自己整合的に形成するためのダミーゲート電極６を作成し、シリサイド層形成後、層間絶縁膜を堆積し、ＣＭＰでダミーゲート電極表面を露出させエッチングによりダミーゲート電極を除去してからパンチスルー抑制のための不純物注入を行ないＳＯＩ中央部に高濃度Ｐ型領域を形成している。このＳＯＩ中央部の高濃度Ｐ型領域によりソース／ドレインの断面形状を制御できるので、ドレイン近傍の電界が緩和されインパクトイオン化が抑制され、ボディフローティング効果に起因したリーク電流が低減する。
【００２０】
尚、実施の形態１は、Ｓｉ酸化膜（ＢＯＸ）上に形成された単結晶Ｓｉ膜（ＳＯＩ）にＭＯＳトランジスタを製造するＳＯＩ型ＮチャネルＭＯＳトランジスタの製造方法について説明したが、当然、通常の単結晶Ｓｉ 膜にＭＯＳトランジスタを製造する場合にも適用可能である。
（２）実施の形態２
図３、図４を用いて実施形態２に係る酸化膜上に形成された単結晶Ｓｉ膜（ＳＯＩ）にＮチャネルＭＯＳトランジスタを製造する方法を説明する。なお、実施形態１の場合と同様に、以下の説明でＮ型とＰ型を読み替えればＰチャネルＭＯＳトランジスタの製造方法になる。
【００２１】
まず、Ｓｉ基板１の上にＳｉ酸化膜（ＢＯＸ）２、単結晶Ｓｉ膜（ＳＯＩ）３が積層されたＳＯＩ基板に公知のトレンチ素子分離法により素子分離領域４を形成した後、単結晶Ｓｉ 膜３の表面に熱酸化でパッド酸化膜と呼ばれる熱酸化膜を形成し、ウェル形成のイオン注入およびトランジスタの閾値調整のためのイオン注入を行い、パッド酸化膜をＨＦ溶液でウェットエッチングした後、ゲート絶縁膜となるＳｉ酸化膜（第１の絶縁膜）５、ゲート電極７となる多結晶Ｓｉ膜を順に堆積する。表５にこれら堆積膜厚例を示す。
【００２２】
【表５】
堆積膜厚例
ＳＯＩ基板の単結晶Ｓｉ膜（ＳＯＩ）：１００ｎｍ
ＳＯＩ基板のＳｉ 酸化膜（ＢＯＸ）：１００ｎｍ
パッド酸化膜：８ｎｍ
ゲート絶縁膜用Ｓｉ 酸化膜：３．５ｎｍ
ゲート電極用多結晶Ｓｉ 膜：１５０ｎｍ
続いて、リソグラフィ技術を使って多結晶Ｓｉ膜の上にエッチングマスク８を形成し、ＲＩＥ法により多結晶Ｓｉ膜をエッチングしてゲート電極７を形成する。このエッチング後、エッチングマスク８としたレジストパターンを公知の方法により剥離する。
【００２３】
次にＣＶＤ（化学的気相成長法）によりＳｉ酸化膜（第２の絶縁膜）３１を例えば５ｎｍ、Ｓｉ 窒化膜（第３の絶縁膜）３２を例えば２０ｎｍ、順に堆積する（図３（ａ）参照）。Ｓｉ酸化膜３１は次のサイドウォールを形成する工程でエッチングストッパーとなり、段差被覆性の良いＴＥＯＳ（ｔｅｔｒａ ｅｔｈｙｌ ｏｒｔｈｏ ｓｉｌｉｃａｔｅ：Ｓｉ（ＯＣ２Ｈ５）４）を用いた反応系で堆積する。Ｓｉ 窒化膜３２の堆積後、全面をエッチバックしてＳｉ窒化膜からなる第１のサイドウォール３３を形成する（図３（ｂ）参照）。表６にＳｉ窒化膜３２のエッチバック条件例を示す。
【００２４】
【表６】
窒化膜エッチバック条件例
使用ガス：ＣＦ４／Ａｒ＝５０／９５０ｓｃｃｍ
圧力：１０５Ｐａ
ＲＦパワー：２００Ｗ
引き続き、Ｓｉ酸化膜（第４の絶縁膜）３４を例えば２０ｎｍ堆積し（図３（ｃ）参照）、エッチバックによりに酸化膜の第２のサイドウォール３５を形成する（図３（ｄ）参照）。この時、第１のサイドウォール３３を形成した場合と同様に、第２のサイドウォール３５となるＳｉ酸化膜３４を堆積する前にエッチバックストッパーとして、例えば、Ｓｉ窒化膜を堆積しても良い。表７にＳｉ酸化膜のエッチバック条件例を示す。
【００２５】
【表７】
Ｓｉ酸化膜エッチバック条件
使用ガス：Ｃ４Ｆ８／ＣＯ／Ａｒ／Ｏ２＝９／５０／２００／５ｓｃｃｍ
圧力：４．８Ｐａ
ＲＦパワー：１７６０Ｗ
次にＨＦ溶液のウェットエッチングにより、ゲート電極７及びサイドウォール３３、３５が形成されていない活性層（単結晶Ｓｉ膜）３表面の酸化膜を除去する。引き続いて、単結晶Ｓｉ膜３を例えば、１５％（重量パーセント濃度）のＴＭＡＨ（ｔｅｔｒａｍｅｔｈｙｌ ａｍｍｏｎｉｕｍ ｈｙｄｒｏｘｉｄｅ ：水酸化４ メチルアンモニウム）溶液で異方性エッチングし、単結晶Ｓｉ膜３を３０ｎｍ程度除去する。すると、単結晶Ｓｉ膜３の第２のサイドウォール３５と重なる部分が図３（ｄ）に示すように斜め形状となる。この斜め角度の内角度θは単結晶膜３が（１００）面の場合、５４．７°となる。
【００２６】
次に第２のサイドウォール３５をＨＦ溶液のウェットエッチングにより除去してから、Ｓ／Ｄ３７、３８形成のための不純物注入を第１のサイドウォール３３をマスクにイオン注入３６により行う（図４（ｅ）参照）。尚、この場合、斜めイオン注入やＳ／Ｄ拡張領域形成のためのイオン注入はしない。イオン注入３６はリソグラフィ技術を使ってフォトレジストでイオン注入マスクを形成し後、Ｎ型不純物を例えば表８の条件で行う。そして、注入した不純物を活性化する熱処理であるＲＴＡを例えば表９の条件で行う。イオン注入後、マスクとしたレジストパターンは公知の方法により剥離する。
【００２７】
【表８】
Ｓ／Ｄイオン注入条件例
Ｐ（リン）のイオン注入
注入エネルギー：１５ｋｅＶ
ドーズ量：１．２×１０１５／ｃｍ２
【００２８】
【表９】
Ｓ／Ｄ熱処理（ＲＴＡ）条件例
温度：１０００℃
時間：１０ 秒
図４（ｅ）はＲＴＡ後のＳ／Ｄ３７、３８と単結晶Ｓｉ膜３との接合形状も示しているが、この接合形状は従来技術（図５（ｃ）参照）に比べ、より滑らかになる。また、第２のサイドウォール３５の厚みや活性層の異方性エッチングの深さなどを変えることによりＳ／Ｄ３７、３８の底部コーナ部分ｂの位置を左右方向に変えることが可能であるので接合形状の傾斜を制御できる。なお、本発明では、ＲＴＡ によりＳ／Ｄ３７、３８に注入された不純物を第１のサイドウォール３３下部へ拡散させる。これによりＳ／Ｄ３７、３８の第１のサイドウォール３３近傍部分ａの不純物濃度低下し拡散領域として機能する。
【００２９】
次に公知のＣＶＤエピタキシャル成長法により選択的にＳ／Ｄ３７、３８領域に単結晶Ｓｉ膜３９を例えば３０ｎｍ堆積する（図４（ｆ）参照）。
【００３０】
この後は、公知の方法によりＳ／Ｄ３７、３８ゲート電極７にＣｏシリサイド４０、４１、４２を形成（図４（ｇ）参照）した後、層間膜４３を堆積し
（図４（ｈ）参照）、層間膜４３にＣｏシリサイド４０、４１、４２に通ずるコンタクト孔を開けコンタクトおよび配線を形成してＳＯＩ型ＮチャネルＭＯＳトランジスタを製造する。
【００３１】
発明者は、上記のように、２重サイドウォール３３、３５を形成し、単結晶Ｓｉ膜３を３０ｎｍ程度異方性エッチングで除去し、単結晶Ｓｉ膜３と第２のサイドウォール３５と重なる部分に内角度θをつけてイオン注入しソース／ドレインを形成するすることで、パンチスルー抑制ができることを見出した。
【００３２】
実施の形態２は、ＭＯＳトランジスタの製造において、Ｓｉ 窒化膜とＳｉ酸化膜とにより２重サイドウォールを形成後、Ｓｉ膜を面方位による異方性エッチングを行い第２のサイドウォールとの接合部を斜め形状としてからソース／ドレインに不純物注入を行なっている。このためソース／ドレインと単結晶Ｓｉ層との接合形状を制御できるので、ドレイン近傍の電界が緩和されインパクトイオン化が抑制され、ソース／ドレイン間に流れるリーク電流が低減する。
【００３３】
尚、実施の形態２は、Ｓｉ酸化膜上に形成された単結晶Ｓｉ膜にＭＯＳトランジスタを形成するＳＯＩ型ＭＯＳトランジスタの製造方法について説明したが、通常の単結晶Ｓｉ膜にＭＯＳトランジスタを形成する場合にも適用可能である。
【００３４】
【発明の効果】
請求項１〜５記載の発明によれば、ソース／ドレイン間に不純物を注入し拡散層の断面形状を制御できるので、ドレイン近傍の電界が緩和され、インパクトイオン化を抑制できる。このためＳＯＩ型ＭＯＳトランジスタのボディフローティング効果に起因したリーク電流の増大を抑えることができるので、半導体装置の低消費電力化が実現する。
【００３５】
また、請求項６〜９に記載のの発明によれば、ソース／ドレインと単結晶Ｓｉ層との接合形状を制御できるので、ドレイン近傍の電界が緩和され、インパクトイオン化を抑制できる。このためＳＯＩ型ＭＯＳトランジスタの問題点であったボディフローティング効果に起因したリーク電流の増大を抑えることができるので、半導体装置の低消費電力化が実現する。
【図面の簡単な説明】
【図１】実施形態１に係る半導体装置の製造方法の各工程における素子要部を示す模式的断面図（その１）。
【図２】同（その２）。
【図３】実施形態２に係る半導体装置の製造方法の各工程における素子要部を示す模式的断面図（その１）。
【図４】同（その２）。
【図５】従来例に係る半導体装置の製造方法の各工程における素子要部を示す模式的断面図。
【符号の説明】
１…Ｓｉ基板 ２…絶縁膜（ＢＯＸ） ３…単結晶膜（ＳＯＩ）
４…素子分離領域 ５…ゲート酸化膜
６…ゲート電極（第１の多結晶膜） ７…ゲート電極
８…レジストパターン １０…イオン注入
１１、１２…ソース／ドレイン（Ｓ／Ｄ）拡散層
１３…サイドウォール（第２絶縁膜） １４…イオン注入
１５、１６…ソース／ドレイン（Ｓ／Ｄ）拡散層
１７…層間膜 １９…第３絶縁膜
２１…高濃度不純物注入層（パンチスルーストッパー）
２３…ゲート電極（第２の多結晶膜）
３１…第２の絶縁膜 ３２…第３の絶縁膜
３３…第１のサイドウォール ３４…第４の絶縁膜
３５…第２のサイドウォール ３７、３８…ソース／ドレイン
３９…単結晶Ｓｉ ４１、４２、４３…Ｃｏサリサイド
【発明の属する技術分野】
本発明は、ＳＯＩ型ＭＯＳトランジスタのボデーフローティング（Ｂｏｄｙ Ｆｌｏａｔｉｎｇ）効果に起因したリーク電流を抑えることができる半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来例に係る絶縁膜上の単結晶Ｓｉ膜にＳＯＩ型ＭＯＳトランジスタを製造するＮチャネルＭＯＳトランジスタの製造方法について図３を用いて説明する。
【０００３】
まず、図５（ａ）に示すように、Ｓｉ基板１の上にＢＯＸ（Ｂｕｒｉｅｄ Ｏｘｉｄｅ）２、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）３が順次積層されてなるＳＯＩ基板を用い、そのＳＯＩ（単結晶Ｓｉ）３に素子分離領域（ＳｉＯ２）４及びゲート酸化膜（ＳｉＯ２）５を形成し、その上に多結晶Ｓｉ膜６を堆積しホトレジストマスク８を形成して異方性エッチングで多結晶Ｓｉのゲート電極７を形成する。
【０００４】
次に、図５（ｂ）に示すように、ゲート電極７をマスクにイオン注入１０によりソース／ドレイン拡散層（Ｓ／Ｄ拡散層）１１、１２を形成してから、絶縁膜を堆積し、全面をエッチバックして絶縁膜をゲート電極側部に残しゲート電極サイドウォール１３を形成し、これをマスクにイオン注入１４を行いソース／ドレイン（Ｓ／Ｄ）１５、１６ を形成する（図５（ｃ）参照）。そして、Ｓ／Ｄ１５、１６にイオン注入により注入された不純物を活性化する熱処理を行い、Ｓ／Ｄ拡散層１１、１２とゲート電極７にシリサイド層を形成してから層間膜１７を堆積し（図５（ｄ）参照）、層間膜１７にシリサイド層に通ずるコンタクト孔を開けコンタクトおよび配線を形成してＭＯＳトランジスタを製造している。
【０００５】
【発明が解決しようとする課題】
上記のような従来技術で短チャネルＭＯＳトランジスタを作製すると、図５（ｃ）２示すようにＳ／Ｄと単結晶Ｓｉ膜との接合形状にくびれができ電界が集中する。このため、インパクトイオン化やＤＩＢＬ（Ｄｒａｉｎ ｉｎｄｕｃｅｄＢａｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ ）によりパンチスルー（Ｐｕｎｃｈ ｔｈｒｏｕｇｈ）が起き、Ｓ／Ｄ間のリーク電流が増加する。このため短チャネル効果の抑制が必要不可欠だが、特にＳＯＩ型ＭＯＳトランジスタでは、インパクトイオン化で発生した正孔がボディに蓄積してしまうのでボディフローティング効果も加わり、状況はより深刻である。従って、インパクトイオン化抑制のためのドレイン近傍の電界緩和が大きな技術課題である。
【０００６】
本発明は、このような課題を解決するためになされたものであり、ドレイン近傍の電界が緩和され、パンチスルーやボディフローティング効果に起因したリーク電流の増大を抑えることができる半導体装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、請求項１の発明に係る半導体装置の製造方法は、単結晶Ｓｉ 膜にＭＯＳトランジスタを形成するＭＯＳトランジスタの製造方法において、（１）素子分離形成後、前記単結晶Ｓｉ膜の表面に第１の絶縁膜、第１の多結晶Ｓｉ膜を順に堆積し、レジストパターンを形成してから該レジストパターンをマスクに異方性エッチングで第１の多結晶Ｓｉ膜を除去し、所望の領域にのみ該多結晶Ｓｉを残す工程と、（２）第１の多結晶Ｓｉをマスクに該単結晶Ｓｉ膜中に不純物を注入する工程と、（３）残った第１の多結晶Ｓｉ膜を覆うように第２の絶縁膜を堆積してから、研磨で第２の絶縁膜表面の凹凸を平坦にし、第１の多結晶Ｓｉ膜表面を露出させる工程と、（４）露出した第１の多結晶Ｓｉ 膜のみを選択的に除去する工程と、（５）第２の絶縁膜をマスクに前記単結晶Ｓｉ膜中に不純物を注入する工程と、（６）第１の絶縁膜を除去し、第３の絶縁膜、第２の多結晶Ｓｉ膜を順に堆積する工程と、（７）研磨により第２の絶縁膜上部の第２の多結晶Ｓｉ膜を除去し、第２の絶縁膜の存在しない溝部に第２の多結晶Ｓｉ膜を残して表面を平坦にする工程とを有することを特徴としている。
【０００８】
そして、請求項２の発明に係る半導体装置の製造方法は、請求項１の発明における第２の絶縁膜をマスクに行う不純物注入を、第１の多結晶Ｓｉ膜をマスクとした不純物注入の熱処理後、該多結晶Ｓｉ膜を除去してから行うことを特徴とする。また、請求項３の発明に係る半導体装置の製造方法は、請求項１の発明における第２の絶縁膜をマスクに行う不純物注入を、濃度が１×１０１８／ｃｍ３〜１×１０１９／ｃｍ３となるように行うことを特徴とする。また、請求項４の発明に係る半導体装置の製造方法は、請求項１の発明における第２の絶縁膜をマスクに行う不純物注入を、ＮＭＯＳなら第３族の元素をＰＭＯＳなら第５族の元素を注入することを特徴とする。また、請求５の発明に係る半導体装置の製造方法は、請求項１の発明における第２の絶縁膜をマスクに行う不純物注入がイオン注入法であることを特徴とするものである。
【０００９】
また、請求項６の発明に係る半導体装置の製造方法は、単結晶Ｓｉ膜にＭＯＳトランジスタを形成する半導体装置の製造方法において、（１）素子分離形成後、前記単結晶Ｓｉ膜の表面に第１の絶縁膜、多結晶Ｓｉ膜を順に堆積し、エッチングマスク形成後、異方性エッチングで該多結晶Ｓｉ膜を除去して所望の領域にのみ該多結晶Ｓｉを残しゲート電極を形成する工程と、（２）ゲート電極形成後、第２の絶縁膜、第３の絶縁膜を順に堆積し、全面をエッチバックして第３の絶縁膜をゲート電極側部に残し第１のサイドウォールを形成する工程と、（３）第１のサイドウォール形成後、第４の絶縁膜を堆積し、全面をエッチバックして第１のサイドウォールの外側に第４の絶縁膜で第２のサイドウォールを形成する工程と、（４）ゲート電極および第１、第２のサイドウォールをマスクに前記単結晶Ｓｉ膜を異方性エッチングする工程と、（５）第２のサイドウォールをエッチングにより除去する工程と、（６）前記エッチングされた単結晶Ｓｉ膜に不純物を注入し、熱処理をしてソース／ドレインを形成する工程と、（７）ソース／ドレイン領域にエピタキシャル成長により単結晶Ｓｉ膜を堆積する工程とを有することを特徴とする。
【００１０】
そして、請求項７の発明に係る半導体装置の製造方法は、請求項６の発明におけるソース／ドレインの不純物注入を、前記単結晶Ｓｉ膜の異方性エッチングの後、第２のサイドウォールを除去してから行うことを特徴とする。また、請求項８の発明に係る半導体装置の製造方法は、請求項６の発明における第３、第４の絶縁膜を成分の異なる膜で堆積し、第１、第２のサイドウォールを異膜で形成することを特徴とする。また、請求項９の発明に係る半導体装置の製造方法は、請求項６発明における単結晶Ｓｉ膜の異方性エッチングにおいて、横方向エッチングの先端が第２のサイドウォール下部、好ましくは、第１のサイドウォールと第２のサイドウォールの境界であることを特徴とするものである。
【００１１】
【発明の実施の形態】
本発明の実施の形態について図面を参照して説明する。
（１）実施の形態１
図１、図２を用いて実施例１に係る酸化膜上に形成された単結晶Ｓｉ膜（ＳＯＩ）にＮチャネルＭＯＳトランジスタを製造する方法を説明する。なお、ＰチャネルＭＯＳトランジスタはＮ型をＰ型、また、Ｐ型をＮ型とするだけで済むことから、以下の説明でＮ型とＰ型を読み替えればＰチャネルＭＯＳトランジスタの製造方法になる。
【００１２】
図１（ａ）に示すように、Ｓｉ基板１の上にＳｉ酸化膜（ＢＯＸ）２、単結晶Ｓｉ膜（ＳＯＩ）３が積層されたＳＯＩ基板に公知のトレンチ素子分離法により素子分離領域４を形成後、単結晶Ｓｉ膜３の表面に熱酸化でパッド酸化膜と呼ばれる熱酸化膜を形成し、ウェル形成のイオン注入および閾値調整のイオン注入を行い、パッド酸化膜をＨＦ水溶液でウエットエッチングした後、ゲート絶縁膜となるＳｉ酸化膜（第１の絶縁膜）５、ゲート電極６用多結晶Ｓｉ 膜を順に堆積する。表１に０．１８μｍ完全空乏型のＳＯＩ型ＭＯＳトランジスタを作製する場合の各々の膜厚を例示する。
【００１３】
【表１】
堆積膜厚例
ＳＯＩ基板の単結晶Ｓｉ 膜（ＳＯＩ）：３０ｎｍ
ＳＯＩ基板の酸化膜（ＢＯＸ）：１００ｎｍ
パッド酸化膜：８ｎｍ
ゲート絶縁膜用酸化膜：３．５ｎｍ
ゲート電極用多結晶Ｓｉ 膜：１５０ｎｍ
続いて、リソグラフィ技術を使って多結晶Ｓｉ膜の上にレジストパターン８を形成し、これをエッチングマスクとして多結晶Ｓｉ膜をＲＩＥ（反応性イオンエッチング）法により異方性ドライエッチングしてダミー用ゲート電極（第１の多結晶Ｓｉ膜）６を形成する。エッチング後、エッチングマスクとしたレジストパターン８を公知の方法により剥離する。
【００１４】
次に、ソース／ドレイン拡散層（Ｓ／Ｄ拡散層）１１、１２形成のためレジストパターンをリソグラフィ技術で形成し、Ｎ型不純物のイオン注入１０を行う（図１（ｂ）参照）。このイオン注入では多結晶Ｓｉ膜６がマスクとなりゲート電極下部のＳＯＩ３中に不純物は注入されない。 続いて、絶縁膜を堆積して公知の方法でゲート電極６にサイドウォール（第２の絶縁膜）１３を形成してからソース／ドレイン（Ｓ／Ｄ）１５、１６形成のためのレジストパターンをリソグラフィ技術を使って形成し、Ｎ型不純物のイオン注入１４を行う（図１（ｃ）参照）。このイオン注入ではゲート電極６とサイドウォール１３がマスクとなりゲート電極６とサイドウォール１３下部のＳ０Ｉ中に不純物は注入されない。表２に各イオン注入条件を例示する。イオン注入後のレジストマスクは各イオン注入後に公知の方法で剥離する。
【００１５】
【表２】
イオン注入条件例
Ｓ／Ｄ拡散層
Ａｓのイオン注入
注入エネルギー：２．５２ｋｅＶ
Ｓ／Ｄ
Ｐのイオン注入
注入エネルギー：１５ｋｅＶ
ドーズ量：１．２×１０１５／ｃｍ２
Ｓ／Ｄ１５、１６の不純物イオン注入後に９００〜１０００℃のＲＴＡ（短時間アニール）処理を行う。その後ゲート電極６上を酸化膜で覆いＳ／Ｄ１５、１６に公知の方法でＣｏサリサイドを形成し、層間膜１９用のＳｉ酸化膜を堆積する。次に、このＳｉ酸化膜のＣＭＰ（化学／機械的研磨）を行い、ゲート電極６の上面を平坦にし、ゲート電極６表面を層間膜（第３の絶縁膜）１９から露出させる。そして、ＲＩＥ（反応性イオン・エッチング）法により全面、異方性ドライエッチングしてゲート電極６を除去してサイドウォール１３の内側に溝１８を形成する（図１（ｄ）参照）。表３にゲート電極ドライエッチング条件を例示する。
【００１６】
【表３】
ゲート電極ドライエッチング条件例
使用ガス：ＨＢｒ／Ｏ２＝１００／８ｓｃｃｍ
圧力：０．５Ｐａ
ＲＦパワー：２０Ｗ
次にＳＯＩ中央部に濃度が１×１０１８／ｃｍ３〜１×１０１９／ｃｍ３程度の高濃度Ｐ型領域を形成するためのレジストパターンをリソグラフィ技術を使って形成し、Ｐ型不純物のイオン注入２０を行い高濃度不純物注入層（パンチスルーストッパー）２１を形成する（図２（ｅ）参照）。このイオン注入２０では層間膜１９がマスクとなりＳ／Ｄ１５、１６に不純物は注入されない。表４にイオン注入条件を例示する。イオン注入後のレジストマスクは公知の方法で剥離する。
【００１７】
【表４】
イオン注入条件例
ＢＦ２のイオン注入注入エネルギー：３０ｋｅＶ
ドーズ量：３×１０１２／ｃｍ２
この後、９００〜１０００℃、１０秒のＲＴＡ処理を行いイオン注入２０で注入された高濃度不純物を活性化させる。続いて、溝１８下側のゲート酸化膜５をＨＦ水溶液でウエットエッチングした後、再度、熱酸化により熱酸化膜５ａを例えば、３．５ｎｍ程度堆積する。この溝１８下側の堆積膜５ａは例えば、Ｔａ２Ｏ５などの高誘電率の材料でもよい。そして、ゲート電極６のエッチングによりできた溝１８にゲート電極２３用の第２の多結晶Ｓｉ２２を例えば、５００ｎｍ程度堆積する（図２（ｆ）参照）。
【００１８】
次に層間膜１９上部の多結晶Ｓｉ膜２２をＣＭＰで除去し多結晶Ｓｉのゲート電極２３を形成する（図２（ｇ）参照）。このＣＭＰは、例えば、層間膜（酸化膜）１９との選択比が大きいエチレンジアミン（Ｅｔｈｙｌｅｎｅｄｉａｍｉｎｅ）水溶液で行う。この後公知の方法により公知の方法により、ゲート電極２３上にＣｏサリサイドを形成する。次に、公知の方法によりＳｉ酸化膜（層間膜）２４を堆積し（図２（ｈ）参照）、コンタクトおよび配線を形成し（図示省略）、ＳＯＩ型ＮチャネルＭＯＳトランジスタを製造する。多結晶Ｓｉ膜２２の代わりにＡｌやＷなどのメタルを埋め込んでもよい。その場合は、バリアメタルとして埋め込む前にＴｉＮを１０ｎｍ程度堆積する。
【００１９】
実施の形態１は、ＭＯＳトランジスタの製造において、ソース／ドレイン領域を自己整合的に形成するためのダミーゲート電極６を作成し、シリサイド層形成後、層間絶縁膜を堆積し、ＣＭＰでダミーゲート電極表面を露出させエッチングによりダミーゲート電極を除去してからパンチスルー抑制のための不純物注入を行ないＳＯＩ中央部に高濃度Ｐ型領域を形成している。このＳＯＩ中央部の高濃度Ｐ型領域によりソース／ドレインの断面形状を制御できるので、ドレイン近傍の電界が緩和されインパクトイオン化が抑制され、ボディフローティング効果に起因したリーク電流が低減する。
【００２０】
尚、実施の形態１は、Ｓｉ酸化膜（ＢＯＸ）上に形成された単結晶Ｓｉ膜（ＳＯＩ）にＭＯＳトランジスタを製造するＳＯＩ型ＮチャネルＭＯＳトランジスタの製造方法について説明したが、当然、通常の単結晶Ｓｉ 膜にＭＯＳトランジスタを製造する場合にも適用可能である。
（２）実施の形態２
図３、図４を用いて実施形態２に係る酸化膜上に形成された単結晶Ｓｉ膜（ＳＯＩ）にＮチャネルＭＯＳトランジスタを製造する方法を説明する。なお、実施形態１の場合と同様に、以下の説明でＮ型とＰ型を読み替えればＰチャネルＭＯＳトランジスタの製造方法になる。
【００２１】
まず、Ｓｉ基板１の上にＳｉ酸化膜（ＢＯＸ）２、単結晶Ｓｉ膜（ＳＯＩ）３が積層されたＳＯＩ基板に公知のトレンチ素子分離法により素子分離領域４を形成した後、単結晶Ｓｉ 膜３の表面に熱酸化でパッド酸化膜と呼ばれる熱酸化膜を形成し、ウェル形成のイオン注入およびトランジスタの閾値調整のためのイオン注入を行い、パッド酸化膜をＨＦ溶液でウェットエッチングした後、ゲート絶縁膜となるＳｉ酸化膜（第１の絶縁膜）５、ゲート電極７となる多結晶Ｓｉ膜を順に堆積する。表５にこれら堆積膜厚例を示す。
【００２２】
【表５】
堆積膜厚例
ＳＯＩ基板の単結晶Ｓｉ膜（ＳＯＩ）：１００ｎｍ
ＳＯＩ基板のＳｉ 酸化膜（ＢＯＸ）：１００ｎｍ
パッド酸化膜：８ｎｍ
ゲート絶縁膜用Ｓｉ 酸化膜：３．５ｎｍ
ゲート電極用多結晶Ｓｉ 膜：１５０ｎｍ
続いて、リソグラフィ技術を使って多結晶Ｓｉ膜の上にエッチングマスク８を形成し、ＲＩＥ法により多結晶Ｓｉ膜をエッチングしてゲート電極７を形成する。このエッチング後、エッチングマスク８としたレジストパターンを公知の方法により剥離する。
【００２３】
次にＣＶＤ（化学的気相成長法）によりＳｉ酸化膜（第２の絶縁膜）３１を例えば５ｎｍ、Ｓｉ 窒化膜（第３の絶縁膜）３２を例えば２０ｎｍ、順に堆積する（図３（ａ）参照）。Ｓｉ酸化膜３１は次のサイドウォールを形成する工程でエッチングストッパーとなり、段差被覆性の良いＴＥＯＳ（ｔｅｔｒａ ｅｔｈｙｌ ｏｒｔｈｏ ｓｉｌｉｃａｔｅ：Ｓｉ（ＯＣ２Ｈ５）４）を用いた反応系で堆積する。Ｓｉ 窒化膜３２の堆積後、全面をエッチバックしてＳｉ窒化膜からなる第１のサイドウォール３３を形成する（図３（ｂ）参照）。表６にＳｉ窒化膜３２のエッチバック条件例を示す。
【００２４】
【表６】
窒化膜エッチバック条件例
使用ガス：ＣＦ４／Ａｒ＝５０／９５０ｓｃｃｍ
圧力：１０５Ｐａ
ＲＦパワー：２００Ｗ
引き続き、Ｓｉ酸化膜（第４の絶縁膜）３４を例えば２０ｎｍ堆積し（図３（ｃ）参照）、エッチバックによりに酸化膜の第２のサイドウォール３５を形成する（図３（ｄ）参照）。この時、第１のサイドウォール３３を形成した場合と同様に、第２のサイドウォール３５となるＳｉ酸化膜３４を堆積する前にエッチバックストッパーとして、例えば、Ｓｉ窒化膜を堆積しても良い。表７にＳｉ酸化膜のエッチバック条件例を示す。
【００２５】
【表７】
Ｓｉ酸化膜エッチバック条件
使用ガス：Ｃ４Ｆ８／ＣＯ／Ａｒ／Ｏ２＝９／５０／２００／５ｓｃｃｍ
圧力：４．８Ｐａ
ＲＦパワー：１７６０Ｗ
次にＨＦ溶液のウェットエッチングにより、ゲート電極７及びサイドウォール３３、３５が形成されていない活性層（単結晶Ｓｉ膜）３表面の酸化膜を除去する。引き続いて、単結晶Ｓｉ膜３を例えば、１５％（重量パーセント濃度）のＴＭＡＨ（ｔｅｔｒａｍｅｔｈｙｌ ａｍｍｏｎｉｕｍ ｈｙｄｒｏｘｉｄｅ ：水酸化４ メチルアンモニウム）溶液で異方性エッチングし、単結晶Ｓｉ膜３を３０ｎｍ程度除去する。すると、単結晶Ｓｉ膜３の第２のサイドウォール３５と重なる部分が図３（ｄ）に示すように斜め形状となる。この斜め角度の内角度θは単結晶膜３が（１００）面の場合、５４．７°となる。
【００２６】
次に第２のサイドウォール３５をＨＦ溶液のウェットエッチングにより除去してから、Ｓ／Ｄ３７、３８形成のための不純物注入を第１のサイドウォール３３をマスクにイオン注入３６により行う（図４（ｅ）参照）。尚、この場合、斜めイオン注入やＳ／Ｄ拡張領域形成のためのイオン注入はしない。イオン注入３６はリソグラフィ技術を使ってフォトレジストでイオン注入マスクを形成し後、Ｎ型不純物を例えば表８の条件で行う。そして、注入した不純物を活性化する熱処理であるＲＴＡを例えば表９の条件で行う。イオン注入後、マスクとしたレジストパターンは公知の方法により剥離する。
【００２７】
【表８】
Ｓ／Ｄイオン注入条件例
Ｐ（リン）のイオン注入
注入エネルギー：１５ｋｅＶ
ドーズ量：１．２×１０１５／ｃｍ２
【００２８】
【表９】
Ｓ／Ｄ熱処理（ＲＴＡ）条件例
温度：１０００℃
時間：１０ 秒
図４（ｅ）はＲＴＡ後のＳ／Ｄ３７、３８と単結晶Ｓｉ膜３との接合形状も示しているが、この接合形状は従来技術（図５（ｃ）参照）に比べ、より滑らかになる。また、第２のサイドウォール３５の厚みや活性層の異方性エッチングの深さなどを変えることによりＳ／Ｄ３７、３８の底部コーナ部分ｂの位置を左右方向に変えることが可能であるので接合形状の傾斜を制御できる。なお、本発明では、ＲＴＡ によりＳ／Ｄ３７、３８に注入された不純物を第１のサイドウォール３３下部へ拡散させる。これによりＳ／Ｄ３７、３８の第１のサイドウォール３３近傍部分ａの不純物濃度低下し拡散領域として機能する。
【００２９】
次に公知のＣＶＤエピタキシャル成長法により選択的にＳ／Ｄ３７、３８領域に単結晶Ｓｉ膜３９を例えば３０ｎｍ堆積する（図４（ｆ）参照）。
【００３０】
この後は、公知の方法によりＳ／Ｄ３７、３８ゲート電極７にＣｏシリサイド４０、４１、４２を形成（図４（ｇ）参照）した後、層間膜４３を堆積し
（図４（ｈ）参照）、層間膜４３にＣｏシリサイド４０、４１、４２に通ずるコンタクト孔を開けコンタクトおよび配線を形成してＳＯＩ型ＮチャネルＭＯＳトランジスタを製造する。
【００３１】
発明者は、上記のように、２重サイドウォール３３、３５を形成し、単結晶Ｓｉ膜３を３０ｎｍ程度異方性エッチングで除去し、単結晶Ｓｉ膜３と第２のサイドウォール３５と重なる部分に内角度θをつけてイオン注入しソース／ドレインを形成するすることで、パンチスルー抑制ができることを見出した。
【００３２】
実施の形態２は、ＭＯＳトランジスタの製造において、Ｓｉ 窒化膜とＳｉ酸化膜とにより２重サイドウォールを形成後、Ｓｉ膜を面方位による異方性エッチングを行い第２のサイドウォールとの接合部を斜め形状としてからソース／ドレインに不純物注入を行なっている。このためソース／ドレインと単結晶Ｓｉ層との接合形状を制御できるので、ドレイン近傍の電界が緩和されインパクトイオン化が抑制され、ソース／ドレイン間に流れるリーク電流が低減する。
【００３３】
尚、実施の形態２は、Ｓｉ酸化膜上に形成された単結晶Ｓｉ膜にＭＯＳトランジスタを形成するＳＯＩ型ＭＯＳトランジスタの製造方法について説明したが、通常の単結晶Ｓｉ膜にＭＯＳトランジスタを形成する場合にも適用可能である。
【００３４】
【発明の効果】
請求項１〜５記載の発明によれば、ソース／ドレイン間に不純物を注入し拡散層の断面形状を制御できるので、ドレイン近傍の電界が緩和され、インパクトイオン化を抑制できる。このためＳＯＩ型ＭＯＳトランジスタのボディフローティング効果に起因したリーク電流の増大を抑えることができるので、半導体装置の低消費電力化が実現する。
【００３５】
また、請求項６〜９に記載のの発明によれば、ソース／ドレインと単結晶Ｓｉ層との接合形状を制御できるので、ドレイン近傍の電界が緩和され、インパクトイオン化を抑制できる。このためＳＯＩ型ＭＯＳトランジスタの問題点であったボディフローティング効果に起因したリーク電流の増大を抑えることができるので、半導体装置の低消費電力化が実現する。
【図面の簡単な説明】
【図１】実施形態１に係る半導体装置の製造方法の各工程における素子要部を示す模式的断面図（その１）。
【図２】同（その２）。
【図３】実施形態２に係る半導体装置の製造方法の各工程における素子要部を示す模式的断面図（その１）。
【図４】同（その２）。
【図５】従来例に係る半導体装置の製造方法の各工程における素子要部を示す模式的断面図。
【符号の説明】
１…Ｓｉ基板 ２…絶縁膜（ＢＯＸ） ３…単結晶膜（ＳＯＩ）
４…素子分離領域 ５…ゲート酸化膜
６…ゲート電極（第１の多結晶膜） ７…ゲート電極
８…レジストパターン １０…イオン注入
１１、１２…ソース／ドレイン（Ｓ／Ｄ）拡散層
１３…サイドウォール（第２絶縁膜） １４…イオン注入
１５、１６…ソース／ドレイン（Ｓ／Ｄ）拡散層
１７…層間膜 １９…第３絶縁膜
２１…高濃度不純物注入層（パンチスルーストッパー）
２３…ゲート電極（第２の多結晶膜）
３１…第２の絶縁膜 ３２…第３の絶縁膜
３３…第１のサイドウォール ３４…第４の絶縁膜
３５…第２のサイドウォール ３７、３８…ソース／ドレイン
３９…単結晶Ｓｉ ４１、４２、４３…Ｃｏサリサイド
Claims (9)
- 単結晶Ｓｉ 膜にＭＯＳトランジスタを形成するＭＯＳトランジスタの製造方法において、
（１）素子分離形成後、前記単結晶Ｓｉ膜の表面に第１の絶縁膜、第１の多結晶Ｓｉ膜を順に堆積し、レジストパターンを形成してから該レジストパターンをマスクに異方性エッチングで第１の多結晶Ｓｉ膜を除去し、所望の領域にのみ該多結晶Ｓｉを残す工程と、
（２）第１の多結晶Ｓｉをマスクに該単結晶Ｓｉ膜中に不純物を注入する工程と、
（３）残った第１の多結晶Ｓｉ膜を覆うように第２の絶縁膜を堆積してから、研磨で第２の絶縁膜表面の凹凸を平坦にし、第１の多結晶Ｓｉ膜表面を露出させる工程と、
（４）露出した第１の多結晶Ｓｉ 膜のみを選択的に除去する工程と、
（５）第２の絶縁膜をマスクに前記単結晶Ｓｉ膜中に不純物を注入する工程と、（６）第１の絶縁膜を除去し、第３の絶縁膜、第２の多結晶Ｓｉ膜を順に堆積する工程と、
（７）研磨により第２の絶縁膜上部の第２の多結晶Ｓｉ膜を除去し、第２の絶縁膜の存在しない溝部に第２の多結晶Ｓｉ膜を残して表面を平坦にする工程
とを有することを特徴とするＭＯＳトランジスタの製造方法。 - 請求項１に記載の第２の絶縁膜をマスクに行う不純物注入を、第１の多結晶Ｓｉ膜をマスクとした不純物注入の熱処理後、該多結晶Ｓｉ膜を除去してから行うことを特徴とする請求項１に記載の半導体装置の製造方法。
- 請求項１に記載の第２の絶縁膜をマスクに行う不純物注入を、濃度が１×１０１８／ｃｍ３〜１×１０１９／ｃｍ３となるように行うことを特徴とする請求項１に記載の半導体装置の製造方法。
- 請求項１に記載の第２の絶縁膜をマスクに行う不純物注入を、ＮＭＯＳなら第３族の元素をＰＭＯＳなら第５族の元素を注入することを特徴とする請求項１に記載の半導体装置の製造方法。
- 請求項１に記載の第２の絶縁膜をマスクに行う不純物注入がイオン注入法であることを特徴とする請求項１に記載の半導体装置の製造方法。
- 単結晶Ｓｉ膜にＭＯＳトランジスタを形成する半導体装置の製造方法において、
（１）素子分離形成後、前記単結晶Ｓｉ膜の表面に第１の絶縁膜、多結晶Ｓｉ膜を順に堆積し、エッチングマスク形成後、異方性エッチングで該多結晶Ｓｉ膜を除去して所望の領域にのみ該多結晶Ｓｉを残しゲート電極を形成する工程と、
（２）ゲート電極形成後、第２の絶縁膜、第３の絶縁膜を順に堆積し、全面をエッチバックして第３の絶縁膜をゲート電極側部に残し第１のサイドウォールを形成する工程と、
（３）第１のサイドウォール形成後、第４の絶縁膜を堆積し、全面をエッチバックして第１のサイドウォールの外側に第４の絶縁膜で第２のサイドウォールを形成する工程と、
（４）ゲート電極および第１、第２のサイドウォールをマスクに前記単結晶Ｓｉ膜を異方性エッチングする工程と、
（５）第２のサイドウォールをエッチングにより除去する工程と、
（６）前記エッチングされた単結晶Ｓｉ膜に不純物を注入し、熱処理をしてソース／ドレインを形成する工程と、
（７）ソース／ドレイン領域にエピタキシャル成長により単結晶Ｓｉ膜を堆積する工程
とを有することを特徴とするＭＯＳトランジスタの製造方法。 - 請求項６に記載のソース／ドレインの不純物注入を、前記単結晶Ｓｉ膜の異方性エッチングの後、第２のサイドウォールを除去してから行うことを特徴とする請求項６に記載の半導体装置の製造方法。
- 請求項６に記載の第３、第４の絶縁膜を成分の異なる膜で堆積し、第１、第２のサイドウォールを異膜で形成することを特徴とする請求項６に記載の半導体装置の製造方法。
- 請求項６に記載の前記単結晶Ｓｉ膜の異方性エッチングにおいて、横方向エッチングの先端が第２のサイドウォール下部、好ましくは、第１のサイドウォールと第２のサイドウォールの境界であることを特徴とする請求項６に記載の半導体装置の製造方法。
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| JP2002258639A JP2004096039A (ja) | 2002-09-04 | 2002-09-04 | 半導体装置の製造方法 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015230952A (ja) * | 2014-06-04 | 2015-12-21 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
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2002
- 2002-09-04 JP JP2002258639A patent/JP2004096039A/ja active Pending
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