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CN102856201A - Mosfet及其制造方法 - Google Patents

Mosfet及其制造方法 Download PDF

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Abstract

本申请提供了一种MOSFET及其制造方法，该MOSFET包括：半导体衬底；半导体衬底上的第一绝缘埋层；在第一绝缘埋层上的第一半导体层中形成的背栅；第一半导体层上的第二绝缘埋层；在第二绝缘埋层上的第二半导体层中形成的源/漏区；第二半导体层上的栅极；以及源/漏区、栅极和背栅的电连接，其中，背栅仅位于源/漏区中的一个及沟道区下方，而没有位于源/漏区中的另一个下方，所述电连接包括背栅和源/漏区中的所述一个的公共的导电通道。该MOSFET利用非对称的背栅改善了抑制短沟道效应的效果，并且利用公共的导电通道减小了芯片占用面积。

Description

MOSFET及其制造方法
技术领域
本发明涉及一种MOSFET及其制造方法，更具体地，涉及一种具有背栅的MOSFET及其制造方法。
背景技术
集成电路技术的一个重要发展方向是金属氧化物半导体场效应晶体管(MOSFET)的尺寸按比例缩小，以提高集成度和降低制造成本。然而，众所周知的是随着MOSFET的尺寸减小会产生短沟道效应。随着MOSFET的尺寸按比例缩小，栅极的有效长度减小，使得实际上由栅极电压控制的耗尽层电荷的比例减少，从而阈值电压随沟道长度减小而下降。
Yan等人在″Scaling the Si MOSFET：From bulk to SOI to bulk″(IEEE Trans.Elect.Dev.，Vol.39，p.1704，1992年7月)中提出，在SOIMOSFET中，通过在氧化物埋层的下方设置接地面(即接地的背栅)抑制短沟道效应。
然而，上述具有背栅的SOI MOSFET在工作中必须接地或偏置于预定的电位，从而需要额外的芯片面积用于提供背栅的电接触，例如用于形成额外的通道和布线。
因此，在MOSFET中，仍然期望在提供背栅的同时减小晶片占用面积(footprint)。
发明内容
本发明的目的是提供一种利用背栅抑制短沟道效应但未显著增加芯片占用面积的MOSFET。
根据本发明的一方面，提供了一种MOSFET的制造方法，包括：提供SOI晶片，从下至上依次包括半导体衬底、第一绝缘埋层、第一半导体层、第二绝缘埋层和第二半导体层；在第一半导体层中形成背栅；在第二半导体层中形成源/漏区；在第二半导体层上形成栅极；以及提供源/漏区、栅极和背栅的电连接，其中，背栅仅位于源/漏区中的一个及沟道区下方，而没有位于源/漏区中的另一个下方，并且提供电连接包括提供背栅和源/漏区中的所述一个的公共的导电通道。
根据本发明的另一方面，提供一种MOSFET，包括：半导体衬底；半导体衬底上的第一绝缘埋层；在第一绝缘埋层上的第一半导体层中形成的背栅；第一半导体层上的第二绝缘埋层；在第二绝缘埋层上的第二半导体层中形成的源/漏区；第二半导体层上的栅极；以及源/漏区、栅极和背栅的电连接，其中，背栅仅位于源/漏区中的一个及沟道区下方，而没有位于源/漏区中的另一个下方，所述电连接包括背栅和源/漏区中的所述一个的公共的导电通道。
在本发明的MOSFET中，利用半导体层形成背栅，而绝缘埋层作为背栅的栅介质层。背栅位于源/漏区中的一个及沟道区下方，而没有位于源/漏区中的另一个下方。
在向背栅施加控制电压时，产生的电场穿过绝缘埋层作用在沟道上，通过电容耦合调节阈值电压。由于非对称的背栅，在整个沟道上背栅施加的电场是不均匀的，从而改善了抑制短沟道效应的效果。
通过选择背栅中的掺杂剂类型，可以调节器件的阈值电压。例如，为了抑制短沟道效应，可以选择与MOSFET的导电类型相反的掺杂剂。
而且，利用公共的导电通道提供背栅和源区的电连接。因而，背栅没有显著增加MOSFET的芯片占用面积。
附图说明
图1至11示意性地示出了根据本发明的制造超薄MOSFET的方法的各个阶段的截面图。
图12示意性地示出了根据本发明的超薄MOSFET的透视图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。除非在下文中特别指出，半导体器件中的各个部分可以由本领域的技术人员公知的材料构成。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括半导体衬底和在半导体衬底上已经形成的所有层或区域。
根据本发明的优选实施例，按照图1至11的顺序依次执行制造超薄MOSFET的以下步骤。
参见图1，作为初始结构的半导体衬底是常规的SOI晶片，从下至上依次包括半导体衬底11、第一绝缘埋层12、第一半导体层13、第二绝缘埋层14和第二半导体层15。第一绝缘埋层12的厚度例如约为20-100nm，第一半导体层13的厚度例如约为10-100nm，第二绝缘埋层14的厚度例如约为5-30nm，第二半导体层15的厚度例如约为5-20nm。第一绝缘埋层12和第二绝缘埋层14例如为氧化物埋层。
第一半导体层13和第二半导体层15可以由选自IV族半导体(如，硅或锗)或III族-V族化合物半导体(如，砷化镓)的半导体材料组成，例如单晶Si或SiGe。第一绝缘埋层12和第二绝缘埋层14可以由氧化物、氮化物组成，例如SiO2。
在最终的MOSFET中，第一半导体层13将用于提供MOSFET的背栅，第二绝缘埋层14将作为背栅介质层，第一绝缘埋层12用于将背栅与半导体衬底电隔离。第二半导体层15将用于提供MOSFET的源/漏区的一部分以及沟道区。
形成SOI晶片的工艺是已知的。例如，可以使用SmartCutTM(称为“智能剥离”或“智能切割”)方法，包括将分别包含通过热氧化或沉积形成的氧化物表面层的两个晶片彼此键合，其中，两个晶片之一已经进行氢注入，从而在氧化物表面层以下的一定深度的硅本体内形成氢注入区域，然后，在压力、温度升高等情况下氢注入区域转变成微空腔层，从而导致层分离，两个晶片中的另一个作为SOI晶片来使用。通过控制热氧化或沉积的工艺参数，可以改变SOI晶片的氧化物埋层的厚度。通过控制氢注入的能量，可以改变SOI晶片的顶部半导体层的厚度。
作为示例，通过执行两次上述的晶片键合、氢注入和层分离步骤，可以获得图1所示的SOI晶片。
然后，在第二半导体层15上形成光抗蚀剂层，并对光抗蚀剂层进行曝光和显影，以形成含有图案的光抗蚀剂掩模16。光抗蚀剂掩模16包括与下面将形成的源/漏区之一的位置大致对应的一个开口(图2中的右侧)。利用光抗蚀剂掩模16进行第一次离子注入，使得注入的离子经由光抗蚀剂掩模16的开口，从上至下穿过第二半导体层15和第二掩埋层14，到达并分布第一半导体层13中，形成牺牲注入区17，如图2所示。本领域的技术人员已知通过调节离子注入的能量，可以控制注入的深度。
在第一次离子注入中采用N型掺杂剂，例如砷(As)、磷(P)或其组合。牺牲注入区17是N型重掺杂区，掺杂剂量例如高于1018m-3。
然后，通过在溶剂中溶解或灰化去除光抗蚀剂掩模16，并且进行退火以激活掺杂剂，如图3所示。
然后，通过上述常规的沉积工艺，在第二半导体层15上形成厚度约为5-10nm的垫氧化物层18，以及在垫氧化物层18上形成厚度约为50-120nm的氮化物层19。
通过图案化在第一半导体层13、第二绝缘埋层14、第二半导体层15、垫氧化物层18、氮化物层19中形成用于限定MOSFET的有源区域的两个浅沟槽隔离(STI)开口20，其中图中右侧的一个浅沟槽隔离开口20暴露牺牲注入区17的一个侧面，如图4所示。该有源区包括第一半导体层的一部分以及牺牲注入区17。
该图案化可以包括以下步骤：通过包含曝光和显影的光刻工艺，在氮化物层19上形成含有图案的光抗蚀剂掩模；通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过其中使用蚀刻剂溶液的湿法蚀刻，从上至下依次去除氮化物层19、垫氧化物层18、第二半导体层15、第二绝缘埋层14、第一半导体层13的暴露部分，该蚀刻步骤停止在第一绝缘埋层12的顶部；通过在溶剂中溶解或灰化去除光抗蚀剂掩模。
然后，利用浅沟槽隔离开口20，相对于第一半导体层13的未掺杂部分选择性地去除N型的牺牲注入区17，从而形成与图中右侧的一个浅沟槽隔离开口20连通且在第二绝缘埋层14下方横向延伸的开口。例如，对于第一半导体层13为Si的情形，用于去除N型的牺牲注入区17的蚀刻剂为HC2H3O2:HNO3:HF。
接着，通过上述常规的沉积工艺，在整个半导体结构上形成氧化物层，该氧化物层填充了浅沟槽隔离开口20。接着，以氮化物层19作为停止层，对氧化物层进行化学机械平面化(CMP)，以形成填充氧化物21，如图5所示。在图中右侧，填充氧化物21包括在第二绝缘埋层14下方横向延伸的部分。
然后，回蚀刻填充氧化物21，接着完全蚀刻去除氮化物层19。进行第二次离子注入，在第一半导体层13中形成背栅22，如图6所示。背栅22与填充氧化物21是自对准的。
在第二次离子注入中采用的掺杂剂类型取决于MOSFET的类型及期望的阈值电压调节效果。如果掺杂剂类型与MOSFET的导电类型相反，就能够增大器件的阈值电压；相反，如果掺杂剂类型与MOSFET的导电类型相同，就能够减小器件的阈值电压。
在第二次离子注入中采用的掺杂剂量例如为1018～1021cm-3。
然后，通过干法蚀刻或湿法蚀刻，蚀刻去除垫氧化物层18，该蚀刻步骤停止在第二半导体层15的顶部。接着，按照常规的CMOS工艺，在第二半导体层15上外延生长第三半导体层23，以形成抬高的源/漏区。在源/漏区之间第二半导体层15上形成栅叠层和围绕栅叠层的侧墙26，如图7所示。
该栅叠层包括厚度约为1-4nm的栅介质层24和厚度约为30-100nm的栅极导体25。
栅极导体25通常图案化为条状。用于形成栅叠层的沉积工艺和图案化工艺是已知的。
栅介质层24可以由氧化物、氧氮化物、高K材料或其组合组成。栅极导体25可以由金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层组成。
在制作隔离侧墙后，在栅叠层的两侧的第二半导体层15和第三半导体层23中进行了源/漏注入而形成了源/漏区。优选地，采用自对准形成源漏区。在900-1100℃下进行尖峰退火激活源/漏区的杂质。
优选地，进一步形成源/漏扩展区(extension)、晕环区(HALO)。对于nMOSFET进行As或P的离子掺杂，对于pMOSFET进行B、BF2或In的离子掺杂形成源/漏延伸区。对于nMOSFET进行B、BF2或In的离子注入，对于pMOSFET进行As或P的离子注入，形成源/漏晕环区。
然后，通过各向异性的干法蚀刻或湿法蚀刻，去除位于浅沟槽隔离开口中的一部分填充氧化物21，从而再次地形成浅沟槽隔离开口27。该各向异性的蚀刻步骤保留了填充氧化物21在第二绝缘埋层14下方横向延伸的一部分。
而且，位于图中左侧的一个浅沟槽隔离开口27暴露了背栅22的一个侧面，位于图中右侧的一个浅沟槽隔离开口27暴露了填充氧化物21的一个侧面，背栅22的另一个侧面和填充氧化物21的另一个侧面彼此邻接。非对称的背栅22仅位于源/漏区中的一个及沟道区下方，而没有位于源/漏区中的另一个下方。
接着，执行硅化工艺，在栅极导体25的顶部、源/漏区的顶部及其远离沟道区的侧面、背栅22的远离沟道区的侧面上形成硅化物28，如图8所示。
硅化工艺是已知的，例如包括通过上述已知的沉积工艺依次形成共形的Ni层和Pt层，然后在大约300-500℃的温度下进行退火，使得沉积的Ni与Si反应而形成NiPtSi，最后，通过湿法蚀刻，相对于硅化物选择性地去除未反应的Ni和Pt。
然后，按照常规的CMOS工艺，在整个半导体结构上依次形成厚度约为30-100nm的氮化物层29和厚度约为50-300nm氧化物层30，接着进行化学机械平面化处理，以获得平整的结构表面，如图9所示。氮化物层29和氧化物层30一起作为层间电介质，并且还填充了浅沟槽隔离开口27而作为浅沟槽隔离。
然后，采用含有图案的光抗蚀剂掩模(未示出)，通过干法蚀刻或湿法蚀刻形成到达源区、漏区和背栅22的硅化物层28的接触孔31(参见图10)，以及采用导电材料填充接触孔31、并进行化学机械平面化以去除接触孔31外部的导电材料，从而形成导电通道32(参见图11)。所述导电材料可为但不限于：Cu、Al、W、多晶硅和其他类似的导电材料。
优选地，通过上述常规的沉积工艺，在接触孔31的内壁上还形成厚度约为1-10nm的衬里层(未示出)，所述衬里层材料可为但不限于：Ta、TaN、Ti、TiN、Ru中的一种或其组合。
图12示意性地示出了根据本发明的超薄MOSFET的透视图，其中未示出层间电介质层(即图11中所示的氮化物层29和氧化物层30)和导电通道(即图11中所示的导电通道32)。在本发明的MOSFET中，第一半导体层13形成MOSFET的背栅，第二绝缘埋层14作为背栅的栅介质层，而第二半导体层15形成MOSFET的源/漏区的一部分以及沟道区。第一绝缘埋层12用于将背栅与半导体衬底电隔离。背栅仅位于源/漏区中的一个及沟道区下方，而没有位于源/漏区中的另一个下方。背栅和源/漏区中的所述一个的电连接使用公共的导电通道。
以上描述只是为了示例说明和描述本发明，而非意图穷举和限制本发明。因此，本发明不局限于所描述的实施例。对于本领域的技术人员明显可知的变型或更改，均在本发明的保护范围之内。

Claims (15)

1.一种MOSFET的制造方法，包括：
提供SOI晶片，从下至上依次包括半导体衬底、第一绝缘埋层、第一半导体层、第二绝缘埋层和第二半导体层；
在第一半导体层中形成背栅；
在第二半导体层中形成源/漏区；
在第二半导体层上形成栅极；以及
提供源/漏区、栅极和背栅的电连接，
其中，背栅仅位于源/漏区中的一个及沟道区下方，而没有位于源/漏区中的另一个下方，并且提供电连接包括提供背栅和源/漏区中的所述一个的公共的导电通道。
2.根据权利要求1所述的方法，其中所述提供电连接的步骤包括：
执行硅化工艺，在栅极的顶部、源/漏区的顶部及其远离沟道区的侧面、背栅的远离沟道区的侧面上形成硅化物，其中导电通道与硅化物接触。
3.根据权利要求1所述的方法，其中所述形成背栅的步骤包括：
在第一半导体层中形成填充氧化物；以及
在第一半导体层中形成与填充氧化物自对准的背栅。
4.根据权利要求3所述的方法，其中在第一半导体层中形成填充氧化物的步骤包括：
执行第一次离子注入，在第一半导体层的一部分中形成牺牲注入区；
形成浅沟槽隔离开口，该浅沟槽隔离开口限定包括第一半导体层的未掺杂部分以及牺牲注入区的有源区，并暴露牺牲注入区的一个侧面；
利用浅沟槽隔离开口，相对于半导体层的未掺杂部分选择性地蚀刻掉牺牲注入区；以及
形成填充浅沟槽隔离开口并且在第二绝缘埋层下方延伸的填充氧化物。
5.根据权利要求4所述的方法，其中在第一半导体层中形成与填充氧化物自对准的背栅包括：
执行第二次离子注入，在第一半导体层的未掺杂部分中形成背栅。
6.根据权利要求5所述的方法，其中在第二次离子注入时采用的掺杂剂类型与MOSFET的导电类型相反。
7.根据权利要求5所述的方法，其中在第二次离子注入时采用的掺杂剂类型与MOSFET的导电类型相同。
8.根据权利要求4所述的方法，其中牺牲注入区是N型重掺杂区。
9.根据权利要求8所述的方法，其中第一半导体层是Si，并且在蚀刻掉牺牲注入区的步骤中采用的蚀刻剂为HC2H3O2:HNO3:HF。
10.根据权利要求1的方法，其中所述形成源/漏区的步骤包括：
在第二半导体层上形成外延生长第三半导体层；以及
在第二半导体层和第三半导体层中执行源/漏注入，以形成抬高的源/漏区。
11.一种MOSFET，包括：
半导体衬底；
半导体衬底上的第一绝缘埋层；
在第一绝缘埋层上的第一半导体层中形成的背栅；
第一半导体层上的第二绝缘埋层；
在第二绝缘埋层上的第二半导体层中形成的源/漏区；
第二半导体层上的栅极；以及
源/漏区、栅极和背栅的电连接，
其中，背栅仅位于源/漏区中的一个及沟道区下方，而没有位于源/漏区中的另一个下方，所述电连接包括背栅和源/漏区中的所述一个的公共的导电通道。
12.根据权利要求11所述的MOSFET，还包括在栅极的顶部、源/漏区的顶部及其远离沟道区的侧面、背栅的远离沟道区的侧面上形成的硅化物，其中导电通道与硅化物接触。
13.根据权利要求11所述的MOSFET，其中背栅包括与MOSFET导电类型相反的掺杂剂。
14.根据权利要求11所述的MOSFET，其中背栅包括与MOSFET导电类型相同的掺杂剂。
15.根据权利要求11所述的MOSFET，其中第二半导体层上外延生长的第三半导体层，所述源/漏区是在第二半导体层和第三半导体层中形成的抬高的源/漏区。
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