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JP2000269485A - 半導体素子およびその製造方法 - Google Patents

半導体素子およびその製造方法

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Publication number
JP2000269485A
JP2000269485A JP2000070331A JP2000070331A JP2000269485A JP 2000269485 A JP2000269485 A JP 2000269485A JP 2000070331 A JP2000070331 A JP 2000070331A JP 2000070331 A JP2000070331 A JP 2000070331A JP 2000269485 A JP2000269485 A JP 2000269485A
Authority
JP
Japan
Prior art keywords
gate
trench
semiconductor substrate
oxide film
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000070331A
Other languages
English (en)
Inventor
Yokan Bin
膺 桓 閔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hyundai Electronics Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hyundai Electronics Industries Co Ltd filed Critical Hyundai Electronics Industries Co Ltd
Publication of JP2000269485A publication Critical patent/JP2000269485A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/025—Manufacture or treatment forming recessed gates, e.g. by using local oxidation
    • H10D64/027—Manufacture or treatment forming recessed gates, e.g. by using local oxidation by etching at gate locations
    • H10P10/00—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H10D30/608—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs  having non-planar bodies, e.g. having recessed gate electrodes

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)

Abstract

(57)【要約】 【課題】 素子特性が改善された半導体素子およびその
製造方法を提供する。 【解決手段】 半導体基板２１の素子隔離領域にアクテ
ィブ領域を隔離する素子隔離層２７が埋め込み形成され
ている。アクティブ領域の表面内に四角状の断面を有す
るゲート第１トレンチと、ゲート第１トレンチに連続す
る楕円状の断面を有するゲート第２トレンチとが形成さ
れている。ゲート第１及び２トレンチの表面にはゲート
酸化膜３３が形成され、ゲート第１及び２トレンチ内に
はゲート電極３４が埋め込み形成されている。ゲート電
極３４両側の半導体基板２１の表面内にはソース／ドレ
イン領域３６，３７が形成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子に関し、
特に、素子特性が改善された半導体素子およびその製造
方法に関するものである。
【０００２】
【従来の技術】以下、添付の図面を参考にして従来技術
の半導体素子およびその製造方法について説明する。
【０００３】図１ａ〜図１ｃ、図２ａ〜図２ｃ及び図３
ａ、図３ｂは従来技術の半導体素子の製造方法を示した
工程断面図である。まず、図１ａに示すように、半導体
基板１の全面にパッド酸化膜２，ナイトライド層３を順
に形成する。そして、ナイトライド層３上にフォトレジ
ストを塗布する。
【０００４】図１ｂに示すように、ナイトライド層３上
に形成されたフォトレジスト層４がアクティブ領域上の
みに残るようにそのフォトレジスト層４をパターニング
する。
【０００５】そして、図１ｃに示すように、パターニン
グされたフォトレジスト層４ａをマスクとして用いて露
出されたナイトライド層３及びパッド酸化膜２を選択的
に食刻する。
【０００６】次に、フォトレジスト層４ａを除去し、パ
ターニングされたナイトライド層３ａ及びパッド酸化膜
２ａをマスクとして用いて露出された半導体基板１の素
子隔離領域を食刻してトレンチ５を形成する。
【０００７】次に、図２ａに示すように、トレンチ５を
含む半導体基板１の全面に絶縁物質層６を形成する。図
２ｂに示すように、絶縁物質層６をトレンチ５上部の高
さまでＣＭＰ（Chemical Mechanical Polishing)工程で
平坦化してトレンチ５内に素子隔離層７を形成する。こ
のとき、素子隔離層７の上面は半導体基板１の上面と同
一高さとなるよう素子隔離層７は形成される。
【０００８】図２ｃに示すように、素子隔離層７が形成
された半導体基板１の全面にゲート酸化膜８を形成し、
ゲート酸化膜８上にゲート形成用物質、つまりポリシリ
コン層９を蒸着により形成する。
【０００９】次に、ポリシリコン層９上に高融点金属
層、たとえばタングステンなどの金属層を蒸着により形
成し、シリサイド化工程を進行してタングステンシリサ
イド層１０を形成する。そして、タングステンシリサイ
ド層１０上にＨＬＤ（High Temperature Low Pressure
Deposition)層１１，キャップナイトライド層１２を順
に蒸着により形成する。
【００１０】図３ａに示すように、ゲート酸化膜８上に
積層形成された物質層を選択的に食刻してゲート電極１
３を形成し、半導体基板１の表面にソース／ドレインを
形成するための低濃度不純物を注入する。
【００１１】図３ｂに示すように、全面に側壁形成物質
層、たとえば窒化膜を蒸着により形成し、その窒化膜を
エッチバックしてゲート電極１３の側面のみに残るゲー
ト側壁１４を形成する。次に、ゲート側壁１４を含むゲ
ート電極１３をマスクとして用いてＬＤＤ（Lightly Do
ped Drain)領域を形成するための高濃度不純物を半導体
基板１の表面に注入して、ソース／ドレイン領域１５を
形成する。
【００１２】
【発明が解決しようとする課題】しかしながら、上記し
た従来技術の半導体素子は次のような問題がある。 （１）素子のチャンネル領域がゲート電極の下側に平面
的に構成されているので、素子の高集積化によりゲート
線幅が縮小するに従ってチャンネル領域もまた縮小し、
ショットチャンネル効果およびパンチスルー現象などに
よる影響を多く受けて素子の特性が低下する。 （２）ゲート線幅の縮小を含む素子の微細化によって後
続のビットラインコンタクト工程でのコンタクトマージ
ンが減少し、工程の容易性確保および再現性確保が難し
くなる。
【００１３】本発明は上記問題を解決するためになされ
たものであって、その目的は素子特性が改善された半導
体素子およびその製造方法を提供することにある。
【００１４】
【課題を解決するための手段】上記の課題を解決するた
めに、請求項１に記載の発明では、半導体基板の素子隔
離領域に埋め込み形成されアクティブ領域を隔離する素
子隔離層と、前記素子隔離層により隔離されるアクティ
ブ領域の表面内に形成され、四角状の断面を有するゲー
ト第１トレンチと、ゲート第１トレンチに連続的に形成
され、楕円状の断面を有するゲート第２トレンチと、前
記ゲート第１及び２トレンチの表面に形成されるゲート
酸化膜と、前記ゲート酸化膜が形成されたゲート第１及
び２トレンチ内に埋め込み形成されるゲート電極と、ゲ
ート電極両側の半導体基板の表面内に形成されるソース
／ドレイン領域とを含む半導体素子を要旨とする。
【００１５】請求項２に記載の発明では、前記ソース／
ドレイン領域はゲート第２トレンチに形成されたゲート
電極層とオーバーラップしていることを要旨とする。請
求項３に記載の本発明では、半導体基板の素子隔離領域
に素子隔離層を形成してアクティブ領域を区画する工程
と、素子隔離層が形成された半導体基板の全面にバッフ
ァ酸化膜及びナイトライド層を形成し、バッファ酸化膜
及びナイトライド層を選択的にパターニングする工程
と、前記パターニングされたナイトライド層をマスクと
して用いて露出された半導体基板を一定の深さで食刻し
てゲート第１トレンチを形成する工程と、露出された半
導体基板を食刻して前記ゲート第１トレンチに連続する
ゲート第２トレンチを形成する工程と、前記ゲート第１
及び２トレンチの表面にゲート酸化膜を形成し、ゲート
第１及び２トレンチを完全埋め込むようにゲート形成物
質層を形成する工程と、前記ゲート電極両側の半導体基
板の表面内に不純物領域を形成する工程とを備える半導
体素子の形成方法を要旨とする。
【００１６】請求項４に記載の発明では、ゲート第１ト
レンチを乾式食刻工程で形成することを要旨とする。請
求項５に記載の発明では、ゲート第２トレンチは露出さ
れた半導体基板を湿式食刻工程で食刻して形成すること
を要旨とする。
【００１７】
【発明の実施の形態】以下、添付の図面を参考にして本
発明の一実施形態の半導体素子およびその製造方法につ
いて詳細に説明する。
【００１８】図４ａ〜図４ｃ、図５ａ〜図５ｃ及び図６
ａ〜図６ｃは本発明の一実施形態の半導体素子の製造方
法を示した工程断面図である。本発明では、ＳＴＩ（Sh
allow Trench Isolation)工程で素子隔離層を形成し、
アクティブ領域を湿食刻してトレンチを形成し、トレン
チに埋め込みゲート電極を形成してチャンネル領域を広
げる。
【００１９】図６ｃに示すように、半導体素子は、半導
体基板２１と、半導体基板２１の素子隔離領域に埋め込
み形成されアクティブ領域を隔離する素子隔離層２７と
を有する。素子隔離層２７により隔離されるアクティブ
領域の表面内には、その断面が四角状のゲート第１トレ
ンチ３０と、ゲート第１トレンチ３０に接してその断面
が楕円状のゲート第２トレンチ３２とが形成されてい
る。ゲート第１，２トレンチ３０，３２の表面にはゲー
ト酸化膜３３が形成されている。ゲート酸化膜が形成さ
れたゲート第１，２トレンチ３０，３２内にはゲート電
極３４が埋め込み形成されている。ゲート電極３４の両
側の半導体基板２１の表面内にはソース／ドレイン領域
３６，３７が形成されている。ソース／ドレイン領域３
６，３７とゲート電極３４の下部層とはオーバーラップ
している。
【００２０】ゲート第１トレンチ３０は半導体基板２１
の表面から一定の深さにまで形成され、ゲート第２トレ
ンチ３２はゲート第１トレンチ３０の下部に連続して、
そのゲート第１トレンチ３０よりもさらに深く形成され
ている。ゲート第２トレンチ３２の幅はゲート第１トレ
ンチ３０のよりも大きくなっており、これにより、素子
のチャンネル領域が効率的に増大されている。
【００２１】上記構成の半導体素子の製造工程は次のよ
うである。まず、図４ａに示すように、半導体基板２１
の全面にパッド酸化膜２２及びナイトライド層２３を順
に形成する。そして、ナイトライド層２３上にフォトレ
ジスト２４層を塗布する。
【００２２】次に、図４ｂに示すように、ナイトライド
層２３上に形成されたフォトレジスト層２４がアクティ
ブ領域上のみに残るようにそのフォトレジスト層２４を
選択的にパターニングする。
【００２３】図４ｃに示すように、パターニングされた
フォトレジスト層２４ａをマスクとして用いて露出され
たナイトライド層２３及びパッド酸化膜２２を選択的に
食刻する。次に、フォトレジスト層２４ａを除去して、
パターニングされたナイトライド層２３ａ及びパッド酸
化膜２２ａをマスクとして用いて露出された半導体基板
２１の素子隔離領域を食刻してトレンチ２５を形成す
る。
【００２４】図５ａに示すように、トレンチ２５を含む
半導体基板２１の全面に絶縁物質層２６を形成する。図
５ｂに示すように、絶縁物質層２６をトレンチ２５上部
の高さまでＣＭＰ（Chemical Mechanical Polishing)工
程で平坦化して素子隔離層２７を形成する。このとき、
素子隔離層２７の上面は半導体基板２１の上面と同一高
さに形成される。
【００２５】図５ｃに示すように、素子隔離層２７が形
成された半導体基板２１の全面にバッファ酸化膜２８を
形成する。次に、バッファ酸化膜２８上に第２ナイトラ
イド層２９を形成する。
【００２６】図６ａに示すように、別途のマスク製作な
しにＦＧマスクをそのまま使用して第２ナイトライド層
２９及びバッファ酸化膜２８を選択的に除去する。そし
て、パターニングされた第２ナイトライド層２９をマス
クとして用いて露出された半導体基板２１を乾式食刻工
程で一定の深さで食刻してゲート第１トレンチ３０を形
成する。
【００２７】次に、ゲート第１トレンチ３０の側面にゲ
ート第１トレンチ側壁３１を形成する。ここで、側壁形
成物質は酸化膜を使用する。図６ｂに示すように、露出
された半導体基板２１を湿式食刻工程で食刻してゲート
第２トレンチ３２を形成する。次に、ゲート第１トレン
チ側壁３１及び露出されたゲート第２トレンチ３２の表
面に熱酸化工程でゲート酸化膜３３を形成する。ゲート
酸化膜３３を形成した後、半導体素子のしきい電圧を調
節するためのイオン注入を実施する。
【００２８】図６ｃに示すように、ＣＶＤ（Chemical V
apour Deposition)工程でゲート第１及び２トレンチ３
０，３２を完全埋め込むようにゲート形成物質層、たと
えばポリシリコン層を蒸着により形成し、そのポリシリ
コン層を平坦化してゲート電極３４を形成する。
【００２９】次に、半導体基板２１の全面に絶縁層３５
を形成し、ゲート電極３４両側の半導体基板２１の表面
内に低濃度不純物領域３６を第１深さで形成し、続いて
高濃度不純物を注入して第２深さで高濃度不純物領域３
７を形成する。ここで、低及び高濃度不純物領域３６，
３７はソース／ドレイン領域であり、第１深さは第２深
さより大きい。
【００３０】上記したように本発明の一実施形態の半導
体素子および製造方法によれば、ゲート電極３４を半導
体基板２１の表面内に埋め込み形成することにより、チ
ャンネル領域を効率的に広くすることができ、ショット
チャンネル効果およびパンチスルー現象などによる影響
を回避して素子の特性を改善することができる。
【００３１】
【発明の効果】本発明による半導体素子およびその製造
方法は次のような効果がある。請求項１及び３に記載の
発明よれば、ゲート電極が半導体基板の表面内に楕円状
に形成されるので、素子のチャンネル領域が十分確保さ
れ、素子の高集積化によるチャンネル領域の縮小を防
ぎ、ショットチャンネル効果およびパンチスルー現象な
どの発生を押さえて素子の特性を向上させることができ
る。
【００３２】請求項２及び４に記載の発明によれば、ゲ
ート電極が埋め込まれていることにより、段差がなくス
テップカバーリジ（step coverage)面で有利であり、後
続の工程が容易となる。そして、ソース／ドレイン領域
の形成領域を十分に確保できるのでコンタクトマージン
が高められ、工程の容易性および再現性を確保すること
ができる。
【００３３】請求項５に記載の発明によれば、ゲート電
極が半導体基板の表面内に楕円状に形成され、素子のチ
ャンネル領域を十分に確保することができる。
【図面の簡単な説明】
【図１】ａ〜ｃは、従来技術の半導体素子の製造方法を
示す工程断面図。
【図２】ａ〜ｃは、従来技術の半導体素子の製造方法を
示す工程断面図。
【図３】ａ、ｂは、従来技術の半導体素子の製造方法を
示す工程断面図。
【図４】ａ〜ｃは、本発明の一実施形態の半導体素子の
製造方法を示す工程断面図。
【図５】ａ〜ｃは、本発明の一実施形態の半導体素子の
製造方法を示す工程断面図。
【図６】ａ〜ｃは、本発明の一実施形態の半導体素子の
製造方法を示す工程断面図。
【符号の説明】
２１：半導体基板 ２２：パッド酸化膜 ２３：
第１ナイトライド層 ２４：フォトレジスト層 ２５：トレンチ ２６：
絶縁物質層 ２７：素子隔離層 ２８：バッファ酸化膜 ２９：
第２ナイトライド層 ３０：ゲート第１トレンチ ３１：ゲート第１
トレンチ側壁 ３２：ゲート第２トレンチ ３
３：ゲート酸化膜 ３４：ゲート電極 ３５：絶縁
層 ３６：低濃度不純物領域 ３７：高濃度不
純物領域

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の素子隔離領域に埋め込み形
    成され、アクティブ領域を隔離する素子隔離層と、 前記素子隔離層により隔離されるアクティブ領域の表面
    内に形成され、四角状の断面を有するゲート第１トレン
    チ及び、ゲート第１トレンチに連続的に形成され、楕円
    状の断面を有するゲート第２トレンチと、 前記ゲート第１及び２トレンチの表面に形成されるゲー
    ト酸化膜と、 前記ゲート酸化膜が形成されたゲート第１及び２トレン
    チ内に埋め込み形成されるゲート電極と、 ゲート電極の両側の半導体基板の表面内に形成されるソ
    ース／ドレイン領域とを備えることを特徴とする半導体
    素子。
  2. 【請求項２】 前記ソース／ドレイン領域はゲート第２
    トレンチに形成されたゲート電極層とオーバーラップし
    ていることを特徴とする請求項１記載の半導体素子。
  3. 【請求項３】 半導体基板の素子隔離領域に素子隔離層
    を形成してアクティブ領域を区画する工程と、 素子隔離層が形成された半導体基板の全面にバッファ酸
    化膜及びナイトライド層を形成し、バッファ酸化膜及び
    ナイトライド層を選択的にパターニングする工程と、 前記パターニングされたナイトライド層をマスクとして
    用いて露出された半導体基板を一定の深さで食刻してゲ
    ート第１トレンチを形成する工程と、 露出された半導体基板を食刻して前記ゲート第１トレン
    チに連続するゲート第２トレンチを形成する工程と、 前記ゲート第１，２トレンチの表面にゲート酸化膜を形
    成し、ゲート第１，２トレンチを完全に埋め込むように
    ゲート電極を形成する工程と、 前記ゲート電極両側の半導体基板の表面内に不純物領域
    を形成する工程とを備えることを特徴とする半導体素子
    の製造方法。
  4. 【請求項４】 ゲート第１トレンチを乾式食刻工程で形
    成することを特徴とする請求項３記載の半導体素子の製
    造方法。
  5. 【請求項５】 ゲート第２トレンチは露出された半導体
    基板を湿式食刻工程で食刻して形成することを特徴とす
    る請求項３記載の半導体素子の製造方法。
JP2000070331A 1999-03-18 2000-03-14 半導体素子およびその製造方法 Pending JP2000269485A (ja)

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