JP2003229578A

JP2003229578A - 半導体装置、表示装置およびその作製方法

Info

Publication number: JP2003229578A
Application number: JP2002157889A
Authority: JP
Inventors: Hiroshi Shibata; 寛柴田; Shinji Maekawa; 慎志前川
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2001-06-01
Filing date: 2002-05-30
Publication date: 2003-08-15

Abstract

(57)【要約】【課題】本発明は、オフ電流値が低く、オン電流値の
高いＴＦＴ構造を提供すると同時に、半導体層に入射す
る光による画質劣化に強く、且つ、一つの画素において
ＴＦＴが占める面積を縮小したＴＦＴ構造を提供する。【解決手段】マルチゲート構造とし、低濃度不純物領
域１０６、１０７におけるチャネル長方向の幅ｄ２に対
して二つのチャネル形成領域１０１、１０２に挟まれた
高濃度不純物領域１０４のチャネル長方向の幅ｄ１を短
くすることでＴＦＴのオン状態での半導体層全体の抵抗
が低減され、オン電流が向上するとともに、高濃度不純
物領域で発生する光励起によるキャリアライフタイムを
弱め、光感度を低下させることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は薄膜トランジスタ
（以下、ＴＦＴという）で構成された回路を有する半導
体装置およびその作製方法に関する。例えば、液晶表示
パネルに代表される電気光学装置およびその様な電気光
学装置を部品として搭載した電子機器に関する。

【０００２】なお、本明細書中において半導体装置と
は、半導体特性を利用することで機能しうる装置全般を
指し、電気光学装置、半導体回路および電子機器は全て
半導体装置である。

【０００３】

【従来の技術】近年、絶縁表面を有する基板上に形成さ
れた半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜
トランジスタ（ＴＦＴ）を構成し、このＴＦＴで形成し
た大面積集積回路を有する半導体装置の開発が進んでい
る。アクティブマトリクス型液晶表示装置、ＥＬ表示装
置、および密着型イメージセンサはその代表例として知
られている。特に、結晶質シリコン膜（典型的にはポリ
シリコン膜）を活性層にしたＴＦＴ（以下、ポリシリコ
ンＴＦＴと記す）は電界効果移動度が高いことから、い
ろいろな機能回路を形成することも可能である。

【０００４】例えば、アクティブマトリクス型液晶表示
装置には、機能ブロックごとに画像表示を行う画素回路
や、ＣＭＯＳ回路を基本としたシフトレジスタ回路、レ
ベルシフタ回路、バッファ回路、サンプリング回路など
の画素回路を制御するための駆動回路が一枚の基板上に
形成される。

【０００５】アクティブマトリクス型の液晶表示装置の
画素回路には、数十から数百万個の各画素にＴＦＴ（画
素ＴＦＴ）が配置され、その画素ＴＦＴのそれぞれには
画素電極が設けられている。液晶を挟んだ対向基板側に
は対向電極が設けられており、液晶を誘電体とした一種
のコンデンサを形成している。そして、各画素に印加す
る電圧をＴＦＴのスイッチング機能により制御して、こ
のコンデンサへの電荷を制御することで液晶を駆動し、
透過光量を制御して画像を表示する仕組みになってい
る。

【０００６】このようなアクティブマトリクス型の液晶
表示装置の用途は広がっており、画面サイズの大面積化
とともに高精細化や高開口率化や高信頼性の要求が高ま
っている。また、同時に生産性の向上や低コスト化の要
求も高まっている。

【０００７】アクティブマトリクス型表示装置の利点
は、画素部に信号を伝送する駆動回路として、シフトレ
ジスタ、ラッチもしくはバッファといった集積回路を同
一の基板上にＴＦＴで形成することが可能な点である。
これにより外部回路との接点数を非常に少なくすること
が可能となり、表示装置の信頼性を高めている。

【０００８】また、画素ＴＦＴはｎチャネル型ＴＦＴか
ら成り、スイッチング素子として液晶に電圧を印加して
駆動させるものである。液晶は交流で駆動させるので、
フレーム反転駆動と呼ばれる方式が多く採用されてい
る。この方式では消費電力を低く抑えるために、画素Ｔ
ＦＴに要求される特性はオフ電流値（ＴＦＴがオフ動作
時に流れるドレイン電流）を十分低くすることが重要で
ある。加えて、十分小さなゲート・ドレイン間寄生容量
などの特性が要求される。画素に設ける補助容量は、画
素容量が小さく保持の動作が不十分であるためこれを補
い、寄生容量の影響を防ぐために設けている。

【０００９】オフ電流値を低減するためのＴＦＴの構造
として、低濃度ドレイン（ＬＤＤ：Lightly Doped Drai
n）構造が知られている。この構造はチャネル形成領域
と、高濃度に不純物元素を添加して形成するソース領域
またはドレイン領域との間に低濃度に不純物元素を添加
した領域を設けたものであり、この領域をＬＤＤ領域と
呼んでいる。

【００１０】また、オフ電流値のバラツキを低減するた
めのＴＦＴの構造として、複数のチャネル形成領域を有
するダブルゲート構造、またはトリプルゲート構造等の
マルチゲート構造が知られている。図２７に示したよう
に単純に２つのＴＦＴを連結してダブルゲート構造とし
た場合、一つの画素に対してＴＦＴのサイズが大きくな
り、開口率の低減に繋がっていた。

【００１１】アクティブマトリクス駆動方式の画素は、
液晶に電圧を印加する画素電極の他に、ゲート電極に接
続する走査線（ゲート線）とソースまたはドレインに接
続するデータ線とが交差している。補助容量には画素電
極と前段の走査線（ゲート線）とを重ねる付加容量型
と、専用の容量線を設ける蓄積容量型の２種類が知られ
ている。いずれにしても、画質の高精細化が進むにつ
れ、必然的に画素一つ当たりに許されるＴＦＴや補助容
量のサイズは縮小を余儀なくされる。従って、規定の画
素サイズの中で各画素の高開口率を得るためには、これ
らの画素の構成に必要な要素を効率よくレイアウトする
ことが不可欠となってくる。

【００１２】また、液晶表示装置は、画素部に映し出さ
れる映像を直接見る直視型の他に、画像を光学系を用い
てスクリーンに映し出す投影型の２種類が開発されてい
る。両者は画面サイズを基にして３０インチ型程度まで
は直視型で、それ以上のサイズは投影型で対応するよう
に製品の棲み分けが考えられている。

【００１３】また、あらゆる液晶表示装置、特にプロジ
ェクター用の液晶表示装置において、様々な経路で半導
体層に光が入射して発生する光リーク電流により各画素
に配置されるＴＦＴ特性に変動が生じ、画質の劣化（コ
ントラストの低下、フリッカ、クロストーク等）が問題
となっていた。

【００１４】

【発明が解決しようとする課題】上述した従来の画素構
成またはＴＦＴ構造では、高開口率と光リーク電流低減
の両立、または高開口率とオフ電流値低減の両立が難し
いという問題がある。

【００１５】こうした要求は、液晶表示装置の高精細化
(画素数の増大)及び小型化に伴う各表示画素ピッチの微
細化を進める上で大きな課題となっている。

【００１６】また、マルチゲート構造のＴＦＴは、オン
電流値が低く、液晶表示装置において高速駆動させる場
合、障害となっていた。

【００１７】本発明は、オフ電流値が低く、オン電流値
の高いＴＦＴ構造を提供すると同時に、半導体層に入射
する光による画質劣化に強く、且つ、一つの画素におい
てＴＦＴが占める面積を縮小したＴＦＴ構造を提供す
る。

【００１８】また、透過型のアクティブマトリクス型液
晶表示装置において、遮光層は必要な構成要素である。
半導体層は光照射により抵抗値が変化する光導電効果あ
り、光源からの光が照射されることによりオフ電流が増
加する。特に投影型の表示装置では、液晶表示装置を通
過する光の一部が基板と空気層との界面で反射したり、
光学系で反射して逆方向に戻されＴＦＴに入射すること
が問題となっている。

【００１９】メタルハライドランプなどを光源とする投
写型の場合には、１００万〜２０００万ルクスの光が液
晶表示装置に照射されるので遮光層の設計は重要となっ
てくる。一方、ＴＦＴへの入射光は１００ルクス程度に
抑え、オフ電流を低減しておく必要がある。通常、ＴＦ
Ｔの半導体層の上層部又は下層部には遮光層が形成され
ているが、入射光（光源からの光）の０．１〜１％程度
が回折光として入射してしまう。

【００２０】半導体層は光導電効果により導電率が上昇
し、ＴＦＴのオフ電流を増加させ、コントラストの低下
やクロストークの発生など画像表示に悪影響を与えてし
まう。しかし、このような光を遮るため遮光性を優先さ
せ、遮光層の面積を増加させると開口率が自ずと低下し
てしまう。

【００２１】限定された画素サイズの中で高開口率を実
現するためには、画素部の構成に必要な要素を効率よく
配置することが不可欠となる。本発明は画素部に形成さ
れる画素電極や走査線（ゲート線）及びデータ線の配置
を適したものとして、高い開口率を実現した画素構造を
有するアクティブマトリクス型表示装置を提供すること
を目的とする。

【００２２】また、絶縁表面上に結晶性珪素膜を形成す
る手段として、減圧ＣＶＤ法により直接結晶性珪素膜を
形成する方法の他に、非晶質珪素膜をレーザーアニール
や電熱炉を用いた熱処理により結晶化させる方法が採用
されている。しかし、これらいずれの方法を適用したと
しても、ＴＦＴの電界効果移動度はｎチャネル型ＴＦＴ
で１００〜２００cm²/Vsec程度、ｐチャネル型ＴＦＴで
５０〜１００cm²/Vsec程度の値しか得ることができなか
った。また、しきい値電圧は、ｎチャネル型ＴＦＴで３
V、サブスレッショルド係数（Ｓ値）が３００mV/decで
ある為、駆動電圧は１４Vとなり、電源電圧の低電圧化
と低消費電力化が課題であった。

【００２３】低電圧化と低消費電力化を実現するには、
結晶性珪素膜における結晶粒の大粒径化を図り、移動度
を向上させ、Ｓ値を小さくする必要がある。また、しき
い値電圧のばらつきを抑えることが必要とされる。

【００２４】結晶粒の大粒径化に関する技術とＴＦＴへ
の応用は、例えば、「"Ultra-highPerformance Poly-Si
TFTs on a Glass by a Stable Scanning CW Laser Lat
eral Crystallization",A. Hara, F. Takeuchi, M. Tak
ei, K. Yoshino, K. Suga and N. Sasaki, AMLCD '01 T
ech. Dig.,2001,pp.227-230.」に報告例が有り、ダイオ
ード励起の固体連続発振レーザー（ＹＶＯ₄）の第２高
調波を用いて結晶化した多結晶珪素膜を用いてＴＦＴを
試作し、電界効果移動度の改善が成果として記載されて
いる。

【００２５】しかし、結晶性珪素膜の大粒径化が実現で
きるとしても、前述の遮光膜と半導体膜とが重ね合わせ
て設けられた構成では、連続発振レーザー光を照射した
際に、遮光膜が変質し、半導体膜の下層側に形成されて
いる遮光膜で反射したレーザー光が乱反射して均一な結
晶化を阻害してしまう。これによって歪みが蓄積され
て、しきい値電圧変動してしまうことが問題となる。

【００２６】また、連続発振レーザー光を照射した際、
半導体膜の下層側に形成されている遮光膜及び絶縁膜か
らの内部応力変化によっても、しきい値電圧が変動する
問題が生じる。

【００２７】加えて、本発明は上記問題に鑑み、ＴＦＴ
で形成される各種集積回路の駆動電圧を下げ、低消費電
力化を実現することをも目的とする。

【００２８】

【課題を解決するための手段】本発明は、画素ＴＦＴを
複数のチャネル形成領域を有するダブルゲート構造、ま
たはトリプルゲート構造等のマルチゲート構造とし、一
つの画素ＴＦＴにおいて互いに隣り合うゲート電極間で
の間隔を低濃度不純物領域（ＬＤＤ領域）の幅より短く
する。この低濃度不純物領域は、一つのマルチゲート構
造の画素ＴＦＴにおいてソース領域と該ソース領域に最
も近い位置にあるチャネル形成領域との間、ドレイン領
域と該ドレイン領域に最も近い位置にあるチャネル形成
領域との間、計２箇所に設ける。なお、液晶を用いた画
素は一般には交流駆動するため、画素ＴＦＴにおけるソ
ース領域とドレイン領域は交互に入れ替わる。従って、
一方のチャネル形成領域とソース領域との間に隣接して
設けられた低濃度不純物領域の幅と、もう一方のチャネ
ル形成領域とドレイン領域との間に隣接して設けられた
低濃度不純物領域の幅を等しいものとする。

【００２９】また、一つのＴＦＴにおいて互いに隣り合
う二つのチャネル形成領域に挟まれた領域は、ソース領
域またはドレイン領域と同程度、あるいはそれ以上の濃
度で不純物元素を含有している高濃度不純物領域のみと
し、ＴＦＴがオン状態の半導体層全体の抵抗を低減しつ
つ、何らかの理由でＴＦＴに光が入射した場合の光感度
を低減する。

【００３０】即ち、本発明は、互いに隣り合う二つのチ
ャネル形成領域に挟まれた高濃度不純物領域のチャネル
長方向における幅を低濃度不純物領域のチャネル長方向
における幅より短くすることで一つの画素に占めるＴＦ
Ｔの面積を縮小して画素の開口率を向上させる。また、
本発明は、複数のチャネル形成領域を備えることで１つ
のチャネル形成領域で電流リーク等の不良が発生しても
他のチャネル形成領域が正常に働き、オフ電流の異常値
が低減されバラツキが抑えられる。更に、何らかの理由
で画素ＴＦＴへの遮光性が低下し、ＴＦＴへの光入射が
あった場合でもオフ電流値の光感度を低下させることに
より表示不良を抑制する。

【００３１】本明細書で開示する発明の構成（１）は、
絶縁表面上に形成された半導体層と、該半導体層上に形
成された絶縁膜と、該絶縁膜上に形成された複数のゲー
ト電極とを含むＴＦＴを備えた半導体装置であって、前
記半導体層は、前記絶縁膜を間に挟んでゲート電極と重
なる複数のチャネル形成領域と、ソース領域またはドレ
イン領域と、前記チャネル形成領域と前記ソース領域ま
たは前記ドレイン領域との間に低濃度不純物領域とを有
し、前記複数のゲート電極のうち、互いに隣り合う二つ
のゲート電極の間隔は、前記低濃度不純物領域の幅より
短いことを特徴とする半導体装置である。

【００３２】また、他の発明の構成（２）は、絶縁表面
上に形成された半導体層と、該半導体層上に形成された
絶縁膜と、該絶縁膜上に形成された複数のゲート電極と
を含むＴＦＴを備えた半導体装置であって、前記半導体
層は、前記絶縁膜を間に挟んでゲート電極と重なる複数
のチャネル形成領域と、ソース領域またはドレイン領域
と、前記複数のチャネル形成領域と隣接する高濃度不純
物領域と、前記チャネル形成領域と前記ソース領域また
は前記ドレイン領域との間に低濃度不純物領域とを有
し、前記複数のゲート電極のうち、互いに隣り合う二つ
のゲート電極の間隔は、前記半導体層の低濃度不純物領
域の幅より短いことを特徴とする半導体装置である。

【００３３】上記構成（２）において、高濃度不純物領
域と、ソース領域またはドレイン領域とを同じ工程で作
製すれば、前記高濃度不純物領域は、前記ソース領域ま
たは前記ドレイン領域と同じ不純物濃度となる。

【００３４】また、上記構成（２）において、高濃度不
純物領域と、ソース領域またはドレイン領域とを別々の
工程で作製すれば、前記高濃度不純物領域が、前記ソー
ス領域または前記ドレイン領域よりも高い不純物濃度と
することもできる。このように高濃度不純物領域の濃度
を他の領域よりも高くすることで、ＴＦＴのオン状態で
の半導体層全体の抵抗が低減され、オン電流が向上する
とともに、高濃度不純物領域で発生する光励起によるキ
ャリアライフタイムを弱め、光感度を低下させることが
できる。

【００３５】また、上記構成（２）において、高濃度不
純物領域と、ソース領域またはドレイン領域とを別々の
工程で作製すれば、前記高濃度不純物領域が、前記低濃
度不純物領域より高い不純物濃度で、前記ソース領域ま
たは前記ドレイン領域よりも低い不純物濃度とすること
もできる。

【００３６】また、上記構成（２）において、前記高濃
度不純物領域の幅は、互いに隣り合うゲート電極との間
隔と等しいことを特徴としている。

【００３７】また、上記構成（１）または上記構成
（２）または上記各構成において、複数のチャネル形成
領域のうち、前記互いに隣り合う二つのチャネル形成領
域の間隔は、互いに隣り合う二つのゲート電極の間隔と
等しいことを特徴としている。

【００３８】また、本発明をダブルゲート構造のＴＦＴ
に適用した場合、一方のチャネル形成領域とドレイン領
域との間には低濃度不純物領域（ＬＤＤ領域）を設け、
もう一方のチャネル形成領域とソース領域との間には低
濃度不純物領域（ＬＤＤ領域）を設け、２つのチャネル
形成領域の間には高濃度不純物領域を設けるＴＦＴ構造
とし、高濃度不純物領域のチャネル長方向における幅を
低濃度不純物領域のチャネル長方向における幅より短く
する。

【００３９】また、他の発明の構成（３）は、絶縁表面
上に形成された半導体層と、該半導体層上に形成された
絶縁膜と、該絶縁膜上に形成された第１のゲート電極及
び第２のゲート電極とを含むＴＦＴを備えた半導体装置
であって、前記半導体層は、前記絶縁膜を間に挟んで第
１のゲート電極と重なる第１のチャネル形成領域と、前
記絶縁膜を間に挟んで第２のゲート電極と重なる第２の
チャネル形成領域と、前記第１のチャネル形成領域と前
記第２のチャネル形成領域との両方に隣接する高濃度不
純物領域と、前記第１のチャネル形成領域に接する第１
の低濃度不純物領域と、該第１の低濃度不純物領域に接
するドレイン領域と、前記第２チャネル形成領域に接す
る第２の低濃度不純物領域と、該第２の低濃度不純物領
域に接するソース領域とを有し、第１ゲート電極と第２
ゲート電極の間隔は、前記第１の低濃度不純物領域の幅
より短いことを特徴とする半導体装置である。

【００４０】上記構成（３）において、高濃度不純物領
域と、ソース領域またはドレイン領域とを同じ工程で作
製すれば、前記高濃度不純物領域は、前記ソース領域ま
たは前記ドレイン領域と同じ不純物濃度となる。

【００４１】また、上記構成（３）において、高濃度不
純物領域と、ソース領域またはドレイン領域とを別々の
工程で作製すれば、前記高濃度不純物領域が、前記ソー
ス領域または前記ドレイン領域よりも高い不純物濃度と
することもできる。このように高濃度不純物領域の濃度
を他の領域よりも高くすることで、ＴＦＴのオン状態で
の半導体層全体の抵抗が低減され、オン電流が向上する
とともに、高濃度不純物領域で発生する光励起によるキ
ャリアライフタイムを弱め、光感度を低下させることが
できる。

【００４２】また、上記構成（３）において、高濃度不
純物領域と、ソース領域またはドレイン領域とを別々の
工程で作製すれば、前記高濃度不純物領域が、前記低濃
度不純物領域より高い不純物濃度で、前記ソース領域ま
たは前記ドレイン領域よりも低い不純物濃度とすること
もできる。

【００４３】また、上記構成（３）または上記各構成に
おいて、前記高濃度不純物領域の幅は、前記第１の低濃
度不純物領域の幅より短いことを特徴としている。

【００４４】また、上記構成（３）または上記各構成に
おいて、前記高濃度不純物領域の幅は、前記第２の低濃
度不純物領域の幅より短い、或いは同一であることを特
徴としている。

【００４５】また、本発明は、２つのチャネル形成領域
の間には高濃度不純物領域を設けるＴＦＴ構造とし、高
濃度不純物領域のチャネル長方向における幅を低濃度不
純物領域のチャネル長方向における幅と同じであっても
よい。

【００４６】また、他の発明の構成（４）は、絶縁表面
上に形成された半導体層と、該半導体層上に形成された
絶縁膜と、該絶縁膜上に形成された複数のゲート電極と
を含むＴＦＴを備えた半導体装置であって、前記半導体
層は、前記絶縁膜を間に挟んでゲート電極と重なる複数
のチャネル形成領域と、ソース領域またはドレイン領域
と、前記複数のチャネル形成領域と隣接する高濃度不純
物領域と、前記チャネル形成領域と前記ソース領域また
は前記ドレイン領域との間に低濃度不純物領域とを有
し、前記複数のゲート電極のうち、互いに隣り合う二つ
のゲート電極の間隔は、前記低濃度不純物領域の幅と同
一であることを特徴とする半導体装置である。

【００４７】上記構成（４）において、高濃度不純物領
域と、ソース領域またはドレイン領域とを同じ工程で作
製すれば、前記高濃度不純物領域は、前記ソース領域ま
たは前記ドレイン領域と同じ不純物濃度となる。

【００４８】また、上記構成（４）において、高濃度不
純物領域と、ソース領域またはドレイン領域とを別々の
工程で作製すれば、前記高濃度不純物領域が、前記ソー
ス領域または前記ドレイン領域よりも高い不純物濃度と
することもできる。このように高濃度不純物領域の濃度
を他の領域よりも高くすることで、ＴＦＴのオン状態で
の半導体層全体の抵抗が低減され、オン電流が向上する
とともに、高濃度不純物領域で発生する光励起によるキ
ャリアライフタイムを弱め、光感度を低下させることが
できる。

【００４９】また、上記構成（４）において、高濃度不
純物領域と、ソース領域またはドレイン領域とを別々の
工程で作製すれば、前記高濃度不純物領域が、前記低濃
度不純物領域より高い不純物濃度で、前記ソース領域ま
たは前記ドレイン領域よりも低い不純物濃度とすること
もできる。

【００５０】また、上記構成（１）〜（４）または上記
各構成において、前記ＴＦＴはｎチャネル型ＴＦＴまた
はｐチャネル型ＴＦＴであることを特徴としている。

【００５１】また、本発明は、上記構成（１）〜（４）
または上記各構成において、前記ソース領域または前記
ドレイン領域と電気的に接続する画素電極を備えたこと
を特徴とする半導体装置、代表的には液晶表示装置、或
いはＥＬ素子を備えた発光装置である。

【００５２】また、本発明の表示装置は、基板上に、画
素電極と、薄膜トランジスタと、容量素子とが設けられ
た半導体装置（代表的には液晶表示装置）において、容
量素子の一方の電極が、薄膜トランジスタのソース又は
ドレインの一方と接続し、かつ、当該電極及びそれと同
一層で形成される導電膜とが、薄膜トランジスタのゲー
ト電極上に延在しているものである。

【００５３】また、他の構成は、基板上に、画素電極
と、薄膜トランジスタと、容量素子とが設けられた半導
体装置において、容量素子の一方の電極が、薄膜トラン
ジスタのソース又はドレインの一方と接続し、かつ、当
該電極及びそれと同一層で形成される遮光層とが、薄膜
トランジスタのゲート電極上に延在し、その上層に設け
られた遮光層と重畳しているものである。

【００５４】また、他の構成は、基板上に、画素電極
と、薄膜トランジスタと、容量素子とが設けられた半導
体装置において、容量素子の絶縁層上に形成される一方
の電極が、薄膜トランジスタのソース又はドレインの一
方と接続し、絶縁層が薄膜トランジスタのゲート電極を
覆い、容量素子の一方の電極及びそれと同一層で形成さ
れる遮光層とが、薄膜トランジスタのゲート電極上に延
在し、その上層に設けられた遮光層と重畳している半導
体装置である。

【００５５】また、他の構成は、基板上に形成された半
導体層と、基板と半導体層との間に形成された第１遮光
層と、半導体層の基板側とは反対側に形成されたゲート
電極と、ゲート電極の上層に形成された画素電極と、ゲ
ート電極と画素電極との間に形成された第３遮光層と、
ゲート電極と第３遮光層との間に形成された第２遮光層
とを有し、ゲート電極と第１乃至第３遮光層とが重畳し
ている半導体装置である。

【００５６】また、他の構成は、基板上に画素電極と薄
膜トランジスタと容量素子とが設けられた半導体装置に
おいて、基板上に形成された第１遮光層と、遮光層上に
形成された第１絶縁層と、第１絶縁層上に形成された半
導体層と、半導体層上に形成された第２絶縁層と、第２
絶縁層上に形成されたゲート電極と、容量配線と、ゲー
ト電極及び容量配線上に形成された第３絶縁層と、第３
絶縁層上に形成された第２遮光層と、第２遮光層に上層
に形成された第４絶縁層と、第４絶縁層上に形成された
ソース及びドレイン配線とソース及びドレイン配線の上
層に形成された第５絶縁層と、第５絶縁層上に形成され
た第３遮光層と、第３遮光層の上層に形成された第６絶
縁層と、第６絶縁層上に形成された画素電極とを有し、
半導体層と第２絶縁層と容量配線と第３絶縁層と、第２
遮光層との重畳部において容量素子を形成し、第２遮光
層がゲート電極上に延在しているものである。

【００５７】上記構成において、遮光層をゲート電極上
に延在させることにより、半導体層への回折光の侵入を
防止し、ＴＦＴのオフ電流が当該回折光により増大して
しまうのを防ぐことができる。また、こうして、画素部
の構成に必要な要素を効率よく配置することにより、限
定された画素サイズの中で高開口率を実現することがで
きる。

【００５８】また、ＴＦＴで形成される各種集積回路の
駆動電圧を下げ、低消費電力化を実現するため、本発明
の構成は、絶縁性基板上に第１結晶性半導体膜と第２結
晶性半導体膜が接して形成され、絶縁性基板と第１結晶
性半導体膜との間に形成された第１遮光膜と、第２結晶
性半導体膜の絶縁性基板とは反対側に形成されたゲ−ト
電極と、ゲ−ト電極の上層に形成された画素電極と、ゲ
−ト電極と前記画素電極との間に形成された第３遮光層
と、ゲ−ト電極と第３遮光層との間に形成された第２遮
光層とを有し、第２結晶性半導体膜の平均結晶粒径は、
第１結晶性半導体膜の平均結晶粒径よりも大きいことを
特徴としている。

【００５９】また、本発明により、絶縁表面上に遮光性
を有する第１導電層を形成し、第１導電層を覆う第１絶
縁層を形成し、第１絶縁層上に第１非晶質半導体膜を形
成し、該第１非晶質半導体膜を加熱処理により溶融させ
ることなく結晶化させて第１結晶性半導体膜を形成し、
第１結晶性半導体膜上に第２非晶質半導体膜を接して形
成し、レーザー光を照射して、当該照射領域における第
２非晶質半導体膜の一部又は全部を溶融させた後、結晶
化する段階を有する半導体装置の作製方法が提供され
る。

【００６０】上記発明の構成において、レーザー光の光
源として、固体レーザー発振装置、気体レーザー発振装
置が適用される。固体レーザー発振装置としては、ＹＡ
Ｇレーザー発振装置、ＹＶＯ₄レーザー発振装置、ＹＬ
Ｆレーザー発振装置、ＹＡｌＯ₃レーザー発振装置、ガ
ラスレーザー発振装置、ルビ−レーザー発振装置、アレ
キサンドライドレーザー発振装置、Ｔｉ：サファイアレ
ーザー発振装置から選ばれた一種が適用され、レーザー
光は、非線形光学素子により第２高調波乃至第３高調波
に変換されていることが望ましい。また、気体レーザー
発振装置としては連続発振またはパルス発振のエキシマ
レーザー発振装置、Ａｒレーザー発振装置、Ｋｒレーザ
ー発振装置、ＣＯ₂レーザー発振装置から選ばれた一種
が適用される。その他に、金属レーザー発振装置とし
て、ヘリウムカドミウムレーザー発振装置、銅蒸気レー
ザー発振装置、金蒸気レーザー発振装置を適用しても良
い。

【００６１】第１結晶性半導体膜を形成した後に、第２
非晶質半導体膜を形成し、レーザー光の照射により結晶
化させることで、第１結晶性半導体膜がレ−ザ−照射時
に下地絶縁膜及び遮光膜から受ける異種膜からの内部応
力を緩和させる働きをもつ。また、第１結晶性半導体膜
は、レ−ザ−光の照射時によって遮光膜が変質してしま
うのを防ぎ、第１結晶性半導体膜の下層側に形成されて
いる遮光膜で反射したレーザー光が乱反射することを防
ぎ、これによって歪みが蓄積されることを緩和して、Ｔ
ＦＴのしきい値電圧変動を防止することができる。

【００６２】

【発明の実施の形態】（実施の形態１）本発明の実施形
態１について、ダブルゲート構造のＴＦＴに適用した場
合における一例を図１に示し、以下に説明する。

【００６３】図１中、１００は基板、１０１、１０２は
チャネル形成領域、１０３、１０５はソース領域または
ドレイン領域、１０４は高濃度不純物領域、１０６、１
０７は低濃度不純物領域（ＬＤＤ領域）、１０８はゲー
ト絶縁膜、１０９はゲート電極、１１０は層間絶縁膜、
１１１、１１２はソース電極またはドレイン電極であ
る。なお、図１（Ａ）は、ＴＦＴの上面図を示す図１
（Ｂ）での点線Ａ−Ａ’で切断した時の断面図を示して
いる。

【００６４】本発明は二つのチャネル形成領域１０１、
１０２に挟まれた領域を高濃度不純物領域１０４のみと
することを特徴としている。互いに隣り合うゲート電極
１０９の間隔ｄ１、即ち、高濃度不純物領域のチャネル
長方向の幅を低濃度不純物領域１０６、１０７の幅ｄ２
より短く設計することによって二つのチャネル形成領域
の間隔を縮小することができ、一つの画素に対するＴＦ
Ｔの占める面積を縮小することができる。また、二つの
チャネル形成領域に挟まれた領域が高濃度不純物領域で
あるので、ＴＦＴがオン状態の半導体層全体の抵抗を低
減しつつ、何らかの理由でＴＦＴに光が入射した場合の
光感度を低減する。

【００６５】従来では、チャネル形成領域を挟んで両側
にＬＤＤ領域が必要とされ、図２７に示したように単純
に２つのＴＦＴを連結したダブルゲート構造（特開平６
−２６５９４０号公報記載）を備えたＴＦＴ構造（ここ
では、Ａタイプと呼ぶ）であった。従って、この構造
（Ａタイプ）では一つの画素に対するＴＦＴの占める面
積が拡大していた。なお、このＴＦＴ構造（Ａタイプ）
は、図２７に示したように２つのチャネル形成領域１
１、１２の間に低濃度不純物領域１６、１７と高濃度不
純物領域１４との両方が形成されており、この点で本発
明と大きく異なっている。また、この構造（Ａタイプ）
では、互いに隣り合うゲート電極１９の間隔ｄ１が低濃
度不純物領域１６、１７の幅ｄ２より長いもの、即ちｄ
１＞ｄ２となっていた。本発明のＴＦＴ構造では、２つ
のチャネル形成領域の間に高濃度不純物領域のみが形成
され、ＴＦＴ構造（Ａタイプ）よりもオン電流値は高
い。なお、図２７中、１０は基板、１３、１５はソース
領域またはドレイン領域、１８はゲート絶縁膜、２０は
層間絶縁膜、２１、２２はソース電極またはドレイン電
極である。

【００６６】また、特開平４−３４４６１８号公報、及
び特開平７−２６３７０５号公報記載のＴＦＴ構造も提
案されている。これら公報に記載のＴＦＴ構造（ここで
はＢタイプと呼ぶ）は、２つのチャネル形成領域の間に
低濃度不純物領域のみが形成されており、この点で本発
明と大きく異なっている。本発明のＴＦＴ構造では、２
つのチャネル形成領域の間に高濃度不純物領域のみが形
成され、ＴＦＴ構造（Ｂタイプ）よりもオン電流値は高
い。また、ＴＦＴ構造（Ｂタイプ）は、ｄ１＞ｄ２であ
る。

【００６７】さらに、上記ＴＦＴ（Ａタイプ及びＢタイ
プ）においては、２つのチャネル形成領域の間に低濃度
不純物領域が形成されているため、２つのチャネル形成
領域の間に光が入射した場合、本発明と比べてＴＦＴ特
性が大きく変動しまう構造である。

【００６８】また、特開平７−２２６２７号公報記載の
ＴＦＴ構造（ここではＣタイプと呼ぶ）も提案されてい
る。このＴＦＴ構造（Ｃタイプ）は、２つのチャネル形
成領域の間に高濃度不純物領域のみが形成されている
が、低濃度不純物領域を備えていない一方、オフセット
領域が形成されており、この点で本発明と大きく異なっ
ている。本発明のＴＦＴ構造では、チャネル形成領域と
ソース領域またはドレイン領域との間に低濃度不純物領
域が形成され、ＴＦＴ構造（Ｃタイプ）よりもオフ電流
値は低く、且つオン電流値は高い。また、ＴＦＴ構造
（Ｃタイプ）は、ｄ１＞ｄ２である。

【００６９】また、上記ＴＦＴ（Ｃタイプ）において
は、チャネル形成領域とソース領域またはドレイン領域
の間に設けられたオフセット領域に光が入射した場合、
チャネル形成領域とソース領域またはドレイン領域との
間に低濃度不純物領域を備えた本発明と比べてＴＦＴ特
性が大きく変動しまう構造である。

【００７０】また、本発明は、互いに隣り合うゲート電
極１０９の間隔ｄ１が低濃度不純物領域１０６、１０７
の幅ｄ２よりも短く設けられており、従来のＴＦＴ（Ａ
タイプ、Ｂタイプ、及びＣタイプ）と比べて２つのチャ
ネル形成領域の間へ光が入射しにくい。

【００７１】以下に本発明者が行った比較実験及びその
実験結果を示す。

【００７２】まず、絶縁表面を有する基板上に非晶質シ
リコン膜を形成した後、結晶化を行い結晶構造を有する
シリコン膜を形成し、該シリコン膜を活性層とするＴＦ
Ｔを作製し、本発明の画素ＴＦＴ構造、即ち２つのチャ
ネル形成領域の間に高濃度不純物領域のみを配置したＴ
ＦＴを備えた画素（２３μｍ×２３μｍ）を作製した。
チャネル方向における各部位の幅は、ゲート電極及びチ
ャネル形成領域の幅＝２μｍ、ＬＤＤ領域の幅ｄ２＝
１．３μｍとし、互いに隣り合うゲート電極の間隔ｄ１
をそれぞれ１μｍ、２μｍとした画素ＴＦＴを作製し、
オン電流値、オフ電流値をそれぞれ測定した結果を図
３、図４に示した。

【００７３】また、比較のため上述のタイプＡに相当す
るＴＦＴを備えた画素、即ち２つのチャネル形成領域の
間にＬＤＤ領域と該ＬＤＤ領域で挟まれた高濃度不純物
領域を配置したＴＦＴを備えた画素を作製した。チャネ
ル方向における各部位の幅は、ゲート電極及びチャネル
形成領域の幅＝２μｍ、ＬＤＤ領域の幅ｄ２＝１．３μ
ｍとし、互いに隣り合うゲート電極の間隔ｄ１をそれぞ
れ３μｍ（ＬＤＤ領域１μｍ×２、高濃度不純物領域１
μｍ）とした画素ＴＦＴを作製し、同様にオン電流値、
オフ電流値を測定した結果を図３、図４に示した。

【００７４】また、比較のため上述のタイプＢに相当す
るＴＦＴを備えた画素、即ち２つのチャネル形成領域の
間に低濃度不純物領域のみを配置したＴＦＴを備えた画
素を作製した。チャネル方向における各部位の幅は、ゲ
ート電極及びチャネル形成領域の幅＝２μｍ、ＬＤＤ領
域の幅ｄ２＝１．３μｍとし、互いに隣り合うゲート電
極の間隔ｄ１をそれぞれ１μｍ、２μｍとした画素ＴＦ
Ｔを作製し、オン電流値、オフ電流値をそれぞれ測定し
た結果を図３、図４に示した。

【００７５】また、それぞれのＴＦＴのオフ電流異常の
発生割合を求めた。マトリクス状に１２×１７個の画素
を配置したサンプルに対して、オフ電流が１００ｆＡを
越える画素の個数の割合をオフ電流異常値を有する画素
発生割合として求めたところ、本発明は１．９％、タイ
プＡは２．７％、タイプＣは２３％となった。本発明の
ＴＦＴ構造が最もオフ電流異常発生率が低い。即ち、本
発明のＴＦＴ構造は、ＴＦＴのオフ電流異常の発生割合
を低減することができ、歩留まり向上にもつながる。

【００７６】さまざまな要因（自然光、多重反射、回折
光、光源からの光、戻り光等）によりＴＦＴに入射する
光に対してＴＦＴ特性劣化を抑えることができる本発明
のＴＦＴ構造を、液晶表示モジュールに搭載される画素
ＴＦＴや駆動部のＴＦＴに適用することは、非常に有用
である。また、同様の理由により本発明のＴＦＴ構造
は、ＥＬ（Electro Luminescence）素子を備えた発光表
示装置、および密着型イメージセンサに用いた場合にお
いても非常に有用である。

【００７７】また、ここでは絶縁表面を有する基板を用
いて説明したが、半導体基板を用いることも可能であ
る。

【００７８】（実施の形態２）実施の形態１ではｄ１＜
ｄ２とした例を示したが、ｄ１＝ｄ２とした本発明の実
施形態２について、ダブルゲート構造のＴＦＴに適用し
た場合における一例を図２に示し、以下に説明する。

【００７９】図２中、２００は基板、２０１、２０２は
チャネル形成領域、２０３、２０５はソース領域または
ドレイン領域、２０４は高濃度不純物領域、２０６、２
０７は低濃度不純物領域（ＬＤＤ領域）、２０８はゲー
ト絶縁膜、２０９はゲート電極、２１０は層間絶縁膜、
２１１、２１２はソース電極またはドレイン電極であ
る。なお、図２（Ａ）は、ＴＦＴの上面図を示す図２
（Ｂ）での点線Ａ−Ａ’で切断した時の断面図を示して
いる。

【００８０】本発明は二つのチャネル形成領域２０１、
２０２に挟まれた領域を高濃度不純物領域２０４のみと
することを特徴としている。互いに隣り合うゲート電極
２０９の間隔ｄ１、即ち、高濃度不純物領域のチャネル
長方向の幅を低濃度不純物領域２０６、２０７の幅ｄ２
と同じ長さに設計することによって二つのチャネル形成
領域の間隔を縮小することができ、一つの画素に対する
ＴＦＴの占める面積を縮小することができる。また、二
つのチャネル形成領域に挟まれた領域が高濃度不純物領
域であるので、ＴＦＴがオン状態の半導体層全体の抵抗
を低減しつつ、何らかの理由でＴＦＴに光が入射した場
合の光感度を低減する。

【００８１】（実施の形態３）本実施の形態を図２１に
示す。基板１１０１上には半導体層１１０５のチャネル
形成領域に合わせて第１遮光層１１０２が形成されてい
る。第１遮光層１１０２はＷ、Ｔａ、Ｔｉ及びこれらに
シリサイドなどの耐熱性を有し非透光性材料により形成
している。これは、後の工程で半導体層等に対して行わ
れる５００℃以上の熱処理工程に対し、安定性を保つた
めに選択される材料である。第１絶縁層は酸化窒化シリ
コン膜１１０３及び酸化シリコン膜１１０４で形成さ
れ、酸化シリコン膜の表面は化学的機械研磨（ＣＭＰ）
で平坦化しておいても良い。

【００８２】半導体層１１０５は、非晶質半導体層を熱
処理により結晶化させた多結晶半導体層で形成し、厚さ
は３０〜７５０nm程度の厚さで形成する。半導体層１１
０５上には３０〜１００nmの酸化シリコン膜により第２
絶縁膜１１０６が形成され、容量素子においてはその厚
さを薄くしている。ゲート電極１１０７、容量配線１１
０８は同一層で形成され、その上に１５０〜２００nmの
酸化シリコン膜から成る第３絶縁層１１０９が形成され
ている。

【００８３】第２遮光層１１１１、１１１０はソース及
びドレインとのコンタクトを形成する電極でもあり、特
に第２遮光層１１１０は容量配線１１０８上に形成さ
れ、容量素子を形成している。この第２遮光層１１１
１、１１１０はゲート電極１１０７上に延在し、遮光層
としての機能を兼ねている。この場合、第３絶縁層１１
０９を１５０〜２００nmの厚さとすることにより回折光
が回り込んで半導体層１１０５に入射する量を減らして
いる。さらに、容量素子においては容量を増大させる効
果がある。

【００８４】半導体層１１０５にはチャネル形成領域１
１２０、ソース又はドレイン領域１１２１、１１２２、
ＬＤＤ領域１１２４が形成されている。また、ソース又
はドレイン領域１１２２から延在した半導体領域１１２
３は容量素子の一方の電極として機能している。

【００８５】図２１に示す構成は、光電導効果により導
電率の変化が比較的大きいＬＤＤ領域１１２４上に第２
遮光層１１１１、１１１０が形成され遮光層となり、ほ
ぼ完全に迷光を遮ることを可能としている。その上層に
は第４絶縁層１１１２、ソース及びドレイン配線１１１
３、１１１４、第５絶縁層１１１５、第３遮光層１１１
６、第６絶縁層１１１７、画素電極１１１８が形成され
ている。

【００８６】本発明の構造によれば、回折光を含む迷光
に対して完全な遮光を得ることができるが、その反面Ｌ
ＤＤ領域１１２４の直上部に第２遮光層が重なり、ＬＤ
Ｄ領域１１２４の電界分布が変化してＴＦＴの特性に悪
影響を及ぼすことが懸念される。

【００８７】図２３は図２１と同様な構成である本発明
の構造におけるＬＤＤ領域の横方向電界強度分布をシミ
ュレーションした結果を示している。図２３（Ａ）は計
算に用いた素子構造であり、第１遮光層とＬＤＤ領域と
の間隔が５８０nm、ゲート絶縁膜の厚さが８０nm、ＬＤ
Ｄ領域と第２遮光層の間隔が１８０nmとなっている。ゲ
ート電圧は−８V、ドレイン電圧は＋５Vである。また、
図２４は、ＬＤＤ領域直上に第２遮光層のない従来構造
における同様のシミュレーション結果を示している。

【００８８】図２３（Ｂ）と図２４（Ｂ）との対比か
ら、本発明の構造を採用した場合においては、第２遮光
層からの電界の影響によりゲート電極端部でのＬＤＤ部
の電界強度が強まることが解る。しかし、この影響を試
作したＴＦＴで調べたところ、図２５で示すようにオフ
電流は殆ど増加しないことが判明した。従って、本発明
の構造は、ＴＦＴの特性を悪化させることなく、遮光性
を高めることが可能であることが確認されている。

【００８９】（実施の形態４）図２６は本発明における
画素の断面構造を示し、ＴＦＴとそれに接続する画素電
極、及び容量部が形成された形態を示している。基板１
２０１上には結晶性半導体膜で形成される活性層のチャ
ネル形成領域に合わせて第１遮光層１２０２が形成され
ている。

【００９０】第１遮光層１２０２はＷ、Ｔａ、Ｔｉ及び
これらのシリサイドなどの耐熱性を有し非透光性材料に
より形成している。これは、後の工程で半導体層等に対
して行われる５００℃以上の熱処理工程に対し、安定性
を保つために選択される材料である。第１絶縁層は酸窒
化珪素膜１２０３及び酸化珪素膜１２０４で形成され、
酸化珪素膜の表面は化学的機械研磨（ＣＭＰ）で平坦化
しておいても良い。

【００９１】活性層は少なくとも２層の結晶性半導体膜
で形成され、第１結晶性半導体膜１２０５は、非晶質半
導体膜を熱処理により結晶化させて形成され、３０〜３
００nmの厚さで形成する。

【００９２】更に第１結晶性半導体膜１２０５上に、非
晶質半導体膜を厚さ３０〜３００nmで形成し、レーザー
光の照射により結晶化させて第２結晶性半導体膜１２０
６を形成する。レーザー光の光源は、固体レ−ザー発振
装置、気体レ−ザー発振装置、又は金属レ−ザー発振装
置を適用することができる。最も好ましくは連続発振固
体レーザー装置であり、連続発振ＹＡＧレ−ザー、ＹＶ
Ｏ₄レ−ザー、ＹＬＦレ−ザー、ＹＡｌＯ₃レ−ザー、ガ
ラスレ−ザー、ルビ−レ−ザー、アレキサンドライドレ
−ザー、Ｔｉ：サファイアレ−ザーを適用することがで
きる。

【００９３】また、上記各構成において、レ−ザー光
は、非線形光学素子により高調波に変換されていること
が望ましい。例えば、ＹＡＧレ−ザーは基本波として、
波長１０６５nmのレ−ザー光を出すことで知られてい
る。このレ−ザー光の半導体膜に対する吸収係数は低い
ので、下地に形成される絶縁膜や基板にダメージを与え
ることなく非晶質半導体膜のみを結晶化することが難し
い。基本波ではなく、非線形光学素子を用いて第２高調
波(５３２nm)、第３高調波(３５５nm)、第４高調波(２
６６nm)、第５高調波(２１３nm)を形成し、この波長の
レーザー光を照射することにより、半導体膜の光吸収係
数との兼ね合いで、非晶質半導体膜のみを選択的に過熱
して結晶化を行うことができる。

【００９４】このような二段階の結晶化処理により、形
成された結晶性半導体膜は大粒径で、結晶欠陥の少ない
膜であり、結晶粒内は単結晶に近い特性をもつ。そし
て、第2結晶性半導体膜を形成する際、第1結晶性半導体
膜はレ−ザ照射時の保護膜となり下部異種膜との内部応
力緩和の役割を果たす。また、第1結晶性半導体膜と第2
結晶性半導体膜の接合部において格子不整合性の影響は
少ないため、2層を積層してTFTの活性層を形成しても、
層の違いにより影響を受けることはない。この第1結晶
性半導体膜との選択的な結晶化によって、レ−ザ−光の
照射時によって遮光膜が変質してしまうのを防ぎ、第１
結晶性半導体膜の下層側に形成されている遮光膜で反射
したレーザー光が乱反射することを防ぎ、歪みのない結
晶性半導体膜を形成することができる。

【００９５】また、半導体層上には３０〜１００nmの酸
化珪素膜により第２絶縁膜１２０７が形成され、容量素
子においてはその厚さを薄くしている。ゲ−ト電極１２
０８、容量配線１２０９は同一層で形成され、その上に
１５０〜２００nmの酸化珪素膜から成る第３絶縁層１２
１０が形成されている。

【００９６】第２遮光層１２１２、１２１１はソ−ス及
びドレインとのコンタクトを形成する電極としての機能
を兼ね、特に第２遮光層１２１１は容量配線１２０９上
に形成され、容量素子を形成している。この第２遮光層
１２１２、１２１１はゲ−ト電極１２０８上に延在して
遮光性を高めている。この場合、第３絶縁膜を１５０〜
２００nmの厚さとすることにより回折光が回り込んで活
性層１２０５に入射する量を減らしている。さらに、容
量部においては容量を増大させる効果がある。

【００９７】活性層にはチャネル形成領域１２２１、ソ
−ス又はドレイン領域１２２２、１２２３、ＬＤＤ領域
１２２５が形成されている。また、ソ−ス又はドレイン
領域１２２３から延在した半導体領域１２２４は容量素
子の一方の電極として機能している。

【００９８】図２６に示す構成は、光電効果により導電
率の変化が比較的大きいＬＤＤ領域１２２５上に第２遮
光層１２１２、１２１１が形成され遮光層となり、ほぼ
完全に迷光を遮ることを可能にしている。その上層には
第４絶縁層１２１３、ソ−ス及びドレイン配線１２１
４、１２１５、第５絶縁層１２１６、第３遮光層１２１
７、第６絶縁層１２１８、画素電極１２１９が形成され
ている。

【００９９】以上の構成でなる本発明について、以下に
示す実施例でもってさらに詳細な説明を行うこととす
る。

【０１００】（実施例）［実施例１］本発明の実施例を図５〜図８を用いて説明
する。ここでは、同一基板上に画素部と、画素部の周辺
に設ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴ及びｐ
チャネル型ＴＦＴ）を同時に作製する方法について詳細
に説明する。

【０１０１】まず、ガラス基板３００上に下地絶縁膜３
０１を形成し、結晶構造を有する第１の半導体膜を得た
後、所望の形状にエッチング処理して島状に分離された
半導体層３０２〜３０６を形成する。

【０１０２】本実施例では、ガラス基板上に設ける下地
絶縁膜３０１として２層構造を用いるが、前記絶縁膜の
単層膜または２層以上積層させた構造を用いても良い。
下地絶縁膜３０１の一層目としては、プラズマＣＶＤ法
を用い、ＳｉＨ₄、ＮＨ₃、及びＮ₂Ｏを反応ガスとして
成膜される第１酸化窒化シリコン膜（組成比Ｓｉ＝３２
％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を膜厚５０
ｎｍで形成する。次いで、下地絶縁膜３０１のニ層目と
しては、プラズマＣＶＤ法を用い、ＳｉＨ₄及びＮ₂Ｏを
反応ガスとして成膜される第２酸化窒化シリコン膜（組
成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）
を膜厚１００ｎｍで形成する。

【０１０３】次いで、下地絶縁膜３０１上にプラズマＣ
ＶＤ法を用いた非晶質シリコン膜を５０ｎｍの膜厚で形
成する。次いで、重量換算で１０ppmのニッケルを含む
酢酸ニッケル塩溶液をスピナーで塗布する。塗布に代え
てスパッタ法でニッケル元素を全面に散布する方法を用
いてもよい。

【０１０４】次いで、加熱処理を行い結晶化させて結晶
構造を有する半導体膜を形成する。この加熱処理は、電
気炉の熱処理または強光の照射を用いればよい。電気炉
の熱処理で行う場合は、５００℃〜６５０℃で４〜２４
時間で行えばよい。ここでは脱水素化のための熱処理
（５００℃、１時間）の後、結晶化のための熱処理（５
５０℃、４時間）を行って結晶構造を有するシリコン膜
を得る。なお、ここでは炉を用いた熱処理を用いて結晶
化を行ったが、ランプアニール装置で結晶化を行っても
よい。

【０１０５】次いで、結晶化率を高め、結晶粒内に残さ
れる欠陥を補修するための第１のレーザー光（ＸｅＣ
ｌ：波長３０８ｎｍ）の照射を大気中、または酸素雰囲
気中で行う。レーザー光には波長４００nm以下のエキシ
マレーザ光や、ＹＡＧレーザの第２高調波、第３高調波
を用いる。いずれにしても、繰り返し周波数１０〜１０
００Hz程度のパルスレーザー光を用い、当該レーザー光
を光学系にて１００〜５００mJ/cm²に集光し、９０〜９
５％のオーバーラップ率をもって照射し、シリコン膜表
面を走査させればよい。ここでは、繰り返し周波数３０
Ｈｚ、エネルギー密度４７６mJ/cm²で第１のレーザー光
の照射を大気中で行なう。なお、ここでの第１のレーザ
ー光の照射は、膜中の希ガス元素（ここではアルゴン）
を除去または低減する上で非常に重要である。次いで、
第１のレーザー光の照射により形成された酸化膜に加
え、オゾン水で表面を１２０秒処理して合計１〜５ｎｍ
の酸化膜からなるバリア層を形成する。

【０１０６】次いで、バリア層上にスパッタ法にてゲッ
タリングサイトとなるアルゴン元素を含む非晶質シリコ
ン膜を膜厚１５０ｎｍで形成する。本実施例のスパッタ
法による成膜条件は、成膜圧力を０．３Ｐａとし、ガス
（Ａｒ）流量を５０（sccm）とし、成膜パワーを３ｋＷ
とし、基板温度を１５０℃とする。なお、上記条件での
非晶質シリコン膜に含まれるアルゴン元素の原子濃度
は、３×１０²⁰／ｃｍ³〜６×１０²⁰／ｃｍ³、酸素の原
子濃度は１×１０¹⁹／ｃｍ³〜３×１０¹⁹／ｃｍ ³であ
る。その後、ランプアニール装置を用いて６５０℃、３
分の熱処理を行いゲッタリングする。

【０１０７】次いで、バリア層をエッチングストッパー
として、ゲッタリングサイトであるアルゴン元素を含む
非晶質シリコン膜を選択的に除去した後、バリア層を希
フッ酸で選択的に除去する。なお、ゲッタリングの際、
ニッケルは酸素濃度の高い領域に移動しやすい傾向があ
るため、酸化膜からなるバリア層をゲッタリング後に除
去することが望ましい。

【０１０８】次いで、第２のレーザー光の照射を窒素雰
囲気、或いは真空中で行い、半導体膜表面を平坦化す
る。このレーザー光（第２のレーザー光）には波長４０
０nm以下のエキシマレーザー光や、ＹＡＧレーザーの第
２高調波、第３高調波を用いる。また、エキシマレーザ
ー光に代えて紫外光ランプから発する光を用いてもよ
い。なお、第２のレーザー光のエネルギー密度は、第１
のレーザー光のエネルギー密度より大きくし、好ましく
は３０〜６０ｍＪ／ｃｍ²大きくする。ここでは、繰り
返し周波数３０Ｈｚ、エネルギー密度５３７mJ/cm²で第
２のレーザー光の照射を行ない、半導体膜表面における
凹凸のＰ―Ｖ値が５ｎｍ以下となる。

【０１０９】また、本実施例では第２のレーザー光の照
射を全面に行ったが、オフ電流の低減は、画素部のＴＦ
Ｔに特に効果があるため、少なくとも画素部のみに選択
的に照射する工程としてもよい。

【０１１０】次いで、得られた結晶構造を有するシリコ
ン膜（ポリシリコン膜とも呼ばれる）の表面にオゾン水
で薄い酸化膜を形成した後、レジストからなるマスクを
形成し、所望の形状にエッチング処理して島状に分離さ
れた半導体層を形成する。半導体層を形成した後、レジ
ストからなるマスクを除去する。

【０１１１】また、半導体層を形成した後、ＴＦＴのし
きい値（Ｖｔｈ）を制御するためにｐ型あるいはｎ型を
付与する不純物元素を添加してもよい。なお、半導体に
対してｐ型を付与する不純物元素には、ボロン（Ｂ）、
アルミニウム（Ａｌ）、ガリウム（Ｇａ）など周期律第
１３族元素が知られている。なお、半導体に対してｎ型
を付与する不純物元素としては周期律１５族に属する元
素、典型的にはリン（Ｐ）または砒素（Ａｓ）が知られ
ている。

【０１１２】次いで、フッ酸を含むエッチャントで酸化
膜を除去すると同時にシリコン膜の表面を洗浄した後、
ゲート絶縁膜３０７となる珪素を主成分とする絶縁膜を
形成する。本実施例では、プラズマＣＶＤ法により１１
５ｎｍの厚さで酸化窒化シリコン膜（組成比Ｓｉ＝３２
％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成する。

【０１１３】次いで、図５（Ａ）に示すように、ゲート
絶縁膜３０７上に膜厚２０〜１００ｎｍの第１の導電膜
３０８ａと、膜厚１００〜４００ｎｍの第２の導電膜３
０８ｂと、膜厚２０〜１００ｎｍの第３の導電膜３０８
ｃを積層形成する。本実施例では、ゲート絶縁膜３０７
上に膜厚５０ｎｍのタングステン膜、膜厚５００ｎｍの
アルミニウムとチタンの合金（Ａｌ−Ｔｉ）膜、膜厚３
０ｎｍのチタン膜を順次積層した。

【０１１４】第１〜第３の導電膜を形成する導電性材料
としてはＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれ
た元素、または前記元素を主成分とする合金材料もしく
は化合物材料で形成する。また、第１〜第３の導電膜と
してリン等の不純物元素をドーピングした多結晶シリコ
ン膜に代表される半導体膜を用いてもよい。例えば、第
１の導電膜のタングステンに代えて窒化タングステンを
用いてもよいし、第２の導電膜のアルミニウムとチタン
の合金（Ａｌ−Ｔｉ）膜に代えてアルミニウムとシリコ
ンの合金（Ａｌ−Ｓｉ）膜を用いてもよいし、第３の導
電膜のチタン膜に代えて窒化チタン膜を用いてもよい。
また、３層構造に限定されず、例えば、窒化タンタル膜
とタングステン膜との２層構造であってもよい。

【０１１５】次に、図５（Ｂ）に示すように光露光工程
によりレジストからなるマスク３１０〜３１５を形成
し、ゲート電極及び配線を形成するための第１のエッチ
ング処理を行う。第１のエッチング処理では第１及び第
２のエッチング条件で行う。エッチングにはＩＣＰ（In
ductively Coupled Plasma：誘導結合型プラズマ）エッ
チング法を用いると良い。ＩＣＰエッチング法を用い、
エッチング条件（コイル型の電極に印加される電力量、
基板側の電極に印加される電力量、基板側の電極温度
等）を適宜調節することによって所望のテーパー形状に
膜をエッチングすることができる。なお、エッチング用
ガスとしては、Ｃｌ₂、ＢＣｌ₃、ＳｉＣｌ₄、ＣＣｌ₄な
どを代表とする塩素系ガスまたはＣＦ₄、ＳＦ₆、ＮＦ₃
などを代表とするフッ素系ガス、またはＯ₂を適宜用い
ることができる。

【０１１６】用いるエッチング用ガスに限定はないが、
ここではＢＣｌ₃とＣｌ₂とＯ₂とを用いることが適して
いる。それぞれのガス流量比を６５／１０／５（ｓｃｃ
ｍ）とし、１．２Ｐａの圧力でコイル型の電極に４５０
ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマ
を生成して１１７秒のエッチングを行う。基板側（試料
ステージ）にも３００ＷのＲＦ（１３．５６ＭＨｚ）電
力を投入し、実質的に負の自己バイアス電圧を印加す
る。この第１のエッチング条件によりＡｌ膜及びＴｉ膜
をエッチングして第１の導電層の端部をテーパー形状と
する。

【０１１７】この後、第２のエッチング条件に変え、エ
ッチング用ガスにＣＦ₄とＣｌ₂とＯ ₂とを用い、それぞ
れのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、
１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１
３．５６ＭＨｚ）電力を投入してプラズマを生成して約
３０秒程度のエッチングを行う。基板側（試料ステー
ジ）にも２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入
し、実質的に負の自己バイアス電圧を印加する。ＣＦ₄
とＣｌ₂を混合した第２のエッチング条件ではＡｌ膜、
Ｔｉ膜、及びＷ膜とも同程度にエッチングされる。な
お、ゲート絶縁膜上に残渣を残すことなくエッチングす
るためには、１０〜２０％程度の割合でエッチング時間
を増加させると良い。

【０１１８】この第１のエッチング処理では、レジスト
からなるマスクの形状を適したものとすることにより、
基板側に印加するバイアス電圧の効果により第１の導電
層、第２の導電層、及び第３の導電層の端部がテーパー
形状となる。このテーパー部の角度は１５〜４５°とな
る。こうして、第１のエッチング処理により第１の導電
層と第２の導電層と第３の導電層とから成る第１の形状
の導電層３１７〜３２２（第１の導電層３１７ａ〜３２
２ａと第２の導電層３１７ｂ〜３２２ｂと第３の導電層
３１７ｃ〜３２２ｃ）を形成する。３１６はゲート絶縁
膜であり、第１の形状の導電層３１７〜３２２で覆われ
ない領域は２０〜５０ｎｍ程度エッチングされ薄くなっ
た領域が形成される。

【０１１９】次に、レジストからなるマスク３１０〜３
１５を除去せずに図５（Ｃ）に示すように第２のエッチ
ング処理を行う。エッチング用ガスにＢＣｌ₃とＣｌ₂を
用い、それぞれのガス流量比を２０／６０（sccm）と
し、１．２Ｐａの圧力でコイル型の電極に６００ＷのＲ
Ｆ（１３．５６ＭＨｚ）電力を投入してプラズマを生成
してエッチングを行う。基板側（試料ステージ）には１
００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入する。こ
の第３のエッチング条件により第２導電層及び第３導電
層をエッチングする。こうして、上記第３のエッチング
条件によりチタンを微量に含むアルミニウム膜及びチタ
ン膜を異方性エッチングして第２の形状の導電層３２４
〜３２９（第１の導電層３２４ａ〜３２９ａと第２の導
電層３２４ｂ〜３２９ｂと第３の導電層３２４ｃ〜３２
９ｃ）を形成する。３２３はゲート絶縁膜であり、第２
の形状の導電層３２４〜３２９で覆われない領域は若干
エッチングされ薄くなった領域が形成される。

【０１２０】そして、レジストからなるマスクを除去せ
ずに第１のドーピング処理を行い、半導体層にｎ型を付
与する不純物元素を添加する。ドーピング処理はイオン
ドープ法、もしくはイオン注入法で行えば良い。イオン
ドープ法の条件はドーズ量を１．５×１０¹⁴atoms/cm²
とし、加速電圧を６０〜１００ｋｅＶとして行う。ｎ型
を付与する不純物元素として、典型的にはリン（Ｐ）ま
たは砒素（Ａｓ）を用いる。この場合、第２形状の導電
層３２４〜３２８がｎ型を付与する不純物元素に対する
マスクとなり、自己整合的に第１の不純物領域３３０〜
３３４が形成される。第１の不純物領域３３０〜３３４
には１×１０¹⁶〜１×１０¹⁷/cm³の濃度範囲でｎ型を付
与する不純物元素を添加する。

【０１２１】なお、本実施例ではレジストからなるマス
クを除去せずに第１のドーピング処理を行ったが、レジ
ストからなるマスクを除去した後、第１のドーピング処
理を行ってもよい。

【０１２２】次いで、レジストからなるマスクを除去し
た後、図６（Ａ）に示すようにレジストからなるマスク
３３５、３３６を形成し第２のドーピング処理を行う。
マスク３３５は駆動回路のｎチャネル型ＴＦＴの一つを
形成する半導体層のチャネル形成領域及びその周辺の領
域を保護するマスクであり、マスク３３６は画素部のＴ
ＦＴを形成する半導体層のチャネル形成領域及びその周
辺の領域を保護するマスクである。

【０１２３】第２のドーピング処理におけるイオンドー
プ法の条件はドーズ量を１．５×１０¹⁵atoms/cm²と
し、加速電圧を６０〜１００ｋｅＶとしてリン（Ｐ）を
ドーピングする。ここでは、第２形状の導電層３２４〜
３２８及びゲート絶縁膜３２３の膜厚の差を利用して各
半導体層に不純物領域を行う。勿論、マスク３３５、３
３６で覆われた領域にはリン（Ｐ）は添加されない。こ
うして、第２の不純物領域３８０〜３８２と第３の不純
物領域３３７〜３４１が形成される。第３の不純物領域
３３７〜３４１には１×１０²⁰〜１×１０²¹/cm³の濃度
範囲でｎ型を付与する不純物元素を添加されている。ま
た、第２の不純物領域はゲート絶縁膜の膜厚差により第
３の不純物領域よりも低濃度に形成され、１×１０¹⁸〜
１×１０¹⁹/cm³の濃度範囲でｎ型を付与する不純物元素
を添加されることになる。また、保持容量となる領域を
マスクで覆ってもよい。

【０１２４】なお、第２のドーピング処理により画素部
の二つのチャネル形成領域に挟まれた領域には第３の不
純物領域のみが形成される。このような構成とすること
でＴＦＴのオン状態での半導体層全体の抵抗が低減さ
れ、オン電流が向上するとともに、高濃度不純物領域で
発生する光励起によるキャリアライフタイムを弱め、光
感度を低下させることができる。

【０１２５】次いで、レジストからなるマスク３３５、
３３６を除去した後、新たにレジストからなるマスク３
４２〜３４４を形成して図６（Ｂ）に示すように第３の
ドーピング処理を行う。この第３のドーピング処理によ
り、ｐチャネル型ＴＦＴを形成する半導体層にｐ型の導
電型を付与する不純物元素が添加された第４の不純物領
域３４７及び第５の不純物領域３４５、３４６を形成す
る。第４の不純物領域は第２形状の導電層と重なる領域
に形成されるものであり、１×１０¹⁸〜１×１０²⁰/cm³
の濃度範囲でｐ型を付与する不純物元素が添加されるよ
うにする。また、第５の不純物領域３４５、３４６には
１×１０²⁰〜１×１０²¹/cm³の濃度範囲でｐ型を付与す
る不純物元素が添加されるようにする。尚、第５の不純
物領域３４６には先の工程でリン（Ｐ）が添加された領
域であるが、ｐ型を付与する不純物元素の濃度がその
１．５〜３倍添加されていて導電型はｐ型となってい
る。

【０１２６】なお、第５の不純物領域３４８、３４９及
び第４の不純物領域３５０は画素部において保持容量を
形成する半導体層に形成される。

【０１２７】以上までの工程でそれぞれの半導体層にｎ
型またはｐ型の導電型を有する不純物領域が形成され
る。第２の形状の導電層３２４〜３２７はゲート電極と
なる。また、第２の形状の導電層３２８は画素部におい
て保持容量を形成する一方の電極となる。さらに、第２
の形状の導電層３２９は画素部においてソース配線を形
成する。

【０１２８】次いで、ほぼ全面を覆う絶縁膜（図示しな
い）を形成する。本実施例では、プラズマＣＶＤ法によ
り膜厚５０ｎｍの酸化シリコン膜を形成した。勿論、こ
の絶縁膜は酸化シリコン膜に限定されるものでなく、他
のシリコンを含む絶縁膜を単層または積層構造として用
いても良い。

【０１２９】次いで、それぞれの半導体層に添加された
不純物元素を活性化処理する工程を行う。この活性化工
程は、ランプ光源を用いたラピッドサーマルアニール法
（ＲＴＡ法）、或いはＹＡＧレーザーまたはエキシマレ
ーザーを裏面から照射する方法、或いは炉を用いた熱処
理、或いはこれらの方法のうち、いずれかと組み合わせ
た方法によって行う。ただし、本実施例では、第２の導
電層としてアルミニウムを主成分とする材料を用いてい
るので、活性化工程において第２の導電層が耐え得る熱
処理条件とすることが重要である。

【０１３０】上記活性化処理と同時に、結晶化の際に触
媒として使用したニッケルが高濃度のリンを含む第３の
不純物領域３３７、３３９、３４０、及び第５の不純物
領域３４６、３４９ゲッタリングされ、主にチャネル形
成領域となる半導体層中のニッケル濃度が低減される。
その結果、チャネル形成領域を有するＴＦＴはオフ電流
値が下がり、結晶性が良いことから高い電界効果移動度
が得られ、良好な特性を達成することができる。なお、
本実施例では半導体層を形成する段階で上記実施の形態
１に示した方法により１度目のゲッタリングが行われて
いるので、ここでのリンによるゲッタリングは２度目の
ゲッタリングとなる。また、１度目のゲッタリングで十
分ゲッタリングができている場合には、特に２度目のゲ
ッタリングを行う必要はない。

【０１３１】また、本実施例では、上記活性化の前に絶
縁膜を形成した例を示したが、上記活性化を行った後、
絶縁膜を形成する工程としてもよい。

【０１３２】次いで、窒化シリコン膜からなる第１の層
間絶縁膜３５１を形成して熱処理（３００〜５５０℃で
１〜１２時間の熱処理）を行い、半導体層を水素化する
工程を行う。（図６（Ｃ））この工程は第１の層間絶縁
膜３５１に含まれる水素により半導体層のダングリング
ボンドを終端する工程である。酸化シリコン膜からなる
絶縁膜（図示しない）の存在に関係なく半導体層を水素
化することができる。ただし、本実施例では、第２の導
電層としてアルミニウムを主成分とする材料を用いてい
るので、水素化する工程において第２の導電層が耐え得
る熱処理条件とすることが重要である。水素化の他の手
段として、プラズマ水素化（プラズマにより励起された
水素を用いる）を行っても良い。

【０１３３】次いで、第１の層間絶縁膜３５１上に有機
絶縁物材料から成る第２の層間絶縁膜３７４を形成す
る。本実施例では膜厚１．６μｍのアクリル樹脂膜を形
成する。次いで、ソース配線３２７に達するコンタクト
ホールと各不純物領域に達するコンタクトホールを形成
する。本実施例では複数のエッチング処理を順次行う。
本実施例では第１の層間絶縁膜をエッチングストッパー
として第２の層間絶縁膜をエッチングした後、絶縁膜
（図示しない）をエッチングストッパーとして第１の層
間絶縁膜をエッチングしてから絶縁膜（図示しない）を
エッチングした。

【０１３４】その後、Ａｌ、Ｔｉ、Ｍｏ、Ｗなどを用い
て配線及び画素電極を形成する。これらの電極及び画素
電極の材料は、ＡｌまたはＡｇを主成分とする膜、また
はそれらの積層膜等の反射性の優れた材料を用いること
が望ましい。こうして、ソースまたはドレイン配線３５
３〜３５８、ゲート配線３６０、接続配線３５９、画素
電極３６１が形成される。

【０１３５】以上の様にして、ｎチャネル型ＴＦＴ、ｐ
チャネル型ＴＦＴ、ｎチャネル型ＴＦＴを有する駆動回
路と、ｎチャネル型ＴＦＴ、保持容量とを有する画素部
を同一基板上に形成することができる。（図７）本明細
書中ではこのような基板を便宜上アクティブマトリクス
基板と呼ぶ。本明細書中ではこのような基板を便宜上ア
クティブマトリクス基板と呼ぶ。

【０１３６】図７中において、画素部の画素ＴＦＴ（第
１のｎチャネル型ＴＦＴ）にはチャネル形成領域３７
１、ゲート電極を形成する第２の形状の導電層３２７の
外側に形成される第１の不純物領域３７２とソース領域
またはドレイン領域として機能する第３の不純物領域３
７３、３７４を有している。また、二つのチャネル形成
領域の間の領域３７７にはソース領域またはドレイン領
域と同じ濃度でリンが添加されている。また、領域３７
７の幅（チャネル長方向における幅）は、ＬＤＤ領域と
して機能する第１の不純物領域の幅（チャネル長方向に
おける幅）より狭い。

【０１３７】また、保持容量の一方の電極として機能す
る半導体層には第４の不純物領域３７６、第５の不純物
領域３７７が形成されている。保持容量は、絶縁膜（ゲ
ート絶縁膜と同一膜）を誘電体として、第２形状の電極
３２８と、半導体層３０６とで形成されている。

【０１３８】また、図８に画素の上面図の一例を示す。
図８中、鎖線Ａ−Ａ’で切断したときの断面図が図７中
の鎖線Ａ−Ａ’に相当し、図８中、鎖線Ｂ−Ｂ’で切断
したときの断面図が図７中の鎖線Ｂ−Ｂ’に相当する。
また、図８は図７と同一の符号を用いた。

【０１３９】また、図７中において、駆動回路のｎチャ
ネル型ＴＦＴ（第２のｎチャネル型ＴＦＴ）はチャネル
形成領域３６２、ゲート電極を形成する第２の形状の導
電層３２４と一部が重なる第２の不純物領域３６３とソ
ース領域またはドレイン領域として機能する第３の不純
物領域３６４を有している。ｐチャネル型ＴＦＴにはチ
ャネル形成領域３６５、ゲート電極を形成する第２の形
状の導電層３２５と一部が重なる第４不純物領域３６６
とソース領域またはドレイン領域として機能する第４の
不純物領域３６７を有している。ｎチャネル型ＴＦＴ
（第２のｎチャネル型ＴＦＴ）にはチャネル形成領域３
６８、ゲート電極を形成する第２の形状の導電層３２６
と一部が重なる第２の不純物領域３６９とソース領域ま
たはドレイン領域として機能する第３の不純物領域３７
０を有している。このようなｎチャネル型ＴＦＴ及びｐ
チャネル型ＴＦＴによりシフトレジスタ回路、バッファ
回路、レベルシフタ回路、ラッチ回路などを形成するこ
とができる。

【０１４０】［実施例２］本実施例では、実施例１のア
クティブマトリクス基板から、アクティブマトリクス型
液晶表示装置を作製する工程を以下に説明する。説明に
は図９を用いる。

【０１４１】まず、上記実施例１に従い、図１５の状態
のアクティブマトリクス基板を得た後、図１５のアクテ
ィブマトリクス基板上に配向膜を形成しラビング処理を
行う。なお、本実施例では配向膜を形成する前に、アク
リル樹脂膜等の有機樹脂膜をパターニングすることによ
って基板間隔を保持するための柱状のスペーサを所望の
位置に形成した。また、柱状のスペーサに代えて、球状
のスペーサを基板全面に散布してもよい。

【０１４２】次いで、対向基板を用意する。この対向基
板には、着色層、遮光層が各画素に対応して配置された
カラーフィルタが設けられている。また、駆動回路の部
分にも遮光層を設けた。このカラーフィルタと遮光層と
を覆う平坦化膜を設けた。次いで、平坦化膜上に透明導
電膜からなる対向電極を画素部に形成し、対向基板の全
面に配向膜を形成し、ラビング処理を施した。

【０１４３】そして、画素部と駆動回路が形成されたア
クティブマトリクス基板と対向基板とをシール材で貼り
合わせる。シール材にはフィラーが混入されていて、こ
のフィラーと柱状スペーサによって均一な間隔を持って
２枚の基板が貼り合わせられる。その後、両基板の間に
液晶材料を注入し、封止剤（図示せず）によって完全に
封止する。液晶材料には公知の液晶材料を用いれば良
い。このようにしてアクティブマトリクス型液晶表示装
置が完成する。そして、必要があれば、アクティブマト
リクス基板または対向基板を所望の形状に分断する。さ
らに、公知の技術を用いて偏光板等を適宜設けた。そし
て、公知の技術を用いてＦＰＣを貼りつけた。

【０１４４】こうして得られた液晶モジュールの構成を
図９の上面図を用いて説明する。

【０１４５】アクティブマトリクス基板８０１の中央に
は、画素部８０４が配置されている。画素部８０４の上
側には、ソース信号線を駆動するためのソース信号線駆
動回路８０２が配置されている。画素部８０４の左右に
は、ゲート信号線を駆動するためのゲート信号線駆動回
路８０３が配置されている。本実施例に示した例では、
ゲート信号線駆動回路８０３は画素部に対して左右対称
配置としているが、これは片側のみの配置でも良く、液
晶モジュールの基板サイズ等を考慮して、設計者が適宜
選択すれば良い。ただし、回路の動作信頼性や駆動効率
等を考えると、図９に示した左右対称配置が望ましい。

【０１４６】各駆動回路への信号の入力は、フレキシブ
ルプリント基板（Flexible Print Circuit：ＦＰＣ）８
０５から行われる。ＦＰＣ８０５は、基板８０１の所定
の場所まで配置された配線に達するように、層間絶縁膜
および樹脂膜にコンタクトホールを開口し、接続電極８
０９を形成した後、異方性導電膜等を介して圧着され
る。本実施例においては、接続電極はＩＴＯを用いて形
成した。

【０１４７】駆動回路、画素部の周辺には、基板外周に
沿ってシール剤８０７が塗布され、あらかじめアクティ
ブマトリクス基板上に形成されたスペーサによって一定
のギャップ（基板８０１と対向基板８０６との間隔）を
保った状態で、対向基板８０６が貼り付けられる。その
後、シール剤８０７が塗布されていない部分より液晶素
子が注入され、封止剤８０８によって密閉される。以上
の工程により、液晶モジュールが完成する。

【０１４８】また、ここでは全ての駆動回路を基板上に
形成した例を示したが、駆動回路の一部に数個のＩＣを
用いてもよい。

【０１４９】また、本実施例は、実施の形態１乃至４、
実施例１のいずれか一と自由に組み合わせることができ
る。

【０１５０】［実施例３］本実施例では、ＥＬ（Electr
o Luminescence）素子を備えた発光表示装置を作製する
例を以下に示す。

【０１５１】絶縁表面を有する基板（例えば、ガラス基
板、結晶化ガラス基板、もしくはプラスチック基板等）
に、画素部、ソース側駆動回路、及びゲート側駆動回路
を形成する。これらの画素部や駆動回路は、上記実施例
１に従えば得ることができる。また、画素部および駆動
回路部はシール材で覆われ、そのシール材は保護膜で覆
われている。さらに、接着材を用いてカバー材で封止さ
れている。熱や外力などによる変形に耐えるためカバー
材は基板と同じ材質のもの、例えばガラス基板を用いる
ことが望ましく、サンドブラスト法などにより凹部形状
（深さ３〜１０μｍ）に加工する。さらに加工して乾燥
剤が設置できる凹部（深さ５０〜２００μｍ）を形成す
ることが望ましい。また、多面取りでＥＬモジュールを
製造する場合、基板とカバー材とを貼り合わせた後、Ｃ
Ｏ₂レーザー等を用いて端面が一致するように分断して
もよい。

【０１５２】次に、断面構造について以下に説明する。
基板上に絶縁膜が設けられ、絶縁膜の上方には画素部、
ゲート側駆動回路が形成されており、画素部は電流制御
用ＴＦＴとそのドレインに電気的に接続された画素電極
を含む複数の画素により形成される。また、ゲート側駆
動回路はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを
組み合わせたＣＭＯＳ回路を用いて形成される。これら
のＴＦＴは、上記実施例１に従って作製すればよい。

【０１５３】画素電極はＥＬ素子の陽極として機能す
る。また、画素電極の両端にはバンクが形成され、画素
電極上にはＥＬ層およびＥＬ素子の陰極が形成される。

【０１５４】ＥＬ層としては、発光層、電荷輸送層また
は電荷注入層を自由に組み合わせてＥＬ層（発光及びそ
のためのキャリアの移動を行わせるための層）を形成す
れば良い。例えば、低分子系有機ＥＬ材料や高分子系有
機ＥＬ材料を用いればよい。また、ＥＬ層として一重項
励起により発光（蛍光）する発光材料（シングレット化
合物）からなる薄膜、または三重項励起により発光（リ
ン光）する発光材料（トリプレット化合物）からなる薄
膜を用いることができる。また、電荷輸送層や電荷注入
層として炭化珪素等の無機材料を用いることも可能であ
る。これらの有機ＥＬ材料や無機材料は公知の材料を用
いることができる。

【０１５５】陰極は全画素に共通の配線としても機能
し、接続配線を経由してＦＰＣに電気的に接続されてい
る。さらに、画素部及びゲート側駆動回路に含まれる素
子は全て陰極、シール材及び保護膜で覆われている。

【０１５６】なお、シール材としては、できるだけ可視
光に対して透明もしくは半透明な材料を用いるのが好ま
しい。また、シール材はできるだけ水分や酸素を透過し
ない材料であることが望ましい。

【０１５７】また、シール材を用いて発光素子を完全に
覆った後、すくなくともＤＬＣ膜等からなる保護膜をシ
ール材の表面（露呈面）に設けることが好ましい。ま
た、基板の裏面を含む全面に保護膜を設けてもよい。こ
こで、外部入力端子（ＦＰＣ）が設けられる部分に保護
膜が成膜されないように注意することが必要である。マ
スクを用いて保護膜が成膜されないようにしてもよい
し、ＣＶＤ装置でマスキングテープとして用いるテフロ
ン（登録商標）等のテープで外部入力端子部分を覆うこ
とで保護膜が成膜されないようにしてもよい。

【０１５８】以上のような構造でＥＬ素子をシール材及
び保護膜で封入することにより、ＥＬ素子を外部から完
全に遮断することができ、外部から水分や酸素等のＥＬ
層の酸化による劣化を促す物質が侵入することを防ぐこ
とができる。従って、信頼性の高い発光装置を得ること
ができる。

【０１５９】また、画素電極を陰極とし、ＥＬ層と陽極
を積層して上記構成とは逆方向に発光する構成としても
よい。

【０１６０】なお、本実施例は実施例１または実施の形
態１、実施の形態２と組み合わせることが可能である。

【０１６１】［実施例４］本実施例では、他のトップゲ
ート型ＴＦＴの例、具体的には、ゲート配線が半導体層
の下方に設けられ遮光層としたトップゲート型ＴＦＴを
備えたアクティブマトリクス基板の作製工程の例を示
す。なお、説明には画素部の一部の上面図および断面図
を示した図１０〜図１５を用いる。

【０１６２】まず、絶縁表面を有する基板４０１上に導
電膜を形成し、パターニングを施すことにより走査線４
０２を形成する。（図１０（Ａ））

【０１６３】この走査線４０２は後に形成される活性層
を光から保護する遮光層としても機能する。ここでは基
板４０１として石英基板を用い、走査線４０２としてポ
リシリコン膜（膜厚５０ｎｍ）とタングステンシリサイ
ド（Ｗ−Ｓｉ）膜（膜厚１００ｎｍ）の積層構造を用い
た。また、ポリシリコン膜はタングステンシリサイドか
ら基板への汚染を保護するものである。基板４０１には
石英基板の他に、ガラス基板、プラスチック基板を用い
ることができる。ガラス基板を用いる場合には、ガラス
歪み点よりも１０〜２０℃程度低い温度であらかじめ熱
処理しておいても良い。また、基板４０１のＴＦＴを形
成する表面に、基板４０１からの不純物拡散を防ぐため
に、酸化シリコン膜、窒化シリコン膜または酸化窒化シ
リコン膜などの絶縁膜から成る下地膜を形成するとよ
い。走査線４０２としては、導電型を付与する不純物元
素がドープされたｐｏｌｙ−ＳｉやＷＳｉ_X（Ｘ＝２．
０〜２．８）、Ａｌ、Ｔａ、Ｗ、Ｃｒ、Ｍｏ等の導電性
材料及びその積層構造を用いることができる。

【０１６４】次いで、走査線４０２を覆う絶縁膜４０３
ａ、４０３ｂを膜厚１００〜１０００ｎｍ（代表的には
３００〜５００ｎｍ）で形成する。（図１０（Ｂ））こ
こではＣＶＤ法を用いた膜厚１００ｎｍの酸化シリコン
膜とＬＰＣＶＤ法を用いた膜厚２８０ｎｍの酸化シリコ
ン膜を積層させた。

【０１６５】また、絶縁膜４０３ｂを形成した後、絶縁
膜表面を化学的及び機械的に研磨する処理（代表的には
ＣＭＰ技術）等）により平坦化してもよい。例えば、絶
縁膜表面の最大高さ（Ｒmax）が０．５μｍ以下、好ま
しくは０．３μｍ以下となるようにする。

【０１６６】次いで、非晶質半導体膜を膜厚１０〜１０
０ｎｍで形成する。ここでは膜厚６９ｎｍの非晶質シリ
コン膜（アモルファスシリコン膜）をＬＰＣＶＤ法を用
いて形成した。次いで、この非晶質半導体膜を結晶化さ
せる技術として特開平8-78329号公報記載の技術を用い
て結晶化させた。同公報記載の技術は、非晶質シリコン
膜に対して結晶化を助長する金属元素を選択的に添加
し、加熱処理を行うことで添加領域を起点として広がる
結晶質シリコン膜を形成するものである。ここでは結晶
化を助長する金属元素としてニッケルを用い、脱水素化
のための熱処理（４５０℃、１時間）の後、結晶化のた
めの熱処理（６００℃、１２時間）を行った。なお、こ
こでは、結晶化に上記公報記載の技術を用いたが特に限
定されず、公知の結晶化処理（レーザー結晶化法、熱結
晶化法等）を用いることが可能である。次いで、結晶化
率を高め、結晶粒内に残される欠陥を補修するためのレ
ーザー光（ＸｅＣｌ：波長３０８ｎｍ）の照射を行う。
レーザー光には波長４００nm以下のエキシマレーザ光
や、ＹＡＧレーザの第２高調波、第３高調波を用いる。
いずれにしても、繰り返し周波数１０〜１０００Hz程度
のパルスレーザー光を用い、当該レーザー光を光学系に
て１００〜４００mJ/cm²に集光し、９０〜９５％のオー
バーラップ率をもって照射し、シリコン膜表面を走査さ
せればよい。

【０１６７】次いで、ＴＦＴの活性層とする領域からＮ
ｉをゲッタリングする。ここでは、ゲッタリング方法と
して希ガス元素を含む半導体膜を用いて行う例を示す。
上記レーザー光の照射により形成された酸化膜に加え、
オゾン水で表面を１２０秒処理して合計１〜５ｎｍの酸
化膜からなるバリア層を形成する。次いで、バリア層上
にスパッタ法にてゲッタリングサイトとなるアルゴン元
素を含む非晶質シリコン膜を膜厚１５０ｎｍで形成す
る。本実施例のスパッタ法による成膜条件は、成膜圧力
を０．３Ｐａとし、ガス（Ａｒ）流量を５０（sccm）と
し、成膜パワーを３ｋＷとし、基板温度を１５０℃とす
る。なお、上記条件での非晶質シリコン膜に含まれるア
ルゴン元素の原子濃度は、３×１０²⁰／ｃｍ³〜６×１
０²⁰／ｃｍ³、酸素の原子濃度は１×１０¹⁹／ｃｍ³〜３
×１０¹⁹／ｃｍ³である。その後、ランプアニール装置
を用いて６５０℃、３分の熱処理を行いゲッタリングす
る。なお、ランプアニール装置の代わりに電気炉を用い
てもよい。

【０１６８】次いで、バリア層をエッチングストッパー
として、ゲッタリングサイトであるアルゴン元素を含む
非晶質シリコン膜を選択的に除去した後、バリア層を希
フッ酸で選択的に除去する。なお、ゲッタリングの際、
ニッケルは酸素濃度の高い領域に移動しやすい傾向があ
るため、酸化膜からなるバリア層をゲッタリング後に除
去することが望ましい。

【０１６９】次いで、得られた結晶構造を有するシリコ
ン膜（ポリシリコン膜とも呼ばれる）の表面にオゾン水
で薄い酸化膜を形成した後、レジストからなるマスクを
形成し、所望の形状にエッチング処理して島状に分離さ
れた半導体層４０４を形成する。半導体層４０４を形成
した後、レジストからなるマスクを除去する。（図１０
（Ｃ１））なお、半導体層４０４を形成した後の画素上
面図を図１０（Ｃ２）に示す。図１０（Ｃ２）におい
て、点線Ａ−Ａ’で切断した断面図が図１０（Ｃ１）に
相当する。

【０１７０】また、半導体層を形成した後、ＴＦＴのし
きい値（Ｖｔｈ）を制御するためにｐ型あるいはｎ型を
付与する不純物元素を添加してもよい。なお、半導体に
対してｐ型を付与する不純物元素には、ボロン（Ｂ）、
アルミニウム（Ａｌ）、ガリウム（Ｇａ）など周期律第
１３族元素が知られている。なお、半導体に対してｎ型
を付与する不純物元素としては周期律１５族に属する元
素、典型的にはリン（Ｐ）または砒素（Ａｓ）が知られ
ている。

【０１７１】次いで、保持容量を形成するため、マスク
４０５を形成して半導体層の一部（保持容量とする領
域）４０６にリンをドーピングする。（図１１（Ａ））

【０１７２】次いで、マスク４０５を除去し、半導体層
を覆う絶縁膜を形成した後、マスク４０７を形成して保
持容量とする領域４０６上の絶縁膜を除去する。（図１
１（Ｂ））

【０１７３】次いで、マスク４０７を除去し、熱酸化を
行って絶縁膜（ゲート絶縁膜）４０８ａを形成する。こ
の熱酸化によって最終的なゲート絶縁膜の膜厚は８０ｎ
ｍとなった。なお、保持容量とする領域上に他の領域よ
り薄い絶縁膜４０８ｂを形成した。（図１１（Ｃ１））
ここでの画素上面図を図１１（Ｃ２）に示す。図１１
（Ｃ２）において、点線Ｂ−Ｂ’で切断した断面図が図
１１（Ｃ１）に相当する。

【０１７４】次いで、ＴＦＴのチャネル領域となる領域
にｐ型またはｎ型の不純物元素を低濃度に添加するチャ
ネルドープ工程を全面または選択的に行った。このチャ
ネルドープ工程は、ＴＦＴしきい値電圧を制御するため
の工程である。なお、ここではジボラン（Ｂ₂Ｈ₆）を質
量分離しないでプラズマ励起したイオンドープ法でボロ
ンを添加した。もちろん、質量分離を行うイオンインプ
ランテーション法を用いてもよい。

【０１７５】次いで、絶縁膜４０８ａ、及び絶縁膜４０
３ａ、４０３ｂ上にマスク４０９を形成し、走査線４０
２に達するコンタクトホールを形成する。（図１２
（Ａ））そして、コンタクトホールの形成後、マスクを
除去する。

【０１７６】次いで、導電膜を形成し、パターニングを
行ってゲート電極４１０および容量配線４１１を形成す
る。（図１２（Ｂ））ここでは、リンがドープされたシ
リコン膜（膜厚１５０ｎｍ）とタングステンシリサイド
（膜厚１５０ｎｍ）との積層構造を用いた。本実施例で
はダブルゲート構造とし、互いに隣り合うゲート電極の
間隔ｄ１＝１μｍとする。なお、保持容量は、絶縁膜４
０８ｂを誘電体とし、容量配線４１１と半導体層の一部
４０６とで構成されている。

【０１７７】次いで、ゲート電極４１０および容量配線
４１１をマスクとして自己整合的にリンを低濃度に添加
する。（図１２（Ｃ１））ここでの画素上面図を図１２
（Ｃ２）に示す。図１２（Ｃ２）において、点線Ｃ１−
Ｃ１’で切断した断面図と、点線Ｃ２−Ｃ２’で切断し
た断面図が図１２（Ｃ１）に相当する。この低濃度に添
加された領域のリンの濃度が、１×１０¹⁶〜５×１０¹⁸
ａｔｏｍｓ／ｃｍ³、代表的には３×１０¹⁷〜３×１０
¹⁸ａｔｏｍｓ／ｃｍ³となるように調整する。

【０１７８】次いで、マスク４１２を形成してリンを高
濃度に添加し、ソース領域またはドレイン領域となる高
濃度不純物領域４１３を形成する。（図１３（Ａ））こ
の高濃度不純物領域のリンの濃度が１×１０²⁰〜１×１
０²¹ａｔｏｍｓ／ｃｍ³（代表的には２×１０²⁰〜５×
１０²⁰ａｔｏｍｓ／ｃｍ³）となるように調整する。な
お、半導体層４０４のうち、ゲート電極４１０と重なる
領域はチャネル形成領域４１４となり、マスク４１２で
覆われた領域は低濃度不純物領域４１５となりＬＤＤ領
域として機能する。本実施例の画素部のＴＦＴにおいて
は、互いに隣り合うゲート電極の間にはマスク４１２を
設けず、２つのチャネル形成領域の間には高濃度不純物
領域（チャネル長方向の幅１μｍ）のみを自己整合的に
形成する。このマスク４１２により低濃度不純物領域の
幅ｄ２＝１．３〜１．５μｍとし、互いに隣り合うゲー
ト電極の間隔ｄ１＝１μｍとする。ただし、ｄ１＜ｄ２
であれば、これらの数値に限定されないことは言うまで
もない。なお、本実施例では同一基板上に画素部のＴＦ
Ｔと駆動回路のＴＦＴが形成されるが、駆動回路のＴＦ
Ｔは、チャネル形成領域の両側に低濃度不純物領域を設
けてもよいし、片側に低濃度不純物領域を設けてもよい
し、両側に低濃度不純物領域を設けなくてもよく、実施
者が適宜マスクを設計すればよい。そして、不純物元素
の添加後、マスク４１２を除去する。

【０１７９】次いで、ここでは図示しないが、画素と同
一基板上に形成される駆動回路に用いるｐチャネル型Ｔ
ＦＴを形成するために、マスクでｎチャネル型ＴＦＴと
なる領域を覆い、ボロンを添加してソース領域またはド
レイン領域を形成する。

【０１８０】次いで、マスク４１２を除去した後、ゲー
ト電極４１０および容量配線４１１を覆うパッシベーシ
ョン膜４１６を形成する。ここでは、酸化シリコン膜を
７０ｎｍの膜厚で形成した。次いで、半導体層にそれぞ
れの濃度で添加されたｎ型またはｐ型不純物元素を活性
化するための熱処理工程を行う。ここでは８５０℃、３
０分の加熱処理を行った。

【０１８１】次いで、有機樹脂材料からなる層間絶縁膜
４１７を形成する。ここでは膜厚４００ｎｍのアクリル
樹脂膜を用いた。次いで、半導体層に達するコンタクト
ホールを形成した後、ドレイン電極４１８及びソース配
線４１９を形成する。本実施例ではドレイン電極４１８
及びソース配線４１９を、Ｔｉ膜を１００ｎｍ、Ｔｉを
含むアルミニウム膜を３００ｎｍ、Ｔｉ膜１５０ｎｍを
スパッタ法で連続して形成した３層構造の積層膜とし
た。（図１３（Ｂ１））図１３（Ｂ１）に示すように、
ソース配線４１９とドレイン電極４１８とで半導体層へ
の光を遮光する。このソース配線４１９とドレイン電極
４１８とで後に形成する遮光層の端部で回折した光を遮
断する。なお、図１３（Ｂ２）において点線Ｄ−Ｄ’で
切断した断面図が図１３（Ｂ１）に相当する。

【０１８２】次いで、水素化処理をおこなった後、アク
リルからなる層間絶縁膜４２０を形成する。次いで、層
間絶縁膜４２０上に遮光性を有する導電膜１００ｎｍを
成膜し、遮光層４２１を形成する。（図１４（Ａ））図
１４（Ａ）において、点線Ｅ−Ｅ’で切断した断面図が
図１４（Ｂ）に相当する。

【０１８３】次いで、層間絶縁膜４２２を形成する。次
いで、ドレイン電極４１８に達するコンタクトホール形
成する。次いで、１００ｎｍの透明導電膜（ここでは酸
化インジウム・スズ（ＩＴＯ）膜）を形成した後、パタ
ーニングして画素電極４２３、４２４を形成する。（図
１５（Ａ））図１５（Ａ）において、点線Ｆ−Ｆ’で切
断した断面図が図１５（Ｂ）に相当する。

【０１８４】こうして画素部には、表示領域（画素サイ
ズ２３μｍ×２３μｍ）の面積（開口率７４．５％）を
確保しつつ、ｎチャネル型ＴＦＴでなる画素ＴＦＴが形
成され、十分な保持容量（５５．２ｆＦ）を得ることが
できる。

【０１８５】以上の様にして、ダブルゲート構造を有す
るｎチャネル型ＴＦＴ、及び保持容量を有する画素部
と、ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴを有す
る駆動回路と、を同一基板上に形成することができる。
本明細書中ではこのような基板を便宜上アクティブマト
リクス基板と呼ぶ。

【０１８６】また、こうして得られた画素ＴＦＴのオフ
電流は小さく、画素部のＴＦＴとして適している。ま
た、ＴＦＴの特性の変動が小さい。

【０１８７】なお、本実施例は一例であって本実施例の
工程に限定されないことはいうまでもない。例えば、各
導電膜としては、タンタル（Ｔａ）、チタン（Ｔｉ）、
モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃ
ｒ）、シリコン（Ｓｉ）から選ばれた元素、または前記
元素を組み合わせた合金膜（代表的には、Ｍｏ―Ｗ合
金、Ｍｏ―Ｔａ合金）を用いることができる。また、各
絶縁膜としては、酸化シリコン膜や窒化シリコン膜や酸
化窒化シリコン膜や有機樹脂材料（ポリイミド、アクリ
ル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシ
クロブテン）等）膜を用いることができる。

【０１８８】また、本実施例では、画素電極に透明導電
膜を用いて透過型表示装置用のアクティブマトリクス基
板を作製する例を示したが、画素電極に反射性を有する
材料膜を用いて反射型表示装置用のアクティブマトリク
ス基板を作製してもよい。

【０１８９】なお、本実施例は実施の形態１、実施の形
態２、実施の形態３、実施の形態４、または実施例２と
組み合わせることが可能である。

【０１９０】［実施例５］上記実施の形態１または上記
実施の形態２においては、高濃度不純物領域とソース領
域（またはドレイン領域）とが同じ不純物濃度である例
を示したが、本実施例では高濃度不純物領域とソース領
域（またはドレイン領域）との濃度を異ならせる例を図
１６および図１７に示す。

【０１９１】図１６中、５００は基板、５０１、５０２
はチャネル形成領域、５０３、５０５はソース領域また
はドレイン領域、５０４は高濃度不純物領域、５０６、
５０７は低濃度不純物領域（ＬＤＤ領域）、５０８はゲ
ート絶縁膜、５０９はゲート電極、５１０は層間絶縁
膜、５１１、５１２はソース電極またはドレイン電極で
ある。

【０１９２】本実施例は、ドーピング工程を一つ増やし
て高濃度不純物領域５０４に含まれる不純物濃度をソー
ス領域またはドレイン領域５０３、５０５よりも高くす
る。また、二つのチャネル形成領域に挟まれた領域５０
４がソース領域またはドレイン領域５０３、５０５より
も高濃度であるので、ＴＦＴがオン状態の半導体層全体
の抵抗を低減しつつ、何らかの理由でＴＦＴに光が入射
した場合の光感度を低減する。

【０１９３】なお、実施の形態１と同様に、二つのチャ
ネル形成領域５０１、５０２に挟まれた領域を高濃度不
純物領域５０４のみとすることを特徴としている。ま
た、実施の形態１と同様に、互いに隣り合うゲート電極
５０９の間隔ｄ１、即ち、高濃度不純物領域のチャネル
長方向の幅を低濃度不純物領域５０６、５０７の幅ｄ２
より短く設計することによって二つのチャネル形成領域
の間隔を縮小することができ、一つの画素に対するＴＦ
Ｔの占める面積を縮小することができる。

【０１９４】また、また、図１６に示すＴＦＴ構成にお
いて、実施の形態２のように、互いに隣り合うゲート電
極の間隔ｄ１、即ち、高濃度不純物領域のチャネル長方
向の幅を低濃度不純物領域の幅ｄ２と同じ長さに設計し
ても効果が得られる。

【０１９５】図１７中、６００は基板、６０１、６０２
はチャネル形成領域、６０３、６０５はソース領域また
はドレイン領域、６０４は高濃度不純物領域、６０６、
６０７は低濃度不純物領域（ＬＤＤ領域）、６０８はゲ
ート絶縁膜、６０９はゲート電極、６１０は層間絶縁
膜、６１１、６１２はソース電極またはドレイン電極で
ある。

【０１９６】本実施例は、ドーピング工程を一つ増やし
て高濃度不純物領域６０４に含まれる不純物濃度を低濃
度不純物領域６０６，６０７より高くし、ソース領域ま
たはドレイン領域６０３、６０５よりも低くする。

【０１９７】なお、実施の形態１と同様に、二つのチャ
ネル形成領域６０１、６０２に挟まれた領域を高濃度不
純物領域６０４のみとすることを特徴としている。ま
た、実施の形態１と同様に、互いに隣り合うゲート電極
６０９の間隔ｄ１、即ち、高濃度不純物領域のチャネル
長方向の幅を低濃度不純物領域６０６、６０７の幅ｄ２
より短く設計することによって二つのチャネル形成領域
の間隔を縮小することができ、一つの画素に対するＴＦ
Ｔの占める面積を縮小することができる。

【０１９８】また、図１７に示すＴＦＴ構成において
も、実施の形態２のように、互いに隣り合うゲート電極
の間隔ｄ１、即ち、高濃度不純物領域のチャネル長方向
の幅を低濃度不純物領域の幅ｄ２と同じ長さに設計して
も効果が得られる。

【０１９９】なお、本実施例は、実施の形態１乃至４、
実施例１乃至４のいずれか一と自由に組み合わせること
が可能である。ただし、組み合わせる場合には二つのチ
ャネル形成領域の間に不純物元素を添加するためのドー
ピング工程を追加することが必要である。

【０２００】［実施例６］本発明を実施して形成された
ＴＦＴは様々なモジュール（アクティブマトリクス型液
晶モジュール、アクティブマトリクス型ＥＬモジュー
ル、アクティブマトリクス型ＥＣモジュール）に用いる
ことができる。即ち、それらを表示部に組み込んだ電子
機器全てに本発明を実施できる。

【０２０１】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、ヘッドマウントディスプレイ（ゴ
ーグル型ディスプレイ）、カーナビゲーション、プロジ
ェクタ、カーステレオ、パーソナルコンピュータ、携帯
情報端末（モバイルコンピュータ、携帯電話または電子
書籍等）などが挙げられる。それらの一例を図１８〜図
２０に示す。

【０２０２】図１８（Ａ）はパーソナルコンピュータで
あり、本体２００１、画像入力部２００２、表示部２０
０３、キーボード２００４等を含む。本発明を表示部２
００３に適用することができる。

【０２０３】図１８（Ｂ）はビデオカメラであり、本体
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６等を含む。本発明を表示部２１０２に適用することが
できる。

【０２０４】図１８（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示部２２０５等を含む。本発明は表示部２２０５に適用
できる。

【０２０５】図１８（Ｄ）はゴーグル型ディスプレイで
あり、本体２３０１、表示部２３０２、アーム部２３０
３等を含む。本発明は表示部２３０２に適用することが
できる。

【０２０６】図１８（Ｅ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示部２４０２、スピーカ部２４０
３、記録媒体２４０４、操作スイッチ２４０５等を含
む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄ
ｉｇｔｉａｌＶｅｒｓａｔｉｌｅＤｉｓｃ）、ＣＤ
等を用い、音楽鑑賞や映画鑑賞やゲームやインターネッ
トを行うことができる。本発明は表示部２４０２に適用
することができる。

【０２０７】図１８（Ｆ）はデジタルカメラであり、本
体２５０１、表示部２５０２、接眼部２５０３、操作ス
イッチ２５０４、受像部（図示しない）等を含む。本発
明を表示部２５０２に適用することができる。

【０２０８】図１９（Ａ）はフロント型プロジェクター
であり、投射装置２６０１、スクリーン２６０２等を含
む。本発明は投射装置２６０１の一部を構成する液晶モ
ジュール２８０８に適用することができる。

【０２０９】図１９（Ｂ）はリア型プロジェクターであ
り、本体２７０１、投射装置２７０２、ミラー２７０
３、スクリーン２７０４等を含む。本発明は投射装置２
７０２の一部を構成する液晶モジュール２８０８に適用
することができる。

【０２１０】なお、図１９（Ｃ）は、図１９（Ａ）及び
図１９（Ｂ）中における投射装置２６０１、２７０２の
構造の一例を示した図である。投射装置２６０１、２７
０２は、光源光学系２８０１、ミラー２８０２、２８０
４〜２８０６、ダイクロイックミラー２８０３、プリズ
ム２８０７、液晶モジュール２８０８、位相差板２８０
９、投射光学系２８１０で構成される。投射光学系２８
１０は、投射レンズを含む光学系で構成される。本実施
例は三板式の例を示したが、特に限定されず、例えば単
板式であってもよい。また、図１９（Ｃ）中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機
能を有するフィルムや、位相差を調節するためのフィル
ム、ＩＲフィルム等の光学系を設けてもよい。

【０２１１】また、図１９（Ｄ）は、図１９（Ｃ）中に
おける光源光学系２８０１の構造の一例を示した図であ
る。本実施例では、光源光学系２８０１は、リフレクタ
ー２８１１、光源２８１２、レンズアレイ２８１３、２
８１４、偏光変換素子２８１５、集光レンズ２８１６で
構成される。なお、図１９（Ｄ）に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、ＩＲフィルム等の光
学系を設けてもよい。

【０２１２】ただし、図１９に示したプロジェクターに
おいては、透過型の電気光学装置を用いた場合を示して
おり、反射型の電気光学装置及びＥＬモジュールでの適
用例は図示していない。

【０２１３】図２０（Ａ）は携帯電話であり、本体２９
０１、音声出力部２９０２、音声入力部２９０３、表示
部２９０４、操作スイッチ２９０５、アンテナ２９０
６、画像入力部（ＣＣＤ、イメージセンサ等）２９０７
等を含む。本発明を表示部２９０４に適用することがで
きる。

【０２１４】図２０（Ｂ）は携帯書籍（電子書籍）であ
り、本体３００１、表示部３００２、３００３、記憶媒
体３００４、操作スイッチ３００５、アンテナ３００６
等を含む。本発明は表示部３００２、３００３に適用す
ることができる。

【０２１５】図２０（Ｃ）はディスプレイであり、本体
３１０１、支持台３１０２、表示部３１０３等を含む。
本発明は表示部３１０３に適用することができる。ちな
みに図２０（Ｃ）に示すディスプレイは中小型または大
型のもの、例えば５〜２０インチの画面サイズのもので
ある。また、このようなサイズの表示部を形成するため
には、基板の一辺が１ｍのものを用い、多面取りを行っ
て量産することが好ましい。

【０２１６】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電子機器の作製方法に適用すること
が可能である。また、本実施例の電子機器は実施の形態
１、実施の形態２、実施の形態３、実施の形態４、実施
例１、実施例２、実施例３、実施例４、実施例５のう
ち、いずれか一とどのような組み合わせからなる構成を
用いても実現することができる。

【０２１７】［実施例７］本実施例では、実施例４と一
部異なるアクティブマトリクス基板の作製工程の例を示
す。途中の工程までは実施例４と同じであるので、ここ
では簡略化のため詳細な説明を省略する。

【０２１８】実施例４に従って、半導体層にそれぞれの
濃度でｎ型またはｐ型不純物元素を添加した後、ゲート
電極および容量配線を覆う第３絶縁層を形成する。ここ
では、酸化シリコン膜を７０nmの膜厚で形成する。次い
で、半導体層にそれぞれの濃度で添加されたｎ型または
ｐ型不純物元素を活性化するための熱処理工程を行う。
ここでは８５０℃、３０分の加熱処理を行う。

【０２１９】そして、第２遮光層１４１７、１４１８を
形成する。第２遮光層はＷ、Ｔａ又はＴｉで１００〜１
５０nmの厚さで形成する。遮光性をもたせるためにはこ
の程度の厚さで十分であり、エッチング時に下地の絶縁
膜との選択性を考慮してこの厚さとしている。つまり、
遮光層が厚い場合は、エッチング時に余裕をも見越して
オーバーエッチングをかける必要があるが、その場合早
くエッチングが進む場所は下地の絶縁膜が薄くなってし
まい好ましくない。また、第２遮光層は、絶縁膜に形成
された開口部において、半導体層の高濃度不純物領域と
コンタクトを形成している。

【０２２０】次いで、水素化処理をおこなった後、有機
樹脂材料からなる第４絶縁層１４１９を形成する。ここ
では膜厚４００nmのアクリル樹脂膜を用いる。次いで、
第２遮光層１４１７、１４１８に達するコンタクトホー
ルを形成した後、ソース又はドレイン配線１４２０、１
４２１を形成する。本実施例ではこれらを、Ｔｉ膜を１
００nm、Ｔｉを含むアルミニウム膜を３００nm、Ｔｉ膜
１５０nmをスパッタ法で連続して形成した３層構造の積
層膜としている。

【０２２１】次いで、図２２（Ａ）で示すようにアクリ
ルからなる第５絶縁層１４２２を形成する。第５絶縁層
１４２２上にＷ、Ｔａ、Ｔｉなどの導電層を１００nmの
厚さに成膜し、第３遮光層１４２３を形成する。さらに
第６絶縁層１４２４を形成する。次いで、ドレイン電極
に達するコンタクトホール形成する。１００nmの透明導
電膜（ここでは酸化インジウム・スズ（ＩＴＯ）膜）を
形成した後、パターニングして画素電極１４２５を形成
する。図２２（Ｂ）において、点線Ｆ−Ｆ’で切断した
断面図が図２２（Ａ）に相当する。

【０２２２】こうして画素部には、表示領域（画素サイ
ズ２３μm×２３μm）の面積（開口率７４．５％）を確
保しつつ、ｎチャネル型ＴＦＴが形成され、十分な保持
容量（５５．２ｆF）を得ることができる。

【０２２３】また、本実施例では、画素電極に透明導電
膜を用いて透過型表示装置用のアクティブマトリクス基
板を作製する例を示したが、画素電極に反射性を有する
材料膜を用いて反射型表示装置用のアクティブマトリク
ス基板を作製してもよい。

【０２２４】また、本実施例は、実施の形態１、実施の
形態２、実施の形態３、実施の形態４、実施例１、実施
例２、実施例３、実施例４、実施例５、実施例６のう
ち、いずれか一と自由に組み合わせることができる。

【０２２５】［実施例８］本実施例では、実施の形態４
に従ってアクティブマトリクス基板を形成する作製工程
を示す。

【０２２６】まず、実施の形態４と同様に絶縁表面を有
する基板上に導電膜を形成し、パタ−ニングを施すこと
により第１遮光層を形成する。この第１遮光層はパタ−
ン形成され、走査線を兼ねている。

【０２２７】この第１遮光層は後に形成される活性層を
光から保護する遮光層として機能する。ここでは基板と
して石英基板を用い、第１遮光層としてポリシリコン膜
(膜厚５０nm)とタングステンシリサイド(Ｗ−Ｓｉ)膜
(膜厚１００nm)の積層構造を用いた。また、ポリシリコ
ン膜はタングステンシリサイドから基板への汚染を保護
するものである。基板には石英基板の他に、ガラス基
板、プラスチック基板を用いることができる。ガラス基
板を用いる場合には、ガラス歪み点よりも１０〜２０℃
程度低い温度であらかじめ熱処理しておいても良い。ま
た、基板のＴＦＴを形成する表面に、基板からの不純物
拡散を防ぐために、酸化珪素膜、窒化珪素膜または酸窒
化珪素膜などの絶縁膜から成る下地膜を形成するとよ
い。第1遮光膜としては、導電型を付与する不純物元素
がド−プされた多結晶珪素やＷＳｉx（x＝２．０〜２．
８）、Ａｌ、Ｔａ、Ｗ、Ｃｒ、Ｍｏ等の導電性材料及び
その積層構造を用いることができる。

【０２２８】次いで、第1遮光層を覆う絶縁膜(第１絶縁
層)を膜厚１００〜１０００nm(代表的には３００〜５０
０nm)で形成する。ここではＣＶＤ法を用いた膜厚１０
０nmの酸化珪素膜とＬＰＣＶＤ法を用いた膜厚２８０nm
の酸化珪素膜を積層させる。

【０２２９】また、絶縁膜を形成した後、絶縁表面を化
学的及び機械的に研磨する処理(代表的にはＣＭＰ技術)
等により平坦化しても良い。例えば、絶縁膜表面の最大
高さ(Rmax)が０．５μm以下、好ましくは０．３μm以下
となるようにする。

【０２３０】次いで、第１非晶質半導体膜を膜厚１０〜
１００nmで形成する。ここでは膜厚６９nmの非晶質珪素
（(アモルファスシリコン膜)はＬＰＣＶＤ法を用いて形
成する。他の手段として非晶質珪素膜はスパッタ法、プ
ラズマＣＶＤ法等により成膜することも可能である。次
いで、この第１非晶質半導体層を結晶化させる技術とし
て特開平８−７８３２９号公報記載の技術を用いて結晶
化さ第１結晶性半導体膜を形成する。この結晶化法は、
非晶質珪素膜に対して結晶化を助長する金属元素を選択
的に添加し、加熱処理を行うことで添加領域を起点とし
て広がる結晶性半導体膜を形成するものである。ここで
は結晶化を助長する金属元素としてニッケルを用い、脱
水素化のための熱処理（４５０℃、１時間）の後、結晶
化のための熱処理（６００℃、８時間）を行う。勿論、
結晶化に際しては上記公報記載の技術に限定されるもの
ではなく、公知の結晶化処理を用いることが可能であ
る。

【０２３１】次いで、ＴＦＴの活性層とする領域からニ
ッケルをゲッタリングする。ここでは、ゲッタリング方
法として希ガスを含む非晶質半導体膜を用いて行う例を
示す。上記レ−ザ−光の照射により形成された酸化膜に
加え、オゾン水で表面を１２０秒処理して合計１〜５nm
の酸化膜からなるバリア層を形成する。次いで、バリア
層上にスパッタ法にてゲッタリングサイトとなるアルゴ
ン元素を含む非晶質珪素膜を膜厚１５０nmで形成する。
本実施例のスパッタ法による成膜条件は、成膜圧力を
０．３Paとし、ガス(Ａｒ)流量を５０(sccm)とし、成膜
パワ−を３kWとし、基板温度を１５０℃とする。なお、
上記条件での非晶質珪素膜に含まれるアルゴン元素の原
子濃度は、３×１０²⁰/cm³〜６×１０²⁰/cm³、酸素の原
子濃度は１×１０¹⁹/cm³〜３×１０¹⁹/cm³である。その
後、ランプアニ−ル装置を用いて６５０℃、３分の熱処
理を行いゲッタリングする。なお、ランプアニ−ル装置
の代わりに電気炉を用いてもよい。

【０２３２】次いでバリア層を含むエッチングストッパ
−として、ゲッタリングサイトであるアルゴン元素を含
む非晶質珪素膜を選択的に除去した後、バリア層を希フ
ッ酸で選択的に除去する。なお、ゲッタリングの際、ニ
ッケルは酸素濃度の高い領域に移動しやすい傾向がある
ため、酸化膜からなるバリア層をゲッタリング後に除去
することが望ましい。

【０２３３】次にゲッタリング処理が終了した第１結晶
性半導体膜上に第２非晶質珪素膜を１０〜２００nmで形
成する。第２非晶質珪素膜は連続発振レーザー光を照射
して結晶化を行う。レーザー照射による結晶化された膜
は第２結晶性半導体膜とする。

【０２３４】例えば、第１結晶性半導体膜を用いてＴＦ
Ｔを作製すると、移動度は３００cm²/Vs程度であるが、
第２結晶性半導体膜を用いてＴＦＴを作製すると移動度
は５００〜６００cm²/Vs程度と著しく向上する。

【０２３５】また、第１結晶性半導体膜があることで第
２非晶質珪素膜をレーザー照射する際の保護膜となり下
地膜との応力緩和の効果がある。

【０２３６】第１結晶性半導体膜と第２結晶性半導体膜
の積層構造で形成される活性層は、その表面にオゾン水
で薄い酸化膜を形成した後、レジストからなるマスクを
形成し、所望の形状にエッチング処理して島状に分離さ
れた活性層形成する。活性層を形成した後、レジストか
らなるマスクを除去する。

【０２３７】以降の工程は実施例１に従って、ＴＦＴを
形成し、アクティブマトリクス基板を完成させればよ
い。

【０２３８】また、本実施例は、実施の形態１、実施の
形態２、実施の形態３、実施の形態４、実施例１、実施
例２、実施例３、実施例４、実施例５、実施例６、実施
例７のうち、いずれか一と自由に組み合わせることがで
きる。

【０２３９】［実施例９］本実施例では、実施例８と異
なる方法で第１非晶質半導体膜の結晶化を行った例につ
いて説明する。

【０２４０】実施例８に従って、下地絶縁膜上に第１の
非晶質珪素膜を成膜する。そして、６００℃の窒素雰囲
気で２４時間熱処理を行った。また、ＬＰＣＶＤ法で直
接成膜することもできる。本実施例で形成した結晶性半
導体膜は実施例８で形成した結晶性半導体膜と比べ、結
晶の粒径は小さいことが特徴的である。

【０２４１】続いて、結晶性半導体膜上に第２の非晶質
珪素膜を１０〜２００nmで形成する。第２の非晶質珪素
膜は連続発振のレーザー光を用いて結晶化を行う。レー
ザー照射による結晶化された膜は第２結晶性半導体膜と
する。本実施例で得られた結晶性半導体膜は実施例８の
第２結晶性半導体膜と同様な特性をもつ。こうして高い
電気特性をもったＴＦＴを形成する結晶性半導体膜を形
成することができる。

【０２４２】また、本実施例は、実施の形態１、実施の
形態２、実施の形態３、実施の形態４、実施例１、実施
例２、実施例３、実施例４、実施例５、実施例６、実施
例７のうち、いずれか一と自由に組み合わせることがで
きる。

【０２４３】

【発明の効果】本発明により、一つの画素に占めるＴＦ
Ｔの面積を縮小して画素の開口率を向上させることがで
きる。また、本発明により、さまざまな要因（自然光、
多重反射、回折光、光源からの光、戻り光等）によりＴ
ＦＴに入射する光に対してＴＦＴ特性劣化を抑えること
ができる。また、本発明により、液晶表示装置の高精細
化(画素数の増大)及び小型化に伴う各表示画素ピッチの
微細化を進めることができる。

【図面の簡単な説明】

【図１】本発明の断面図及び上面図。（実施の形態
１）

【図２】本発明の断面図及び上面図。（実施の形態
２）

【図３】オン電流値の確率分布を示すグラフ。

【図４】オフ電流値の確率分布を示すグラフ。

【図５】アクティブマトリクス基板の作製工程を示
す図。

【図６】アクティブマトリクス基板の作製工程を示
す図。

【図７】アクティブマトリクス基板の作製工程を示
す図。

【図８】画素の上面図を示す図。

【図９】液晶モジュールの外観を示す図。

【図１０】アクティブマトリクス基板の作製工程を示
す図。

【図１１】アクティブマトリクス基板の作製工程を示
す図。

【図１２】アクティブマトリクス基板の作製工程を示
す図。

【図１３】アクティブマトリクス基板の作製工程を示
す図。

【図１４】アクティブマトリクス基板の作製工程を示
す図。

【図１５】アクティブマトリクス基板の作製工程を示
す図。

【図１６】本発明の断面図を示す図。（実施例５）

【図１７】本発明の断面図を示す図。（実施例５）

【図１８】電子機器の一例を示す図。

【図１９】電子機器の一例を示す図。

【図２０】電子機器の一例を示す図。

【図２１】実施の形態３の薄膜トランジスタ及び画素
構造の断面図。

【図２２】アクティブマトリクス基板の作製工程を示
す図。（実施例７）

【図２３】本発明の構造におけるＬＤＤ領域の電界強
度分布をシミュレーションにより求めた結果を示すデー
タ。

【図２４】従来の構造におけるＬＤＤ領域の電界強度
分布をシミュレーションにより求めた結果を示すデー
タ。

【図２５】本発明の構造と従来の構造のＴＦＴの静特
性を示すグラフ。

【図２６】実施の形態４の薄膜トランジスタ及び画素
構造の断面図。

【図２７】従来例を示す図。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ６１７Ｎ５Ｇ４３５Ｈ０５Ｂ 33/14 ６１６Ａ６１２Ｂ６１９Ｂ６２７ＧＦターム(参考） 2H092 GA59 JA25 JA29 JA38 JA46 JB13 JB23 JB32 JB38 JB42 JB51 JB56 JB63 JB69 KA04 MA05 MA07 MA12 MA35 MA37 NA22 NA25 NA27 NA29 3K007 AB03 AB11 AB17 DB03 GA00 5C094 AA22 AA25 BA03 BA27 BA43 CA19 DA09 DA13 DA15 EA04 ED15 FA02 FB14 FB15 HA08 JA01 JA08 5F052 AA02 AA17 BB01 BB02 BB05 BB06 BB07 DA02 DB02 DB03 DB07 EA16 FA06 FA19 JA01 JA04 5F110 AA09 AA21 AA30 BB02 BB04 BB10 CC02 DD01 DD02 DD03 DD05 DD13 DD14 DD15 DD17 DD25 EE01 EE02 EE04 EE05 EE06 EE09 EE14 EE15 EE23 EE28 EE37 FF02 FF04 FF23 FF30 GG02 GG13 GG19 GG25 GG28 GG32 GG36 GG43 GG45 GG47 GG51 GG52 HJ01 HJ04 HJ12 HJ13 HJ23 HL02 HL03 HL04 HL06 HL08 HL11 HL12 HL23 HM13 HM15 NN03 NN04 NN22 NN23 NN24 NN27 NN35 NN42 NN44 NN45 NN46 NN47 NN48 NN73 PP01 PP02 PP03 PP04 PP05 PP10 PP13 PP29 PP34 PP35 QQ04 QQ11 QQ19 QQ23 QQ25 QQ28 5G435 AA16 BB05 BB12 CC09 EE37 FF13 HH13 HH14 KK05 LL06 LL07 LL08

Claims

【特許請求の範囲】

【請求項１】絶縁表面上に形成された半導体層と、該半
導体層上に形成された絶縁膜と、該絶縁膜上に形成され
た複数のゲート電極とを含むＴＦＴを備えた半導体装置
であって、前記半導体層は、前記絶縁膜を間に挟んでゲート電極と
重なる複数のチャネル形成領域と、ソース領域またはド
レイン領域と、前記チャネル形成領域と前記ソース領域
または前記ドレイン領域との間に低濃度不純物領域とを
有し、前記複数のゲート電極のうち、互いに隣り合う二つのゲ
ート電極の間隔は、前記低濃度不純物領域の幅より短い
ことを特徴とする半導体装置。
【請求項２】絶縁表面上に形成された半導体層と、該半
導体層上に形成された絶縁膜と、該絶縁膜上に形成され
た複数のゲート電極とを含むＴＦＴを備えた半導体装置
であって、前記半導体層は、前記絶縁膜を間に挟んでゲート電極と
重なる複数のチャネル形成領域と、ソース領域またはド
レイン領域と、前記複数のチャネル形成領域と隣接する
高濃度不純物領域と、前記チャネル形成領域と前記ソー
ス領域または前記ドレイン領域との間に低濃度不純物領
域とを有し、前記複数のゲート電極のうち、互いに隣り合う二つのゲ
ート電極の間隔は、前記半導体層の低濃度不純物領域の
幅より短いことを特徴とする半導体装置。
【請求項３】請求項２において、前記高濃度不純物領域
は、前記ソース領域または前記ドレイン領域と同じ不純
物濃度であることを特徴とする半導体装置。
【請求項４】請求項２において、前記高濃度不純物領域
は、前記ソース領域または前記ドレイン領域よりも不純
物濃度が高いことを特徴とする半導体装置。
【請求項５】請求項２において、前記高濃度不純物領域
は、前記低濃度不純物領域より不純物濃度が高く、前記
ソース領域または前記ドレイン領域よりも不純物濃度が
低いことを特徴とする半導体装置。
【請求項６】請求項２乃至４のいずれか一において、前
記高濃度不純物領域の幅は、互いに隣り合うゲート電極
との間隔と等しいことを特徴とする半導体装置。
【請求項７】請求項１乃至６のいずれか一において、複
数のチャネル形成領域のうち、前記互いに隣り合う二つ
のチャネル形成領域の間隔は、互いに隣り合う二つのゲ
ート電極の間隔と等しいことを特徴とする半導体装置。
【請求項８】絶縁表面上に形成された半導体層と、該半
導体層上に形成された絶縁膜と、該絶縁膜上に形成され
た第１のゲート電極及び第２のゲート電極とを含むＴＦ
Ｔを備えた半導体装置であって、前記半導体層は、前記絶縁膜を間に挟んで第１のゲート電極と重なる第１
のチャネル形成領域と、前記絶縁膜を間に挟んで第２のゲート電極と重なる第２
のチャネル形成領域と、前記第１のチャネル形成領域と前記第２のチャネル形成
領域との両方に隣接する高濃度不純物領域と、前記第１のチャネル形成領域に接する第１の低濃度不純
物領域と、該第１の低濃度不純物領域に接するドレイン
領域と、前記第２チャネル形成領域に接する第２の低濃度不純物
領域と、該第２の低濃度不純物領域に接するソース領域
とを有し、第１ゲート電極と第２ゲート電極の間隔は、前記第１の
低濃度不純物領域の幅より短いことを特徴とする半導体
装置。
【請求項９】請求項８において、前記高濃度不純物領域
は、前記ソース領域または前記ドレイン領域と同じ不純
物濃度であることを特徴とする半導体装置。
【請求項１０】請求項８において、前記高濃度不純物領
域は、前記ソース領域または前記ドレイン領域よりも不
純物濃度が高いことを特徴とする半導体装置。
【請求項１１】請求項８において、前記高濃度不純物領
域は、前記低濃度不純物領域より不純物濃度が高く、前
記ソース領域または前記ドレイン領域よりも不純物濃度
が低いことを特徴とする半導体装置。
【請求項１２】請求項８乃至１１のいずれか一におい
て、前記高濃度不純物領域の幅は、前記第１の低濃度不
純物領域の幅より短いことを特徴とする半導体装置。
【請求項１３】請求項８乃至１２のいずれか一におい
て、前記高濃度不純物領域の幅は、前記第２の低濃度不
純物領域の幅より短いことを特徴とする半導体装置。
【請求項１４】請求項８乃至１３のいずれか一におい
て、前記第１の低濃度不純物領域の幅と前記第２の低濃
度不純物領域の幅は同一であることを特徴とする半導体
装置。
【請求項１５】絶縁表面上に形成された半導体層と、該
半導体層上に形成された絶縁膜と、該絶縁膜上に形成さ
れた複数のゲート電極とを含むＴＦＴを備えた半導体装
置であって、前記半導体層は、前記絶縁膜を間に挟んでゲート電極と
重なる複数のチャネル形成領域と、ソース領域またはド
レイン領域と、前記複数のチャネル形成領域と隣接する
高濃度不純物領域と、前記チャネル形成領域と前記ソー
ス領域または前記ドレイン領域との間に低濃度不純物領
域とを有し、前記複数のゲート電極のうち、互いに隣り合う二つのゲ
ート電極の間隔は、前記低濃度不純物領域の幅と同一で
あることを特徴とする半導体装置。
【請求項１６】請求項１５において、前記高濃度不純物
領域は、前記ソース領域または前記ドレイン領域と同じ
不純物濃度であることを特徴とする半導体装置。
【請求項１７】請求項１５において、前記高濃度不純物
領域は、前記ソース領域または前記ドレイン領域よりも
不純物濃度が高いことを特徴とする半導体装置。
【請求項１８】請求項１５において、前記高濃度不純物
領域は、前記低濃度不純物領域より不純物濃度が高く、
前記ソース領域または前記ドレイン領域よりも不純物濃
度が低いことを特徴とする半導体装置。
【請求項１９】請求項１乃至１８のいずれか一におい
て、前記ソース領域または前記ドレイン領域と電気的に
接続する画素電極を備えたことを特徴とする半導体装
置。
【請求項２０】基板上に、画素電極と、薄膜トランジス
タと、容量素子とが設けられた半導体装置において、前
記容量素子の一方の電極が、前記薄膜トランジスタのソ
ース又はドレインの一方と接続し、かつ、当該電極及び
それと同一層で形成される導電膜とが、前記薄膜トラン
ジスタのゲート電極上に延在していることを特徴とする
半導体装置。
【請求項２１】基板上に、画素電極と、薄膜トランジス
タと、容量素子とが設けられた半導体装置において、前
記容量素子の一方の電極が、前記薄膜トランジスタのソ
ース又はドレインの一方と接続し、かつ、当該電極及び
それと同一層で形成される遮光層とが、前記薄膜トラン
ジスタのゲート電極上に延在し、その上層に設けられた
遮光層と重畳していることを特徴とする半導体装置。
【請求項２２】基板上に、画素電極と、薄膜トランジス
タと、容量素子とが設けられた半導体装置において、前
記容量素子の絶縁層上に形成される一方の電極が、前記
薄膜トランジスタのソース又はドレインの一方と接続
し、前記絶縁層が前記薄膜トランジスタのゲート電極を
覆い、前記容量素子の一方の電極及びそれと同一層で形
成される遮光層とが、前記薄膜トランジスタのゲート電
極上に延在し、その上層に設けられた他の遮光層と重畳
していることを特徴とする半導体装置。
【請求項２３】請求項２２において、前記遮光層の厚さ
が１００〜１５０nmであることを特徴とする半導体装
置。
【請求項２４】基板上に形成された半導体層と、前記基
板と前記半導体層との間に形成された第１遮光層と、前
記半導体層の基板側とは反対側に形成されたゲート電極
と、前記ゲート電極の上層に形成された画素電極と、前
記ゲート電極と前記画素電極との間に形成された第３遮
光層と、前記ゲート電極と前記第３遮光層との間に形成
された第２遮光層とを有し、前記ゲート電極と前記第１
乃至第３遮光層とが重畳していることを特徴とする半導
体装置。
【請求項２５】基板上に、画素電極と、薄膜トランジス
タと、容量素子とが設けられた半導体装置において、前
記基板上に形成された第１遮光層と、前記遮光層上に形
成された第１絶縁層と、前記第１絶縁層上に形成された
半導体層と、前記半導体層上に形成された第２絶縁層
と、前記第２絶縁層上に形成されたゲート電極と、容量
配線と、前記ゲート電極及び容量配線上に形成された第
３絶縁層と、前記第３絶縁層上に形成された第２遮光層
と、前記第２遮光層に上層に形成された第４絶縁層と、
前記第４絶縁層上に形成されたソース及びドレイン配線
と前記ソース及びドレイン配線の上層に形成された第５
絶縁層と、前記第５絶縁層上に形成された第３遮光層
と、前記第３遮光層の上層に形成された第６絶縁層と、
前記第６絶縁層上に形成された画素電極とを有し、前記
半導体層と第２絶縁層と容量配線と第３絶縁層と、第２
遮光層との重畳部において前記容量素子を形成し、前記
第２遮光層が前記ゲート電極上に延在していることを特
徴とする半導体装置。
【請求項２６】請求項２５において、前記第２遮光層の
厚さが１００〜１５０nmであることを特徴とする半導体
装置。
【請求項２７】絶縁表面上に遮光性を有する第１導電層
を形成し、前記第１導電層を覆う第１絶縁層を形成し、
前記第１絶縁層上に第１非晶質半導体膜を形成し、該第
１非晶質半導体膜を加熱処理により溶融させることなく
結晶化させて第１結晶性半導体膜を形成し、前記第１結
晶性半導体膜上に第２非晶質半導体膜を接して形成し、
レーザー光を照射して、当該照射領域における前記第２
非晶質半導体膜の一部又は全部を溶融させた後、結晶化
する段階を有することを特徴とする半導体装置の作製方
法。
【請求項２８】絶縁表面上に遮光性を有する第１導電層
を形成し、前記第１導電層を覆う第１絶縁層を形成し、
前記第１絶縁層上に第１結晶性半導体膜を形成し、前記
第１結晶性半導体膜上に第２非晶質半導体膜を接して形
成し、レーザー光を照射して、当該照射領域における前
記第２非晶質半導体膜の一部又は全部を溶融させた後、
結晶化する段階を有することを特徴とする半導体装置の
作製方法。
【請求項２９】絶縁表面上に遮光性を有する第１導電層
を形成し、前記第１導電層を覆う第１絶縁層を形成し、
前記第１絶縁層上に第１非晶質半導体膜を形成し、該第
１非晶質半導体膜中に金属元素を導入する工程と、前記
第１非晶質半導体膜中を加熱処理により溶融させること
なく結晶化させて第１結晶性半導体膜を形成し、前記第
１結晶性半導体膜上に第２非晶質半導体膜を接して形成
し、レーザー光を照射して、当該照射領域における前記
第２非晶質半導体膜の一部又は全部を溶融させた後、結
晶化する段階を有することを特徴とする半導体装置の作
製方法。
【請求項３０】請求項２９において、前記金属元素は、
Fe、Co、Ni、Ru、Rh、Pd、Os、Ir、Pt、Cu、Auから選ば
れた一種、又は複数種類の元素であることを特徴とする
半導体装置の作製方法
【請求項３１】請求項２７乃至３０のいずれか一におい
て、前記レ−ザ光は、連続発振のYAGレ−ザ、YVO4レ−
ザ、YLFレ−ザ、YalO3レ−ザ、ガラスレ−ザ、ルビ−レ
−ザ、アレキサンドライドレ−ザ、Ti：サファイヤレ−
ザから選ばれた一種から発振されたものであることを特
徴とする半導体装置の作製方法。
【請求項３２】請求項２７乃至３０のいずれか一におい
て、前記レ−ザ光は、連続発振のエキシマレ−ザ、Arレ
−ザ、Krレ−ザ、CO2レ−ザから選ばれた一種から発振
されたものであることを特徴とする半導体装置の作製方
法。
【請求項３３】請求項２７乃至３０のいずれか一におい
て、前記レ−ザ光は、連続発振のヘリウムカドミウムレ
−ザ、銅蒸気レ−ザ、金蒸気レ−ザから選ばれた一睡か
ら発振されたものであることを特徴とする半導体装置の
作製方法。
【請求項３４】絶縁性基板上に第１結晶性半導体膜と第
２結晶性半導体膜が接して形成され、前記絶縁性基板と
前記第１結晶性半導体膜との間に形成された第１遮光膜
と、前記第２結晶性半導体膜の前記絶縁性基板とは反対
側に形成されたゲ−ト電極と、前記ゲ−ト電極の上層に
形成された画素電極と、前記ゲ−ト電極と前記画素電極
との間に形成された第３遮光層と、前記ゲ−ト電極と前
記第３遮光層との間に形成された第２遮光層とを有し、
前記第２結晶性半導体膜の平均結晶粒径は、前記第１結
晶性半導体膜の平均結晶粒径よりも大きいことを特徴と
する半導体装置。
【請求項３５】絶縁性基板上に画素電極と、薄膜トラン
ジスタと、容量素子とが設けられた表示装置において、
前記絶縁性基板上に形成された第1遮光層と、前記遮光
層に形成された第１絶縁層と、前記第１絶縁層上に接し
て形成された第１結晶性半導体膜と第２結晶性半導体膜
と、前記第１結晶性半導体膜と第２結晶性半導体膜上に
形成された第２絶縁層と、前記第２絶縁層上に形成され
たゲ−ト電極と、容量配線と、前記ゲ−ト電極及び容量
配線上に形成された第３絶縁層と、前記第３絶縁層上に
形成された第２遮光層と、前記第２遮光層上に形成され
た第4絶縁層と、前記第4絶縁層上に形成されたソ−ス及
びドレイン配線と、前記ソ−ス及びドレイン配線上に形
成された第5絶縁層と、前記第5絶縁層上に形成された第
3遮光層と、前記第3遮光層上に形成された第6絶縁層
と、前記第6絶縁層上に形成された画素電極とを有し、
前記第２結晶性半導体膜上と第２絶縁層と容量と第３絶
縁層と、第２遮光層との重畳部において前記容量素子を
形成し、前記第２遮光層が前記ゲ−ト電極上に延在して
いることを特徴とする表示装置。