JP2003248470A - レベル・シフタを内蔵したシフト・レジスタ - Google Patents
レベル・シフタを内蔵したシフト・レジスタInfo
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Abstract
(57)【要約】
【目的】本発明は同一タイプのチャンネルの薄膜トラン
ジスタだけを利用してレベル・シフタを内蔵したシフト
・レジスタとそれを含むスキャン・ドライバ及びデータ
・ドライバと液晶表示装置に関するものである。 【解決手段】本発明によるレベル・シフタを内蔵したシ
フト・レジスタは従属的に接続されて入力端子を通して
入力されるスタート・パルスをシフトさせ、順次的にシ
フト・パルスを出力する多数のステージと；ステージを
それぞれから供給されるシフト・パルスの電圧レベルを
レベル・シフタさせ、出力する多数のレベル・シフタと
を具備することを特徴とする。
ジスタだけを利用してレベル・シフタを内蔵したシフト
・レジスタとそれを含むスキャン・ドライバ及びデータ
・ドライバと液晶表示装置に関するものである。 【解決手段】本発明によるレベル・シフタを内蔵したシ
フト・レジスタは従属的に接続されて入力端子を通して
入力されるスタート・パルスをシフトさせ、順次的にシ
フト・パルスを出力する多数のステージと；ステージを
それぞれから供給されるシフト・パルスの電圧レベルを
レベル・シフタさせ、出力する多数のレベル・シフタと
を具備することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明はシフト・レジスタ回
路に関するもので、特に同一タイプチャンネルの薄膜ト
ランジスタだけを利用してレベル・シフタを内蔵したシ
フト・レジスタに関するものである。そして、本発明は
前記シフト・レジスタを含むスキャン・ドライバ及びデ
ータ・ドライバと液晶表示装置に関するものである。
路に関するもので、特に同一タイプチャンネルの薄膜ト
ランジスタだけを利用してレベル・シフタを内蔵したシ
フト・レジスタに関するものである。そして、本発明は
前記シフト・レジスタを含むスキャン・ドライバ及びデ
ータ・ドライバと液晶表示装置に関するものである。
【０００２】
【関連技術】通常の液晶表示装置は電界を利用して液晶
の光透過率を調節することで画像を表示する。このため
に、液晶表示装置は液晶セルがマトリックス形態に配列
された液晶パネルとこの液晶パネルを駆動するための駆
動回路とを具備する。
の光透過率を調節することで画像を表示する。このため
に、液晶表示装置は液晶セルがマトリックス形態に配列
された液晶パネルとこの液晶パネルを駆動するための駆
動回路とを具備する。
【０００３】液晶パネルにはゲートラインとデータライ
ンが交差して配列されており、そのゲートラインとデー
タラインの交差する領域に液晶セルが位置する。この液
晶パネルには液晶セルのそれぞれに電界を印加するため
の画素電極と共通電極が設けられる。画素電極のそれぞ
れはスイッチング素子である薄膜トランジスタ（ＴＦ
Ｔ）のソース及びドレイン端子を経由してデータライン
の中のいずれか一つに接続される。薄膜トランジスタの
ゲート端子は画素電圧信号が１ライン分ずつの画素電極
に印加されるようにするゲートラインの中のいずれか一
つに接続される。
ンが交差して配列されており、そのゲートラインとデー
タラインの交差する領域に液晶セルが位置する。この液
晶パネルには液晶セルのそれぞれに電界を印加するため
の画素電極と共通電極が設けられる。画素電極のそれぞ
れはスイッチング素子である薄膜トランジスタ（ＴＦ
Ｔ）のソース及びドレイン端子を経由してデータライン
の中のいずれか一つに接続される。薄膜トランジスタの
ゲート端子は画素電圧信号が１ライン分ずつの画素電極
に印加されるようにするゲートラインの中のいずれか一
つに接続される。
【０００４】駆動回路はゲートラインを駆動するための
ゲートドライバと、データラインを駆動するためのデー
タ・ドライバと、共通電極を駆動するための共通電圧の
発生部とを具備する。ゲート・ドライバはスキャニング
信号をゲートラインに順次的に供給して液晶パネルの上
の液晶セルを１ライン分ずつ順次的に駆動する。データ
・ドライバはゲートラインのうちのいずれか一つにゲー
ト信号が供給される毎にデータラインのそれぞれに画素
電圧信号を供給する。共通電圧の発生部は共通電極に共
通電圧信号を供給する。これにより、液晶表示装置は液
晶セル別に画素電圧信号により画素電極と共通電極の間
に印加される電界により光透過率を調節することで画像
を表示する。
ゲートドライバと、データラインを駆動するためのデー
タ・ドライバと、共通電極を駆動するための共通電圧の
発生部とを具備する。ゲート・ドライバはスキャニング
信号をゲートラインに順次的に供給して液晶パネルの上
の液晶セルを１ライン分ずつ順次的に駆動する。データ
・ドライバはゲートラインのうちのいずれか一つにゲー
ト信号が供給される毎にデータラインのそれぞれに画素
電圧信号を供給する。共通電圧の発生部は共通電極に共
通電圧信号を供給する。これにより、液晶表示装置は液
晶セル別に画素電圧信号により画素電極と共通電極の間
に印加される電界により光透過率を調節することで画像
を表示する。
【０００５】このような液晶表示装置に利用される薄膜
トランジスタは半導体層にアモルファス・シリコンとポ
リ・シリコンを使用するかによりアモルファス・シリコ
ン型とポリ・シリコン型に区分される。
トランジスタは半導体層にアモルファス・シリコンとポ
リ・シリコンを使用するかによりアモルファス・シリコ
ン型とポリ・シリコン型に区分される。
【０００６】アモルファス・シリコン型の薄膜トランジ
スタはアモルファス・シリコン膜の均一性が比較的によ
く、特性が安定した長所を有しているが、電荷の移動度
が比較的に小さく、画素の密度を向上させる場合には適
用が難しい短所がある。また、アモルファス・シリコン
型の薄膜トランジスタを使用する場合、前記ゲート・ド
ライバとデータ・ドライバのような周辺駆動回路などは
別途に製作して液晶パネルに実装させなければならない
ので、液晶表示装置の製造費用が高い短所がある。
スタはアモルファス・シリコン膜の均一性が比較的によ
く、特性が安定した長所を有しているが、電荷の移動度
が比較的に小さく、画素の密度を向上させる場合には適
用が難しい短所がある。また、アモルファス・シリコン
型の薄膜トランジスタを使用する場合、前記ゲート・ド
ライバとデータ・ドライバのような周辺駆動回路などは
別途に製作して液晶パネルに実装させなければならない
ので、液晶表示装置の製造費用が高い短所がある。
【０００７】反対に、ポリ・シリコン型の薄膜トランジ
スタは電荷の移動度が高いことにより画素密度の増加に
難しさがないだけではなく、周辺駆動回路を液晶パネル
に内蔵することができるため、製造単価を低くすること
ができる長所を有している。これにより、ポリ・シリコ
ン型の薄膜トランジスタを利用した液晶表示装置が台頭
している。
スタは電荷の移動度が高いことにより画素密度の増加に
難しさがないだけではなく、周辺駆動回路を液晶パネル
に内蔵することができるため、製造単価を低くすること
ができる長所を有している。これにより、ポリ・シリコ
ン型の薄膜トランジスタを利用した液晶表示装置が台頭
している。
【０００８】図１は関連技術のポリ・シリコン型の薄膜
トランジスタを利用した液晶表示装置の構成を概略的に
図示する。
トランジスタを利用した液晶表示装置の構成を概略的に
図示する。
【０００９】図１の液晶表示装置は画像表示部（１
２）、データ・シフト・レジスタ及びゲート・シフト・
レジスタ（１４、１６）、そしてサンプリング・スイッ
チ・アレイ（１５）が形成された液晶パネル（１０）
と、制御回路及びデータ・ドライバＩＣが集積化された
制御チップ（２２）とレベル・シフタ・アレイ（２４）
が実装された印刷回路基板（ＰＣＢ）（２０）と、液晶
パネル（１０）と印刷回路基板（２０）を電気的に接続
させるフレキシブル印刷回路（ＦＰＣ）フィルム（１
８）とを具備する。
２）、データ・シフト・レジスタ及びゲート・シフト・
レジスタ（１４、１６）、そしてサンプリング・スイッ
チ・アレイ（１５）が形成された液晶パネル（１０）
と、制御回路及びデータ・ドライバＩＣが集積化された
制御チップ（２２）とレベル・シフタ・アレイ（２４）
が実装された印刷回路基板（ＰＣＢ）（２０）と、液晶
パネル（１０）と印刷回路基板（２０）を電気的に接続
させるフレキシブル印刷回路（ＦＰＣ）フィルム（１
８）とを具備する。
【００１０】画像表示部（１２）は液晶セル（ＬＣ）の
マトリックスを通して画像を表示する。液晶セル（Ｌ
Ｃ）のそれぞれはゲートライン（ＧＬ）とデータライン
（ＤＬ）の交差点に接続されたスイッチング素子として
ポリ・シリコンを利用した薄膜トランジスタ（ＴＦＴ）
を含む。アモルファス・シリコンより電荷の移動度が１
００倍程度速いポリ・シリコンを利用することで薄膜ト
ランジスタ（ＴＦＴ）の応答速度が速くなるので液晶セ
ル（ＬＣ）は通常順次的な方式で駆動される。データラ
イン（ＤＬ）はデータ・シフト・レジスタ（１４）によ
り駆動されるサンプリング・スイッチ・アレイ（１５）
からビデオ信号の供給を受ける。ゲートライン（ＧＬ）
はゲート・シフト・レジスタ（１６）からスキャンパル
スの供給を受ける。
マトリックスを通して画像を表示する。液晶セル（Ｌ
Ｃ）のそれぞれはゲートライン（ＧＬ）とデータライン
（ＤＬ）の交差点に接続されたスイッチング素子として
ポリ・シリコンを利用した薄膜トランジスタ（ＴＦＴ）
を含む。アモルファス・シリコンより電荷の移動度が１
００倍程度速いポリ・シリコンを利用することで薄膜ト
ランジスタ（ＴＦＴ）の応答速度が速くなるので液晶セ
ル（ＬＣ）は通常順次的な方式で駆動される。データラ
イン（ＤＬ）はデータ・シフト・レジスタ（１４）によ
り駆動されるサンプリング・スイッチ・アレイ（１５）
からビデオ信号の供給を受ける。ゲートライン（ＧＬ）
はゲート・シフト・レジスタ（１６）からスキャンパル
スの供給を受ける。
【００１１】データ・シフト・レジスタ（１４）はサン
プリング・スイッチ・アレイ（１５）のサンプリング・
スイッチに出力段がそれぞれ接続された多数のステージ
で構成される。多数のステージは図２に図示されたよう
に従属的に接続されて制御チップ（２２）からのソース
・スタート・パルスをシフトさせることでサンプリング
・スイッチなどに順次的にサンプリング信号を供給す
る。
プリング・スイッチ・アレイ（１５）のサンプリング・
スイッチに出力段がそれぞれ接続された多数のステージ
で構成される。多数のステージは図２に図示されたよう
に従属的に接続されて制御チップ（２２）からのソース
・スタート・パルスをシフトさせることでサンプリング
・スイッチなどに順次的にサンプリング信号を供給す
る。
【００１２】詳細にすると、図２に図示された多数のス
テージ（ＳＴ１乃至ＳＴｎ）はソース・スタート・パル
ス（ＳＰ）入力ラインに従属接続されると共に４相クロ
ック信号（Ｃ１乃至Ｃ４）供給ライン中の三つのクロッ
ク信号の供給ラインにそれぞれ接続される。４相クロッ
ク信号（Ｃ１乃至Ｃ４）は図３に図示されたように順次
的に一クロックだけずつ位相遅延された形態で供給され
る。このようなクロック信号（Ｃ１乃至Ｃ４）の中の三
つのクロック信号を利用してステージ（ＳＴ１乃至ＳＴ
ｎ）のそれぞれはスタート・パルス（ＳＰ）を一クロッ
クだけずつシフトさせ出力する。このようなシフト・レ
ジスタの各ステージ（ＳＴ１乃至ＳＴｎ）からそれぞれ
出力される信号（ＳＯ１乃至ＳＯｎ）はサンプリング信
号に供給されると共に次の段のステージのスタート・パ
ルスに供給される。
テージ（ＳＴ１乃至ＳＴｎ）はソース・スタート・パル
ス（ＳＰ）入力ラインに従属接続されると共に４相クロ
ック信号（Ｃ１乃至Ｃ４）供給ライン中の三つのクロッ
ク信号の供給ラインにそれぞれ接続される。４相クロッ
ク信号（Ｃ１乃至Ｃ４）は図３に図示されたように順次
的に一クロックだけずつ位相遅延された形態で供給され
る。このようなクロック信号（Ｃ１乃至Ｃ４）の中の三
つのクロック信号を利用してステージ（ＳＴ１乃至ＳＴ
ｎ）のそれぞれはスタート・パルス（ＳＰ）を一クロッ
クだけずつシフトさせ出力する。このようなシフト・レ
ジスタの各ステージ（ＳＴ１乃至ＳＴｎ）からそれぞれ
出力される信号（ＳＯ１乃至ＳＯｎ）はサンプリング信
号に供給されると共に次の段のステージのスタート・パ
ルスに供給される。
【００１３】ゲート・シフト・レジスタ（１６）はゲー
トライン（ＧＬ）のそれぞれに出力段がそれぞれ接続さ
れた多数のステージで構成される。多数のステージは図
２に図示されたように従属的に接続されて制御チップ
（２２）からのスタート・パルスをシフトさせることで
ゲートライン（ＧＬ）に順次的にスキャンパルスを供給
する。
トライン（ＧＬ）のそれぞれに出力段がそれぞれ接続さ
れた多数のステージで構成される。多数のステージは図
２に図示されたように従属的に接続されて制御チップ
（２２）からのスタート・パルスをシフトさせることで
ゲートライン（ＧＬ）に順次的にスキャンパルスを供給
する。
【００１４】サンプリング・スイッチ・アレイ（１５）
はデータライン（ＤＬ）に出力段がそれぞれ接続されて
データ・シフト・レジスタ（１４）からのサンプリング
信号により駆動される多数のサンプリングスイッチ（図
示しない）で構成される。サンプリング・スイッチは前
記サンプリング信号に応答して制御チップ（２２）から
のビデオ信号を順次的にサンプリングしてデータライン
（ＤＬ）に供給する。
はデータライン（ＤＬ）に出力段がそれぞれ接続されて
データ・シフト・レジスタ（１４）からのサンプリング
信号により駆動される多数のサンプリングスイッチ（図
示しない）で構成される。サンプリング・スイッチは前
記サンプリング信号に応答して制御チップ（２２）から
のビデオ信号を順次的にサンプリングしてデータライン
（ＤＬ）に供給する。
【００１５】このように液晶パネル（１０）に含まれる
画像表示部（１２）はデータ・シフト・レジスタ（１
４）、サンプリング・スイッチ・アレイ（１５）及びゲ
ート・シフト・レジスタ（１６）と共に、ポリ・シリコ
ンを採択することで同一の工程で形成される。この場
合、液晶パネル（１０）に含まれる薄膜トランジスタを
ＮＭＯＳまたはＰＭＯＳ薄膜トランジスタ、即ち同一タ
イプチャンネルの薄膜トランジスタだけで構成する場
合、ＣＭＯＳ薄膜トランジスタで構成する場合より製造
単価を節減することができる。ＣＭＯＳ薄膜トランジス
タを利用する場合、ＰチャンネルとＮチャンネルをすべ
て含むので駆動電圧の範囲が広くて回路の集積化が容易
である長所があるが、工程数が多くて製造単価が高くて
信頼性が落ちる短所がある。従って、液晶パネル（１
０）は工程数を減らして製造単価を低くして相対的に信
頼性の高いＰＭＯＳまたはＮＭＯＳ薄膜トランジスタだ
けを利用する方向に発展している。
画像表示部（１２）はデータ・シフト・レジスタ（１
４）、サンプリング・スイッチ・アレイ（１５）及びゲ
ート・シフト・レジスタ（１６）と共に、ポリ・シリコ
ンを採択することで同一の工程で形成される。この場
合、液晶パネル（１０）に含まれる薄膜トランジスタを
ＮＭＯＳまたはＰＭＯＳ薄膜トランジスタ、即ち同一タ
イプチャンネルの薄膜トランジスタだけで構成する場
合、ＣＭＯＳ薄膜トランジスタで構成する場合より製造
単価を節減することができる。ＣＭＯＳ薄膜トランジス
タを利用する場合、ＰチャンネルとＮチャンネルをすべ
て含むので駆動電圧の範囲が広くて回路の集積化が容易
である長所があるが、工程数が多くて製造単価が高くて
信頼性が落ちる短所がある。従って、液晶パネル（１
０）は工程数を減らして製造単価を低くして相対的に信
頼性の高いＰＭＯＳまたはＮＭＯＳ薄膜トランジスタだ
けを利用する方向に発展している。
【００１６】制御チップ（２２）に含まれる制御回路
（図示しない）は外部から供給されるビデオ・データを
データ駆動ＩＣ（図示しない）に転送すると共にデータ
・シフト・レジスタ（１４）及びゲート・シフト・レジ
スタ（１６）に必要な駆動制御信号を提供する。データ
駆動ＩＣ（図示しない）は制御回路（図示しない）から
入力されたビデオ・データをアナログ信号であるビデオ
信号に変換してフレキシブル印刷回路フィルム（１８）
を通してサンプリング・スイッチ・アレイ（１５）に供
給する。
（図示しない）は外部から供給されるビデオ・データを
データ駆動ＩＣ（図示しない）に転送すると共にデータ
・シフト・レジスタ（１４）及びゲート・シフト・レジ
スタ（１６）に必要な駆動制御信号を提供する。データ
駆動ＩＣ（図示しない）は制御回路（図示しない）から
入力されたビデオ・データをアナログ信号であるビデオ
信号に変換してフレキシブル印刷回路フィルム（１８）
を通してサンプリング・スイッチ・アレイ（１５）に供
給する。
【００１７】レベル・シフタ・アレイ（２４）は制御回
路から入力される駆動制御信号（クロック信号）のスイ
ング幅を増大させ、データ・シフト・レジスタ（１４）
及びゲート・シフト・レジスタ（１６）に供給する。例
えば、レベル・シフタ・アレイ（２４）は制御回路で発
生された１０Ｖ以下のスイング電圧を有するクロック信
号を、負極性の電圧を含めて１０Ｖ以上のスイング幅を
有するようにレベル・シフティングして出力する。これ
は液晶パネル（１０）に形成された薄膜トランジスタを
駆動するためには１０Ｖ以上のスイング電圧を有するパ
ルスを供給しなければならないためである。
路から入力される駆動制御信号（クロック信号）のスイ
ング幅を増大させ、データ・シフト・レジスタ（１４）
及びゲート・シフト・レジスタ（１６）に供給する。例
えば、レベル・シフタ・アレイ（２４）は制御回路で発
生された１０Ｖ以下のスイング電圧を有するクロック信
号を、負極性の電圧を含めて１０Ｖ以上のスイング幅を
有するようにレベル・シフティングして出力する。これ
は液晶パネル（１０）に形成された薄膜トランジスタを
駆動するためには１０Ｖ以上のスイング電圧を有するパ
ルスを供給しなければならないためである。
【００１８】また、液晶パネル（１０）がＰＭＯＳ薄膜
トランジスタで構成される場合、サンプリング・スイッ
チ・アレイ（１５）及び画素領域（１２）に含まれるＰ
ＭＯＳ薄膜トランジスタを駆動するための駆動パルスと
しては負極性の方向に１０Ｖ以上のスイング幅を有する
パルスが必要となる。このような駆動パルスを供給する
ために、ゲート・シフト・レジスタ及びデータ・シフト
・レジスタ（１４、１６）にはクロック信号として負極
性方向に１０Ｖ以上のスイング幅を有するパルスが供給
されるべきである。しかし、外部回路を制御チップ（２
２）のように単一のチップに具現する場合、１０Ｖ以内
のスイング幅を有するクロック信号は容易に生成される
が、それ以上の電圧か、負極性の電圧を生成することは
困難である。さらに、１０Ｖ以上のスイング幅を有する
電圧か、負極性の電圧を発せさせるための素子特性確保
が困難でＩＣチップの製作に難しさがある。これによ
り、従来は１０Ｖの駆動パルスを負極性の電圧を含めて
１０Ｖ以上のスイング幅を有するようにレベル・シフテ
ィングさせるためのレベル・シフタ・アレイ（２４）を
別途のチップで具現して印刷回路基板（２０）の上に装
着しなければならなかった。この場合、印刷回路基板
（２０）の上に実装される外部回路のコンパクト化が困
難であるという短所がある。また、外部回路から液晶パ
ネル（１０）のデータ・シフト・レジスタ（１４）及び
ゲート・シフト・レジスタ（１６）に正極性と負極性の
電圧を含めた１０Ｖ以上のスイング幅を有するクロック
信号を供給しなければならないので電力の消費が大きい
という問題点がある。
トランジスタで構成される場合、サンプリング・スイッ
チ・アレイ（１５）及び画素領域（１２）に含まれるＰ
ＭＯＳ薄膜トランジスタを駆動するための駆動パルスと
しては負極性の方向に１０Ｖ以上のスイング幅を有する
パルスが必要となる。このような駆動パルスを供給する
ために、ゲート・シフト・レジスタ及びデータ・シフト
・レジスタ（１４、１６）にはクロック信号として負極
性方向に１０Ｖ以上のスイング幅を有するパルスが供給
されるべきである。しかし、外部回路を制御チップ（２
２）のように単一のチップに具現する場合、１０Ｖ以内
のスイング幅を有するクロック信号は容易に生成される
が、それ以上の電圧か、負極性の電圧を生成することは
困難である。さらに、１０Ｖ以上のスイング幅を有する
電圧か、負極性の電圧を発せさせるための素子特性確保
が困難でＩＣチップの製作に難しさがある。これによ
り、従来は１０Ｖの駆動パルスを負極性の電圧を含めて
１０Ｖ以上のスイング幅を有するようにレベル・シフテ
ィングさせるためのレベル・シフタ・アレイ（２４）を
別途のチップで具現して印刷回路基板（２０）の上に装
着しなければならなかった。この場合、印刷回路基板
（２０）の上に実装される外部回路のコンパクト化が困
難であるという短所がある。また、外部回路から液晶パ
ネル（１０）のデータ・シフト・レジスタ（１４）及び
ゲート・シフト・レジスタ（１６）に正極性と負極性の
電圧を含めた１０Ｖ以上のスイング幅を有するクロック
信号を供給しなければならないので電力の消費が大きい
という問題点がある。
【００１９】
【発明が解決しようとする課題】従って、本発明の目的
は同一タイプのチャンネルの薄膜トランジスタだけを採
用してレベル・シフタを内蔵したシフト・レジスタを提
供することである。
は同一タイプのチャンネルの薄膜トランジスタだけを採
用してレベル・シフタを内蔵したシフト・レジスタを提
供することである。
【００２０】本発明の異なる目的は同一タイプのチャン
ネルの薄膜トランジスタだけを採用して入力信号の最低
の電圧レベルをダウンさせることができるレベル・シフ
タを内蔵したシフト・レジスタを提供することである。
ネルの薄膜トランジスタだけを採用して入力信号の最低
の電圧レベルをダウンさせることができるレベル・シフ
タを内蔵したシフト・レジスタを提供することである。
【００２１】本発明のまた異なる目的はレベル・シフタ
を内蔵したシフト・レジスタを含むスキャン・ドライバ
を提供することである。
を内蔵したシフト・レジスタを含むスキャン・ドライバ
を提供することである。
【００２２】本発明のまた異なる目的はレベル・シフタ
を内蔵したシフト・レジスタを含むデータ・ドライバを
提供することである。
を内蔵したシフト・レジスタを含むデータ・ドライバを
提供することである。
【００２３】本発明のまた異なる目的はレベル・シフタ
を内蔵したシフト・レジスタを含む液晶表示装置を提供
することである。
を内蔵したシフト・レジスタを含む液晶表示装置を提供
することである。
【００２４】
【課題を解決するための手段】前記目的を達成するため
に、本発明によるレベル・シフタを内蔵したシフト・レ
ジスタは従属的に接続されて入力端子を通して入力され
るスタート・パルスをシフトさせ、順次的にシフト・パ
ルスを出力する多数のステージと；前記ステージのそれ
ぞれから供給されるシフト・パルスの電圧レベルをレベ
ル・シフトさせ、出力する多数のレベル・シフタとを具
備することを特徴とする。
に、本発明によるレベル・シフタを内蔵したシフト・レ
ジスタは従属的に接続されて入力端子を通して入力され
るスタート・パルスをシフトさせ、順次的にシフト・パ
ルスを出力する多数のステージと；前記ステージのそれ
ぞれから供給されるシフト・パルスの電圧レベルをレベ
ル・シフトさせ、出力する多数のレベル・シフタとを具
備することを特徴とする。
【００２５】本発明によるスキャン・ドライバは表示パ
ネルのスキャンラインにスキャンパルスを供給するため
のスキャン・ドライバにおいて、従属的に接続されて入
力端子を通して入力されるスタート・パルスをシフトさ
せ、順次的にシフト・パルスを出力する多数のステージ
と；前記ステージのそれぞれから供給されるシフト・パ
ルスの電圧レベルをレベル・シフトさせ、前記スキャン
パルスに出力する多数のレベル・シフタを含むシフト・
レジスタとを具備する。
ネルのスキャンラインにスキャンパルスを供給するため
のスキャン・ドライバにおいて、従属的に接続されて入
力端子を通して入力されるスタート・パルスをシフトさ
せ、順次的にシフト・パルスを出力する多数のステージ
と；前記ステージのそれぞれから供給されるシフト・パ
ルスの電圧レベルをレベル・シフトさせ、前記スキャン
パルスに出力する多数のレベル・シフタを含むシフト・
レジスタとを具備する。
【００２６】本発明によるデータ・ドライバは表示パネ
ルのデータラインのビデオ信号を供給するためのデータ
・ドライバにおいて、入力サンプリング信号に応答して
前記ビデオ信号をサンプリングして出力するためのサン
プリング・スイッチ・アレイと；従属的に接続されて入
力端子を通して入力されるスタート・パルスをシフトさ
せ、順次的にシフト・パルスを出力する多数のステージ
と；前記ステージのそれぞれから供給されるシフト・パ
ルスの電圧レベルをレベル・シフトさせ、前記サンプリ
ング信号に出力する多数のレベル・シフタを含むシフト
・レジスタとを具備することを特徴とする。本発明によ
る液晶表示装置は画像表示のための液晶セルのマトリッ
クスを具備する液晶パネルと；前記液晶パネルのスキャ
ンラインにスキャンパルスを供給するためのスキャン・
ドライバと；前記液晶パネルのデータラインにビデオ信
号を供給するためのデータ・ドライバとを具備してな
り、前記スキャン・ドライバは、従属的に接続された入
力端子を通して入力されるスタート・パルスをシフトさ
せ、順次的にシフト・パルスを出力する多数の第１ステ
ージと、前記第１ステージのそれぞれから供給されるシ
フト・パルスの電圧レベルをレベル・シフトさせ、前記
サンプリング信号に出力する多数の第１レベル・シフタ
を含む第１シフト・レジスタとを具備しており、前記デ
ータ・ドライバは入力サンプリング信号に応答して前記
ビデオ信号をサンプリングして出力するためのサンプリ
ング・スイッチ・アレイと、従属的に接続された入力端
子を通して入力されるスタート・パルスをシフトさせ、
順次的にシフト・パルスを出力する多数の第２ステージ
と、前記第２ステージのそれぞれから供給されるシフト
・パルスの電圧レベルをレベル・シフトさせ、前記サン
プリング信号に出力する多数の第２レベル・シフタを含
む第２シフト・レジスタとを具備することを特徴とす
る。ここで、前記第１及び第２シフト・レジスタは同一
タイプのチャンネルの薄膜トランジスタだけで構成され
ることを特徴とする。特に、前記第１及び第２シフト・
レジスタはＰチャンネルの薄膜トランジスタだけで構成
されることを特徴とする。前記第１及び第２レベル・シ
フタは前記シフト・パルスの最低の電圧レベルを負極性
の電圧にダウンさせ、出力することを特徴とする。
ルのデータラインのビデオ信号を供給するためのデータ
・ドライバにおいて、入力サンプリング信号に応答して
前記ビデオ信号をサンプリングして出力するためのサン
プリング・スイッチ・アレイと；従属的に接続されて入
力端子を通して入力されるスタート・パルスをシフトさ
せ、順次的にシフト・パルスを出力する多数のステージ
と；前記ステージのそれぞれから供給されるシフト・パ
ルスの電圧レベルをレベル・シフトさせ、前記サンプリ
ング信号に出力する多数のレベル・シフタを含むシフト
・レジスタとを具備することを特徴とする。本発明によ
る液晶表示装置は画像表示のための液晶セルのマトリッ
クスを具備する液晶パネルと；前記液晶パネルのスキャ
ンラインにスキャンパルスを供給するためのスキャン・
ドライバと；前記液晶パネルのデータラインにビデオ信
号を供給するためのデータ・ドライバとを具備してな
り、前記スキャン・ドライバは、従属的に接続された入
力端子を通して入力されるスタート・パルスをシフトさ
せ、順次的にシフト・パルスを出力する多数の第１ステ
ージと、前記第１ステージのそれぞれから供給されるシ
フト・パルスの電圧レベルをレベル・シフトさせ、前記
サンプリング信号に出力する多数の第１レベル・シフタ
を含む第１シフト・レジスタとを具備しており、前記デ
ータ・ドライバは入力サンプリング信号に応答して前記
ビデオ信号をサンプリングして出力するためのサンプリ
ング・スイッチ・アレイと、従属的に接続された入力端
子を通して入力されるスタート・パルスをシフトさせ、
順次的にシフト・パルスを出力する多数の第２ステージ
と、前記第２ステージのそれぞれから供給されるシフト
・パルスの電圧レベルをレベル・シフトさせ、前記サン
プリング信号に出力する多数の第２レベル・シフタを含
む第２シフト・レジスタとを具備することを特徴とす
る。ここで、前記第１及び第２シフト・レジスタは同一
タイプのチャンネルの薄膜トランジスタだけで構成され
ることを特徴とする。特に、前記第１及び第２シフト・
レジスタはＰチャンネルの薄膜トランジスタだけで構成
されることを特徴とする。前記第１及び第２レベル・シ
フタは前記シフト・パルスの最低の電圧レベルを負極性
の電圧にダウンさせ、出力することを特徴とする。
【００２７】前記第１及び第２ステージのそれぞれは第
１及び第２ノードの電圧により第１クロック信号及び第
１供給電圧のうちのいずれか一つを選択して出力するた
めの出力バッファ部と；スタート・パルスにより前記第
１ノードを制御する第１制御部と；前記スタート・パル
ス及び第２クロック信号により前記第２ノードを制御す
る第２制御部とを具備することを特徴とする。前記第１
制御部は前記スタート・パルス及び前記第１ノードの間
の導電通路と、その導電通路を前記スタート・パルスに
より制御する制御電極を有する第１トランジスタとを具
備することを特徴とする。前記第１制御部は前記トラン
ジスタの出力端子と前記第１ノードの間の導電通路と、
その導電通路を第３クロック信号により制御する制御電
極を有する第２トランジスタとを更に具備することを特
徴とする。前記第１制御部は前記第１ノードと第１供給
電圧の入力ラインの間の通路と、その導電通路を前記第
２ノードの電圧により制御する制御電極を有する第３ト
ランジスタとを更に具備することを特徴とする。前記第
２制御部は第２供給電圧の入力ラインと前記第２ノード
の間の導電通路と、その導電通路を前記第２クロック信
号により制御する制御電極を有する第４トランジスタ
と、前記第２ノードと前記第１供給電圧の入力ラインの
間の導電通路と、その導電通路を前記スタート・パルス
により制御する制御電極を有する第５トランジスタとを
具備することを特徴とする。前記出力バッファ部は前記
第１クロック信号の入力ラインと前記ステージの出力ラ
インの間の導電通路と、その導電通路を前記第１ノード
の電圧により制御する制御電極を有する第６トランジス
タと；前記ステージの出力ラインと前記第１供給電圧の
入力ラインの間の導電通路と、その導電通路を前記第２
ノードの電圧により制御する制御電極を有する第７トラ
ンジスタとを更に具備することを特徴とする。前記出力
バッファ部は前記第６トランジスタの制御電極と前記ス
テージの出力ラインの間に接続されてその制御電極の電
圧をブートストラッピングさせるための第１キャパシテ
ィとを更に具備することを特徴とする。前記レベル・シ
フタのそれぞれは前記第３ノードの電圧により第１供給
電圧及び第３供給電圧のうちのいずれか一つの電圧を選
択して出力するための出力部と；前記第１ノード及び第
４クロック信号により前記第３ノードを制御するための
第３制御部とを具備することを特徴とする。前記第３制
御部は第３ノードと前記レベル・シフタの出力ラインの
間の導電通路と、その導電通路を前記第４クロック信号
により制御する制御電極を有する第８トランジスタと、
前記第３供給電圧の入力ラインと前記第３ノードの間の
導電通路と、その導電通路を前記第１ノードの電圧によ
り制御する制御電極を有する第９トランジスタとを具備
することを特徴とする。前記出力部は前記第３供給電圧
の入力ラインと前記レベル・シフタの出力ラインの間の
導電通路と、その導電通路を前記第３ノードの電圧によ
り制御する制御電極を有する第１０トランジスタと；前
記レベル・シフタの出力ラインと前記第１供給電圧の入
力ラインの間の導電通路と、その導電通路を前記第４ク
ロック信号により制御する制御電極を有する第１１トラ
ンジスタとを更に具備することを特徴とする。前記レベ
ル・シフタは外部のノイズにより前記レベル・シフタの
出力ラインの出力電圧が歪曲されることを防止するため
に前記出力ラインと前記第１供給電圧の入力の間の導電
通路と、その導電通路を前記第２ノードの電圧により制
御する制御電極を有する第１２トランジスタとを更に具
備することを特徴とする。前記レベル・シフタは前記第
３ノードがプロティングされる場合、第１０トランジス
タの漏洩電流により前記レベル・シフタの出力ラインの
出力電圧が歪曲されることを防止するために前記第３ノ
ードと前記レベル・シフタの間の導電通路と、その導電
通路を前記第２ノードの電圧により制御する制御電極を
有する第１３トランジスタとを更に具備することを特徴
とする。前記レベル・シフタは前記スタート・パルスが
入力される区間で前記第１ノードの電圧によりターン・
オンされた第９トランジスタにより前記第１０トランジ
スタがターン・オンされて前記レベル・シフタの出力ラ
インの出力電圧が歪曲されることを防止するために前記
レベル・シフタの出力ラインと前記第１供給電圧の入力
ラインの間の導電通路と、その導電通路を前記第３クロ
ック信号により制御する制御電極を有する第１４トラン
ジスタとを更に具備することを特徴とする。
１及び第２ノードの電圧により第１クロック信号及び第
１供給電圧のうちのいずれか一つを選択して出力するた
めの出力バッファ部と；スタート・パルスにより前記第
１ノードを制御する第１制御部と；前記スタート・パル
ス及び第２クロック信号により前記第２ノードを制御す
る第２制御部とを具備することを特徴とする。前記第１
制御部は前記スタート・パルス及び前記第１ノードの間
の導電通路と、その導電通路を前記スタート・パルスに
より制御する制御電極を有する第１トランジスタとを具
備することを特徴とする。前記第１制御部は前記トラン
ジスタの出力端子と前記第１ノードの間の導電通路と、
その導電通路を第３クロック信号により制御する制御電
極を有する第２トランジスタとを更に具備することを特
徴とする。前記第１制御部は前記第１ノードと第１供給
電圧の入力ラインの間の通路と、その導電通路を前記第
２ノードの電圧により制御する制御電極を有する第３ト
ランジスタとを更に具備することを特徴とする。前記第
２制御部は第２供給電圧の入力ラインと前記第２ノード
の間の導電通路と、その導電通路を前記第２クロック信
号により制御する制御電極を有する第４トランジスタ
と、前記第２ノードと前記第１供給電圧の入力ラインの
間の導電通路と、その導電通路を前記スタート・パルス
により制御する制御電極を有する第５トランジスタとを
具備することを特徴とする。前記出力バッファ部は前記
第１クロック信号の入力ラインと前記ステージの出力ラ
インの間の導電通路と、その導電通路を前記第１ノード
の電圧により制御する制御電極を有する第６トランジス
タと；前記ステージの出力ラインと前記第１供給電圧の
入力ラインの間の導電通路と、その導電通路を前記第２
ノードの電圧により制御する制御電極を有する第７トラ
ンジスタとを更に具備することを特徴とする。前記出力
バッファ部は前記第６トランジスタの制御電極と前記ス
テージの出力ラインの間に接続されてその制御電極の電
圧をブートストラッピングさせるための第１キャパシテ
ィとを更に具備することを特徴とする。前記レベル・シ
フタのそれぞれは前記第３ノードの電圧により第１供給
電圧及び第３供給電圧のうちのいずれか一つの電圧を選
択して出力するための出力部と；前記第１ノード及び第
４クロック信号により前記第３ノードを制御するための
第３制御部とを具備することを特徴とする。前記第３制
御部は第３ノードと前記レベル・シフタの出力ラインの
間の導電通路と、その導電通路を前記第４クロック信号
により制御する制御電極を有する第８トランジスタと、
前記第３供給電圧の入力ラインと前記第３ノードの間の
導電通路と、その導電通路を前記第１ノードの電圧によ
り制御する制御電極を有する第９トランジスタとを具備
することを特徴とする。前記出力部は前記第３供給電圧
の入力ラインと前記レベル・シフタの出力ラインの間の
導電通路と、その導電通路を前記第３ノードの電圧によ
り制御する制御電極を有する第１０トランジスタと；前
記レベル・シフタの出力ラインと前記第１供給電圧の入
力ラインの間の導電通路と、その導電通路を前記第４ク
ロック信号により制御する制御電極を有する第１１トラ
ンジスタとを更に具備することを特徴とする。前記レベ
ル・シフタは外部のノイズにより前記レベル・シフタの
出力ラインの出力電圧が歪曲されることを防止するため
に前記出力ラインと前記第１供給電圧の入力の間の導電
通路と、その導電通路を前記第２ノードの電圧により制
御する制御電極を有する第１２トランジスタとを更に具
備することを特徴とする。前記レベル・シフタは前記第
３ノードがプロティングされる場合、第１０トランジス
タの漏洩電流により前記レベル・シフタの出力ラインの
出力電圧が歪曲されることを防止するために前記第３ノ
ードと前記レベル・シフタの間の導電通路と、その導電
通路を前記第２ノードの電圧により制御する制御電極を
有する第１３トランジスタとを更に具備することを特徴
とする。前記レベル・シフタは前記スタート・パルスが
入力される区間で前記第１ノードの電圧によりターン・
オンされた第９トランジスタにより前記第１０トランジ
スタがターン・オンされて前記レベル・シフタの出力ラ
インの出力電圧が歪曲されることを防止するために前記
レベル・シフタの出力ラインと前記第１供給電圧の入力
ラインの間の導電通路と、その導電通路を前記第３クロ
ック信号により制御する制御電極を有する第１４トラン
ジスタとを更に具備することを特徴とする。
【００２８】前記レベル・シフタは前記第９トランジス
タの漏洩電流により前記レベル・シフタの出力ラインの
出力電圧が歪曲されることを防止するために前記第３供
給電圧の入力ラインと前記第９トランジスタの入力ライ
ンの間の導電通路と、その導電通路を前記第３供給電圧
により制御する制御電極を有する第１５トランジスタと
を更に具備することを特徴とする。
タの漏洩電流により前記レベル・シフタの出力ラインの
出力電圧が歪曲されることを防止するために前記第３供
給電圧の入力ラインと前記第９トランジスタの入力ライ
ンの間の導電通路と、その導電通路を前記第３供給電圧
により制御する制御電極を有する第１５トランジスタと
を更に具備することを特徴とする。
【００２９】前記出力部は前記第１０トランジスタの制
御電極と前記レベル・シフタの出力ラインの間に接続さ
れてその制御電極の電圧をブートストラッピングさせる
ための第２キャパシティとを更に具備することを特徴と
する。
御電極と前記レベル・シフタの出力ラインの間に接続さ
れてその制御電極の電圧をブートストラッピングさせる
ための第２キャパシティとを更に具備することを特徴と
する。
【００３０】前記第１乃至第３供給電圧は第３、第２、
第１順に電圧レベルが小さくなることを特徴とする。前
記第１乃至第４クロック信号は第１、第４、第２、第３
順にしたクロックずつ位相遅延されたクロック信号であ
り、前記第３クロック信号は前記スタート・パルスと同
位相を有するクロック信号であることを特徴とする。こ
こで、前記第３制御部は、第３ノードと前記レベル・シ
フタの出力ラインの間の導電通路と、その導電通路を前
記第２クロック信号により制御する制御電極を有する第
８トランジスタと；前記第３供給電圧の入力ラインと前
記第３ノードの間の導電通路と、その導電通路を前記第
１ノードの電圧により制御する制御電極を有する第９ト
ランジスタとを具備して、前記出力部は、第３供給電圧
の入力ラインと前記レベル・シフタの出力ラインの間の
導電通路と、その導電通路を前記第３ノードの電圧によ
り制御する制御電極を有する第１０トランジスタと；前
記レベル・シフタの出力ラインと前記第１供給電圧の入
力ラインの間の導電通路と、その導電通路を前記第２ク
ロック信号により制御する制御電極を有する第１１トラ
ンジスタとを具備することを特徴とする。前記液晶パネ
ルとスキャン・ドライバ及びデータ・ドライバに含まれ
る薄膜トランジスタはポリ・シリコンを半導体層を利用
しており、前記スキャン・ドライバとデータ・ドライバ
は前記液晶パネルに内蔵されることを特徴とする。
第１順に電圧レベルが小さくなることを特徴とする。前
記第１乃至第４クロック信号は第１、第４、第２、第３
順にしたクロックずつ位相遅延されたクロック信号であ
り、前記第３クロック信号は前記スタート・パルスと同
位相を有するクロック信号であることを特徴とする。こ
こで、前記第３制御部は、第３ノードと前記レベル・シ
フタの出力ラインの間の導電通路と、その導電通路を前
記第２クロック信号により制御する制御電極を有する第
８トランジスタと；前記第３供給電圧の入力ラインと前
記第３ノードの間の導電通路と、その導電通路を前記第
１ノードの電圧により制御する制御電極を有する第９ト
ランジスタとを具備して、前記出力部は、第３供給電圧
の入力ラインと前記レベル・シフタの出力ラインの間の
導電通路と、その導電通路を前記第３ノードの電圧によ
り制御する制御電極を有する第１０トランジスタと；前
記レベル・シフタの出力ラインと前記第１供給電圧の入
力ラインの間の導電通路と、その導電通路を前記第２ク
ロック信号により制御する制御電極を有する第１１トラ
ンジスタとを具備することを特徴とする。前記液晶パネ
ルとスキャン・ドライバ及びデータ・ドライバに含まれ
る薄膜トランジスタはポリ・シリコンを半導体層を利用
しており、前記スキャン・ドライバとデータ・ドライバ
は前記液晶パネルに内蔵されることを特徴とする。
【００３１】
【作用】上述したように、本発明によるレベル・シフタ
を内蔵したシフト・レジスタはポリ・シリコンを利用し
た同一のタイプの薄膜トランジスタだけを利用してレベ
ル・シフタを内蔵することができるように構成されてい
る。特に本発明によるレベル・シフタを内蔵したシフト
・レジスタはポリ・シリコンを利用した同一のタイプの
薄膜トランジスタだけを利用して入力信号の最低電圧レ
ベルを負極性の方向にレベルダウンさせ、シフト信号に
出力することができる。これにより、シフト・レジスタ
に供給されるクロック信号及びスタート・パルスのスイ
ング幅を減らして消費電力を節減することができる。
を内蔵したシフト・レジスタはポリ・シリコンを利用し
た同一のタイプの薄膜トランジスタだけを利用してレベ
ル・シフタを内蔵することができるように構成されてい
る。特に本発明によるレベル・シフタを内蔵したシフト
・レジスタはポリ・シリコンを利用した同一のタイプの
薄膜トランジスタだけを利用して入力信号の最低電圧レ
ベルを負極性の方向にレベルダウンさせ、シフト信号に
出力することができる。これにより、シフト・レジスタ
に供給されるクロック信号及びスタート・パルスのスイ
ング幅を減らして消費電力を節減することができる。
【００３２】そして、本発明によるレベル・シフタを内
蔵したシフト・レジスタはポリ・シリコンを利用するＥ
Ｌ表示装置又は液晶表示装置の表示パネルのゲート（ス
キャン）ドライバ及びデータ・ドライバに適用された場
合、画素マトリックスと同一の工程で形成されて表示パ
ネルに内蔵することができる。このようにレベル・シフ
タを内蔵したシフト・レジスタが表示パネルに内蔵され
る場合、その表示パネルに供給されるクロック信号及び
スタート・パルスのスイング幅を減らすことができるの
で消費電力を節減することができる。
蔵したシフト・レジスタはポリ・シリコンを利用するＥ
Ｌ表示装置又は液晶表示装置の表示パネルのゲート（ス
キャン）ドライバ及びデータ・ドライバに適用された場
合、画素マトリックスと同一の工程で形成されて表示パ
ネルに内蔵することができる。このようにレベル・シフ
タを内蔵したシフト・レジスタが表示パネルに内蔵され
る場合、その表示パネルに供給されるクロック信号及び
スタート・パルスのスイング幅を減らすことができるの
で消費電力を節減することができる。
【００３３】
【発明の実施態様】以下、図４乃至図１１を参照して本
発明の好ましい実施例について説明する。
発明の好ましい実施例について説明する。
【００３４】図４は本発明の実施例によるレベル・シフ
タを内蔵したシフト・レジスタを図示したブロック図で
ある。
タを内蔵したシフト・レジスタを図示したブロック図で
ある。
【００３５】図４に図示されたレベル・シフタを内蔵し
たシフト・レジスタはスタートパルス（ＳＰ）入力ライ
ンに従属接続されたｎ個のステージ（ＳＴ１乃至ＳＴ
ｎ）で構成されたシフト・ステージ・アレイ（３２）
と、ステージ（ＳＴ１乃至ＳＴｎ）の出力段にそれぞれ
接続されたレベル・シフタ（ＬＳ１乃至ＬＳｎ）で構成
されたレベル・シフタ・アレイ（３４）とを具備する。
たシフト・レジスタはスタートパルス（ＳＰ）入力ライ
ンに従属接続されたｎ個のステージ（ＳＴ１乃至ＳＴ
ｎ）で構成されたシフト・ステージ・アレイ（３２）
と、ステージ（ＳＴ１乃至ＳＴｎ）の出力段にそれぞれ
接続されたレベル・シフタ（ＬＳ１乃至ＬＳｎ）で構成
されたレベル・シフタ・アレイ（３４）とを具備する。
【００３６】シフト・ステージ・アレイ（３２）の第１
ステージ（ＳＴ１）ではスタート・パルス（ＳＰ）が入
力されて、第２乃至第ｎステージ（ＳＴ２乃至ＳＴｎ）
には以前段ステージの出力信号が入力される。このよう
なステージ（ＳＴ１乃至ＳＴｎ）は図５ａに図示された
ように順次的に位相が遅延される第１乃至第４クロック
信号（Ｃ１乃至Ｃ４）のうちの三つのクロック信号の入
力を受ける。入力される三つのクロック信号を利用して
ステージ（ＳＴ１乃至ＳＴｎ）はスタートパルス（Ｓ
Ｐ）をシフトさせることで図５ｂに図示されたようにシ
フト信号（ＳＯ１、ＳＯ２、．．．）を順次的に出力す
る。この場合、ステージ（ＳＴ１乃至ＳＴｎ）は１０Ｖ
以下のスイング電圧を有して入力されるクロック信号
（Ｃ１乃至Ｃ４）及びスタートパルス（ＳＰ）を利用し
て１０Ｖ以下のスイング電圧を有するシフト信号（ＳＯ
１、ＳＯ２、．．．）を出力する。
ステージ（ＳＴ１）ではスタート・パルス（ＳＰ）が入
力されて、第２乃至第ｎステージ（ＳＴ２乃至ＳＴｎ）
には以前段ステージの出力信号が入力される。このよう
なステージ（ＳＴ１乃至ＳＴｎ）は図５ａに図示された
ように順次的に位相が遅延される第１乃至第４クロック
信号（Ｃ１乃至Ｃ４）のうちの三つのクロック信号の入
力を受ける。入力される三つのクロック信号を利用して
ステージ（ＳＴ１乃至ＳＴｎ）はスタートパルス（Ｓ
Ｐ）をシフトさせることで図５ｂに図示されたようにシ
フト信号（ＳＯ１、ＳＯ２、．．．）を順次的に出力す
る。この場合、ステージ（ＳＴ１乃至ＳＴｎ）は１０Ｖ
以下のスイング電圧を有して入力されるクロック信号
（Ｃ１乃至Ｃ４）及びスタートパルス（ＳＰ）を利用し
て１０Ｖ以下のスイング電圧を有するシフト信号（ＳＯ
１、ＳＯ２、．．．）を出力する。
【００３７】レベル・シフタ（ＬＳ１乃至ＬＳｎ）のそ
れぞれはクロック信号（Ｃ１乃至Ｃ４）のうちの残りの
一つのクロック信号を入力受ける。このようなレベル・
シフタ（ＬＳ１乃至ＬＳｎ）はステージ（ＳＴ１乃至Ｓ
Ｔｎ）で出力されるシフト信号（ＳＯ１、ＳＯ
２、．．．）をレベル・シフティングさせ、図５ｃに図
示されたように１０Ｖ以上のスイング電圧を有する出力
信号（ＬＯ１、ＬＯ２、．．．）を出力する。特に、こ
のようなレベル・シフタ（ＬＳ１乃至ＬＳｎ）はステー
ジ（ＳＴ１乃至ＳＴｎ）で出力されるシフト信号（ＳＯ
１、ＳＯ２、．．．）の最低の電圧を負極性の電圧にレ
ベル・ダウンさせ、出力する。
れぞれはクロック信号（Ｃ１乃至Ｃ４）のうちの残りの
一つのクロック信号を入力受ける。このようなレベル・
シフタ（ＬＳ１乃至ＬＳｎ）はステージ（ＳＴ１乃至Ｓ
Ｔｎ）で出力されるシフト信号（ＳＯ１、ＳＯ
２、．．．）をレベル・シフティングさせ、図５ｃに図
示されたように１０Ｖ以上のスイング電圧を有する出力
信号（ＬＯ１、ＬＯ２、．．．）を出力する。特に、こ
のようなレベル・シフタ（ＬＳ１乃至ＬＳｎ）はステー
ジ（ＳＴ１乃至ＳＴｎ）で出力されるシフト信号（ＳＯ
１、ＳＯ２、．．．）の最低の電圧を負極性の電圧にレ
ベル・ダウンさせ、出力する。
【００３８】このようにレベル・シフタを内蔵したシフ
ト・レジスタで出力される信号（ＬＯ１、ＬＯ
２、．．．）は表示パネルのスキャン（ゲート）ライン
を順次的に駆動するスキャン（ゲート）ドライバでスキ
ャン（ゲート）ラインに供給されるスキャン・パルスに
利用される。また、レベル・シフタを内蔵したシフト・
レジスタで出力される信号（ＬＯ１、ＬＯ２、．．．）
は表示パネルのデータラインにビデオ信号をサンプリン
グして供給するためのデータ・ドライバでサンプリング
・スイッチに供給されるサンプリング信号に利用され
る。
ト・レジスタで出力される信号（ＬＯ１、ＬＯ
２、．．．）は表示パネルのスキャン（ゲート）ライン
を順次的に駆動するスキャン（ゲート）ドライバでスキ
ャン（ゲート）ラインに供給されるスキャン・パルスに
利用される。また、レベル・シフタを内蔵したシフト・
レジスタで出力される信号（ＬＯ１、ＬＯ２、．．．）
は表示パネルのデータラインにビデオ信号をサンプリン
グして供給するためのデータ・ドライバでサンプリング
・スイッチに供給されるサンプリング信号に利用され
る。
【００３９】図６は図４に図示された第１及び第２ステ
ージ（ＳＴ１及びＳＴ２）と第１及び第２レベル・シフ
タ（ＬＳ１及びＬＳ２）の詳細な回路構成を表したもの
である。
ージ（ＳＴ１及びＳＴ２）と第１及び第２レベル・シフ
タ（ＬＳ１及びＬＳ２）の詳細な回路構成を表したもの
である。
【００４０】図６に図示された第１ステージ（ＳＴ１）
はスタートパルス（ＳＰ）と第４クロック信号（Ｃ４）
によりＱノードを制御する第１制御部（５０）と、第３
クロック信号（Ｃ３）及びスタートパルス（ＳＰ）によ
りＱＢノードを制御する第２制御部（５２）と、Ｑノー
ド及びＱＢノードの電圧により第１クロック信号（Ｃ
１）及び第１供給電圧（ＶＳＳ）のうちのいずれか一つ
を選択して出力するためのバッファ部（５４）とを具備
する。
はスタートパルス（ＳＰ）と第４クロック信号（Ｃ４）
によりＱノードを制御する第１制御部（５０）と、第３
クロック信号（Ｃ３）及びスタートパルス（ＳＰ）によ
りＱＢノードを制御する第２制御部（５２）と、Ｑノー
ド及びＱＢノードの電圧により第１クロック信号（Ｃ
１）及び第１供給電圧（ＶＳＳ）のうちのいずれか一つ
を選択して出力するためのバッファ部（５４）とを具備
する。
【００４１】第１制御部（５０）はＱノードを通してバ
ッファ部（５４）の第６ＰＭＯＳトランジスタ（Ｔ６）
を制御して第１クロック信号（Ｃ１）が出力ラインを通
して出力信号（ＳＯ１）に供給されるようにする。この
ために、第１制御部（５０）はスタートパルス（ＳＰ）
入力ラインのダイオード型に接続された第１ＰＭＯＳト
ランジスタ（Ｔ１）と、第１ＰＭＯＳトランジスタ（Ｔ
１）と第４クロック信号（Ｃ４）入力ライン及びＱノー
ドの間に接続された第２ＰＭＯＳトランジスタ（Ｔ２）
とを具備する。
ッファ部（５４）の第６ＰＭＯＳトランジスタ（Ｔ６）
を制御して第１クロック信号（Ｃ１）が出力ラインを通
して出力信号（ＳＯ１）に供給されるようにする。この
ために、第１制御部（５０）はスタートパルス（ＳＰ）
入力ラインのダイオード型に接続された第１ＰＭＯＳト
ランジスタ（Ｔ１）と、第１ＰＭＯＳトランジスタ（Ｔ
１）と第４クロック信号（Ｃ４）入力ライン及びＱノー
ドの間に接続された第２ＰＭＯＳトランジスタ（Ｔ２）
とを具備する。
【００４２】第２制御部（５２）はＱＢノードを通して
バッファ部（５４）の第７ＰＭＯＳトランジスタ（Ｔ
７）を制御して第１供給電圧（ＶＳＳ）が出力ラインを
通して出力信号（ＳＯ１）に供給されるようにする。こ
のために、第２制御部（５２）は第２供給電圧（ＶＤ
Ｄ）入力ラインと第３クロック信号（Ｃ３）入力ライン
及びＱＢノードの間に接続された第４ＰＭＯＳトランジ
スタ（Ｔ４）と、第４ＰＭＯＳトランジスタ（Ｔ４）と
パルス（ＳＰ）入力ライン及び第１供給電圧（ＶＳＳ）
入力ラインの間に接続された第５ＰＭＯＳトランジスタ
（Ｔ５）とを具備する。バッファ部（５４）はＱノード
の電圧により第１クロック信号（Ｃ１）を選択して出力
ラインに供給する第６ＰＭＯＳトランジスタ（Ｔ６）
と、ＱＢノードの電圧により第１供給電圧（ＶＳＳ）を
選択して出力ラインに供給する第７ＰＭＯＳトランジス
タ（Ｔ７）とを具備する。
バッファ部（５４）の第７ＰＭＯＳトランジスタ（Ｔ
７）を制御して第１供給電圧（ＶＳＳ）が出力ラインを
通して出力信号（ＳＯ１）に供給されるようにする。こ
のために、第２制御部（５２）は第２供給電圧（ＶＤ
Ｄ）入力ラインと第３クロック信号（Ｃ３）入力ライン
及びＱＢノードの間に接続された第４ＰＭＯＳトランジ
スタ（Ｔ４）と、第４ＰＭＯＳトランジスタ（Ｔ４）と
パルス（ＳＰ）入力ライン及び第１供給電圧（ＶＳＳ）
入力ラインの間に接続された第５ＰＭＯＳトランジスタ
（Ｔ５）とを具備する。バッファ部（５４）はＱノード
の電圧により第１クロック信号（Ｃ１）を選択して出力
ラインに供給する第６ＰＭＯＳトランジスタ（Ｔ６）
と、ＱＢノードの電圧により第１供給電圧（ＶＳＳ）を
選択して出力ラインに供給する第７ＰＭＯＳトランジス
タ（Ｔ７）とを具備する。
【００４３】そして、第１制御部（５０）はＱノード及
びＱＢノードと第１供給電圧（ＶＳＳ）入力ラインの間
に接続された第７ＰＭＯＳトランジスタ（Ｔ７）とディ
ウアル動作にＱノードを制御する第３ＰＭＯＳトランジ
スタ（Ｔ３）とを更に具備する。
びＱＢノードと第１供給電圧（ＶＳＳ）入力ラインの間
に接続された第７ＰＭＯＳトランジスタ（Ｔ７）とディ
ウアル動作にＱノードを制御する第３ＰＭＯＳトランジ
スタ（Ｔ３）とを更に具備する。
【００４４】また、第１ステージ（ＳＴ１）は第６ＰＭ
ＯＳトランジスタ（Ｔ６）のゲート端子とソース端子の
間、即ちＱノードの出力ラインの間に接続されたキャパ
シティ（ＣＱ）と、第７ＰＭＯＳトランジスタ（Ｔ７）
のゲート端子とソース端子の間、即ちＱＢノードと第１
供給電圧（ＶＳＳ）入力ラインの間に接続された第２キ
ャパシティ（ＣＱＢ）とを更に具備する。
ＯＳトランジスタ（Ｔ６）のゲート端子とソース端子の
間、即ちＱノードの出力ラインの間に接続されたキャパ
シティ（ＣＱ）と、第７ＰＭＯＳトランジスタ（Ｔ７）
のゲート端子とソース端子の間、即ちＱＢノードと第１
供給電圧（ＶＳＳ）入力ラインの間に接続された第２キ
ャパシティ（ＣＱＢ）とを更に具備する。
【００４５】第１レベル・シフタ（ＬＳ１）はＱノード
及び第２クロック信号（Ｃ２）の状態によりＱＬノード
を制御する第３制御部（５８）と、ＱＬノード及び第２
クロック信号（Ｃ２）の電圧により負極性電圧（ＶＮＥ
Ｇ）及び第１供給電圧（ＶＳＳ）のうちのいずれか一つ
を選択して出力するための出力部（６０）とを具備す
る。
及び第２クロック信号（Ｃ２）の状態によりＱＬノード
を制御する第３制御部（５８）と、ＱＬノード及び第２
クロック信号（Ｃ２）の電圧により負極性電圧（ＶＮＥ
Ｇ）及び第１供給電圧（ＶＳＳ）のうちのいずれか一つ
を選択して出力するための出力部（６０）とを具備す
る。
【００４６】第３制御部（５８）はＱノード及び第２ク
ロック信号（Ｃ２）の状態によりＱノードを通して負極
性電圧（ＶＮＥＧ）が第１レベル・シフタ（ＬＳ１）の
出力ラインに供給される。このために、第３制御部（５
８）はＱＬノードと第２クロック信号（Ｃ２）入力ライ
ン及び出力ラインとＱノード及びＱＬノードの間に接続
された第９ＰＭＯＳトランジスタ（Ｔ９）とを具備す
る。
ロック信号（Ｃ２）の状態によりＱノードを通して負極
性電圧（ＶＮＥＧ）が第１レベル・シフタ（ＬＳ１）の
出力ラインに供給される。このために、第３制御部（５
８）はＱＬノードと第２クロック信号（Ｃ２）入力ライ
ン及び出力ラインとＱノード及びＱＬノードの間に接続
された第９ＰＭＯＳトランジスタ（Ｔ９）とを具備す
る。
【００４７】出力部（６０）はＱＬノードの電圧により
負極性電圧（ＶＮＥＧ）を選択して出力ラインに供給す
る第１０ＰＭＯＳトランジスタ（Ｔ１０）と、第２クロ
ック信号（Ｃ２）により第１供給電圧（ＶＳＳ）を選択
して出力ラインに供給する第１１ＰＭＯＳトランジスタ
（Ｔ１１）とを具備する。そして、第１レベル・シフタ
（ＬＳ１）は出力ラインの歪曲を防止するために出力ラ
インと第１ステージ（ＳＴ１）のＱＢノード及び第１供
給電圧（ＶＳＳ）入力ラインの間に接続された第１２Ｐ
ＭＯＳトランジスタ（Ｔ１２）とを更に具備する。ま
た、第１レベル・シフタ（ＬＳ１）は第１０ＰＭＯＳト
ランジスタ（Ｔ１０）のゲート端子とソース端子の間
に、即ちＱＬノードと出力ラインの間に接続された第３
キャパシティ（ＣＱＬ）とを更に具備する。
負極性電圧（ＶＮＥＧ）を選択して出力ラインに供給す
る第１０ＰＭＯＳトランジスタ（Ｔ１０）と、第２クロ
ック信号（Ｃ２）により第１供給電圧（ＶＳＳ）を選択
して出力ラインに供給する第１１ＰＭＯＳトランジスタ
（Ｔ１１）とを具備する。そして、第１レベル・シフタ
（ＬＳ１）は出力ラインの歪曲を防止するために出力ラ
インと第１ステージ（ＳＴ１）のＱＢノード及び第１供
給電圧（ＶＳＳ）入力ラインの間に接続された第１２Ｐ
ＭＯＳトランジスタ（Ｔ１２）とを更に具備する。ま
た、第１レベル・シフタ（ＬＳ１）は第１０ＰＭＯＳト
ランジスタ（Ｔ１０）のゲート端子とソース端子の間
に、即ちＱＬノードと出力ラインの間に接続された第３
キャパシティ（ＣＱＬ）とを更に具備する。
【００４８】このような構成を有する第１ステージ（Ｓ
Ｔ１）とレベル・シフタ（ＬＳ１）には図７に図示され
たように順次的に一クロックずつ位相遅延される形態を
有する第１乃至第４クロック信号（Ｃ１乃至Ｃ４）が供
給される。ここで、第４クロック信号（Ｃ４）はスター
トパルス（ＳＰ）と同期された位相を有する。スタート
パルス（ＳＰ）を含めて第１乃至第４クロック信号（Ｃ
１乃至Ｃ４）は１０Ｖ以下のスイング電圧を有する負極
性タイプに供給される。ここでは１０Ｖの電位をロー状
態と、０Ｖの電位をハイ状態と仮定する。このような駆
動波形を参照して第１ステージ（ＳＴ１）とレベル・シ
フタ（ＬＳ１）の動作を見ると次のとおりである。
Ｔ１）とレベル・シフタ（ＬＳ１）には図７に図示され
たように順次的に一クロックずつ位相遅延される形態を
有する第１乃至第４クロック信号（Ｃ１乃至Ｃ４）が供
給される。ここで、第４クロック信号（Ｃ４）はスター
トパルス（ＳＰ）と同期された位相を有する。スタート
パルス（ＳＰ）を含めて第１乃至第４クロック信号（Ｃ
１乃至Ｃ４）は１０Ｖ以下のスイング電圧を有する負極
性タイプに供給される。ここでは１０Ｖの電位をロー状
態と、０Ｖの電位をハイ状態と仮定する。このような駆
動波形を参照して第１ステージ（ＳＴ１）とレベル・シ
フタ（ＬＳ１）の動作を見ると次のとおりである。
【００４９】Ｔ１期間でスタートパルス（ＳＰ）と第４
クロック信号（Ｃ４）が同時にハイ状態になると第１及
び第２ＰＭＯＳトランジスタ（Ｔ１、Ｔ２）がターン・
オンされてＱノードには約２Ｖ程度の電圧が充電され
る。これによりＱノードにゲート端子が接続された第６
及び第９ＰＭＯＳトランジスタ（Ｔ６、Ｔ９）が徐々に
ターン・オンされる。これと共に、ハイ状態のスタート
パルス（ＳＰ）により第５ＰＭＯＳトランジスタ（Ｔ
５）がターン・オンされて第１供給電圧（ＶＳＳ）入力
ラインからの１０Ｖの電圧がＱＢノードに充電される。
これにより、ＱＢノードにゲート端子が接続された第３
及び第７ＰＭＯＳトランジスタ（Ｔ３、Ｔ７）がターン
・オフされる。この結果、ターン・オンされた第６ＰＭ
ＯＳトランジスタ（Ｔ６）を通してロー状態を維持する
第１クロック信号（Ｃ１）の電圧１０Ｖが第１ステージ
（ＳＴ１）の出力ラインに供給されて出力ラインはロー
状態（１０Ｖ）に充電される。また、ターン・オンされ
た第９ＰＭＯＳトランジスタ（Ｔ９）を通して負極性電
圧（ＶＮＥＧ）−８ＶがＱＬノードに充電されて第１０
ＰＭＯＳトランジスタ（Ｔ１０）が微弱にターン・オン
されるか、ＱＢノードがハイ状態であるために第１２Ｐ
ＭＯＳトランジスタ（Ｔ１２）がターン・オンされて第
１レベル・シフタ（ＬＳ１）の出力ラインには１０Ｖの
電圧が充電される。
クロック信号（Ｃ４）が同時にハイ状態になると第１及
び第２ＰＭＯＳトランジスタ（Ｔ１、Ｔ２）がターン・
オンされてＱノードには約２Ｖ程度の電圧が充電され
る。これによりＱノードにゲート端子が接続された第６
及び第９ＰＭＯＳトランジスタ（Ｔ６、Ｔ９）が徐々に
ターン・オンされる。これと共に、ハイ状態のスタート
パルス（ＳＰ）により第５ＰＭＯＳトランジスタ（Ｔ
５）がターン・オンされて第１供給電圧（ＶＳＳ）入力
ラインからの１０Ｖの電圧がＱＢノードに充電される。
これにより、ＱＢノードにゲート端子が接続された第３
及び第７ＰＭＯＳトランジスタ（Ｔ３、Ｔ７）がターン
・オフされる。この結果、ターン・オンされた第６ＰＭ
ＯＳトランジスタ（Ｔ６）を通してロー状態を維持する
第１クロック信号（Ｃ１）の電圧１０Ｖが第１ステージ
（ＳＴ１）の出力ラインに供給されて出力ラインはロー
状態（１０Ｖ）に充電される。また、ターン・オンされ
た第９ＰＭＯＳトランジスタ（Ｔ９）を通して負極性電
圧（ＶＮＥＧ）−８ＶがＱＬノードに充電されて第１０
ＰＭＯＳトランジスタ（Ｔ１０）が微弱にターン・オン
されるか、ＱＢノードがハイ状態であるために第１２Ｐ
ＭＯＳトランジスタ（Ｔ１２）がターン・オンされて第
１レベル・シフタ（ＬＳ１）の出力ラインには１０Ｖの
電圧が充電される。
【００５０】Ｔ２期間でスタートパルス（ＳＰ）と第４
クロック信号（Ｃ４）がロー状態になり、第１クロック
信号（Ｃ１）がハイ状態になると第６ＰＭＯＳトランジ
スタのゲートとソースの間に形成されたキャパシティ
（Ｃｇｓ）と第１キャパシティ（ＣＱ）の影響でブート
ストラッピング（Bootstrapping）現象が発生してＱノ
ードは−７Ｖ程度まで電圧を充電するようになり、確実
にハイ状態になる。このようなブートストラッピング現
象は第１乃至第３ＰＭＯＳトランジスタ（Ｔ１乃至Ｔ
３）がすべてターン・オフされてＱノードがプロティン
グ状態であるために可能である。これにより、第６ＰＭ
ＯＳトランジスタ（Ｔ６）が確実にターン・オンされて
第１クロック信号（Ｃ１）のハイ電圧（０Ｖ）が第１ス
テージ（ＳＴ１）の出力ラインに速く充電されてその出
力ラインは０Ｖのハイ状態になる。これと共に、第９Ｐ
ＭＯＳトランジスタ（Ｔ９）も確実にターン・オンされ
てターン・オンされた第１０ＰＭＯＳトランジスタ（Ｔ
１０）を経由して−８Ｖの負極性電圧（ＶＮＥＧ）が第
１レベル・シフタ（ＬＳ１）の出力ラインに速く充電さ
れる。この場合、第１０ＰＭＯＳトランジスタ（Ｔ１
０）の内部に形成された寄生キャパシティ（Ｃｇｓ）と
第３キャパシティ（ＣＱＬ）によりＱＬノードにもブー
トストラッピング現象が発生してＱＬノードは−１８Ｖ
程度まで上昇する確実なハイ状態になり、負極性電圧
（ＶＮＥＧ）がレベル・シフタ（ＬＳ１）の出力ライン
に速く充電される。
クロック信号（Ｃ４）がロー状態になり、第１クロック
信号（Ｃ１）がハイ状態になると第６ＰＭＯＳトランジ
スタのゲートとソースの間に形成されたキャパシティ
（Ｃｇｓ）と第１キャパシティ（ＣＱ）の影響でブート
ストラッピング（Bootstrapping）現象が発生してＱノ
ードは−７Ｖ程度まで電圧を充電するようになり、確実
にハイ状態になる。このようなブートストラッピング現
象は第１乃至第３ＰＭＯＳトランジスタ（Ｔ１乃至Ｔ
３）がすべてターン・オフされてＱノードがプロティン
グ状態であるために可能である。これにより、第６ＰＭ
ＯＳトランジスタ（Ｔ６）が確実にターン・オンされて
第１クロック信号（Ｃ１）のハイ電圧（０Ｖ）が第１ス
テージ（ＳＴ１）の出力ラインに速く充電されてその出
力ラインは０Ｖのハイ状態になる。これと共に、第９Ｐ
ＭＯＳトランジスタ（Ｔ９）も確実にターン・オンされ
てターン・オンされた第１０ＰＭＯＳトランジスタ（Ｔ
１０）を経由して−８Ｖの負極性電圧（ＶＮＥＧ）が第
１レベル・シフタ（ＬＳ１）の出力ラインに速く充電さ
れる。この場合、第１０ＰＭＯＳトランジスタ（Ｔ１
０）の内部に形成された寄生キャパシティ（Ｃｇｓ）と
第３キャパシティ（ＣＱＬ）によりＱＬノードにもブー
トストラッピング現象が発生してＱＬノードは−１８Ｖ
程度まで上昇する確実なハイ状態になり、負極性電圧
（ＶＮＥＧ）がレベル・シフタ（ＬＳ１）の出力ライン
に速く充電される。
【００５１】Ｔ３期間で第１クロック信号（Ｃ１）がロ
ー状態になり、第２クロック信号（Ｃ２）がハイ状態に
なるとＱノードの電圧はまた約２Ｖ程度落ちてターン・
オンされた第６ＰＭＯＳトランジスタ（Ｔ６）を経由し
て第１クロック信号（Ｃ１）のロー状態の電圧（１０
Ｖ）が第１ステージ（ＳＴ１）の出力ラインに充電され
る。これと共に、ハイ状態の第２クロック信号（Ｃ２）
により第１１ＰＭＯＳトランジスタ（Ｔ１１）がターン
・オンされて第１供給電圧（ＶＳＳ）である約１０Ｖの
電圧が第１レベル・シフタ（ＬＳ１）の出力ラインに充
電される。この場合、ハイ状態の第２クロック信号（Ｃ
２）により第８ＰＭＯＳトランジスタ（Ｔ８）がターン
・オンされてＱＬノードには約７．２Ｖ程度の電圧が充
電されるので第１０ＰＭＯＳトランジスタ（Ｔ１０）が
ターン・オフされる。
ー状態になり、第２クロック信号（Ｃ２）がハイ状態に
なるとＱノードの電圧はまた約２Ｖ程度落ちてターン・
オンされた第６ＰＭＯＳトランジスタ（Ｔ６）を経由し
て第１クロック信号（Ｃ１）のロー状態の電圧（１０
Ｖ）が第１ステージ（ＳＴ１）の出力ラインに充電され
る。これと共に、ハイ状態の第２クロック信号（Ｃ２）
により第１１ＰＭＯＳトランジスタ（Ｔ１１）がターン
・オンされて第１供給電圧（ＶＳＳ）である約１０Ｖの
電圧が第１レベル・シフタ（ＬＳ１）の出力ラインに充
電される。この場合、ハイ状態の第２クロック信号（Ｃ
２）により第８ＰＭＯＳトランジスタ（Ｔ８）がターン
・オンされてＱＬノードには約７．２Ｖ程度の電圧が充
電されるので第１０ＰＭＯＳトランジスタ（Ｔ１０）が
ターン・オフされる。
【００５２】Ｔ４期間で第３クロック信号（Ｃ３）がハ
イ状態になると第４ＰＭＯＳトランジスタ（Ｔ４）がタ
ーン・オンされて第２供給電圧（ＶＤＤ）である０Ｖが
ＱＢノードに充電されることで第３、第７、第１２ＰＭ
ＯＳトランジスタ（Ｔ３、Ｔ７、Ｔ１２）がターン・オ
ンされる。ターン・オンされた第３ＰＭＯＳトランジス
タ（Ｔ３）を経由してＱノードに充電された約２Ｖの電
圧は１０Ｖに変わるようになり、ターン・オンされた第
７ＰＭＯＳトランジスタ（Ｔ７）を経由して第１ステー
ジ（ＳＴ１）の出力ラインは１０Ｖを維持するようにな
る。そして、ターン・オンされた第１２ＰＭＯＳトラン
ジスタ（Ｔ１２）により第１レベル・シフタ（ＬＳ１）
の出力ラインは１０Ｖを維持する。この場合、第２キャ
パシティ（ＣＱＢ）は第３及び第７ＰＭＯＳトランジス
タ（Ｔ３、Ｔ７）の漏洩電流によりＱＢノードの電圧が
歪曲されることを防止する。
イ状態になると第４ＰＭＯＳトランジスタ（Ｔ４）がタ
ーン・オンされて第２供給電圧（ＶＤＤ）である０Ｖが
ＱＢノードに充電されることで第３、第７、第１２ＰＭ
ＯＳトランジスタ（Ｔ３、Ｔ７、Ｔ１２）がターン・オ
ンされる。ターン・オンされた第３ＰＭＯＳトランジス
タ（Ｔ３）を経由してＱノードに充電された約２Ｖの電
圧は１０Ｖに変わるようになり、ターン・オンされた第
７ＰＭＯＳトランジスタ（Ｔ７）を経由して第１ステー
ジ（ＳＴ１）の出力ラインは１０Ｖを維持するようにな
る。そして、ターン・オンされた第１２ＰＭＯＳトラン
ジスタ（Ｔ１２）により第１レベル・シフタ（ＬＳ１）
の出力ラインは１０Ｖを維持する。この場合、第２キャ
パシティ（ＣＱＢ）は第３及び第７ＰＭＯＳトランジス
タ（Ｔ３、Ｔ７）の漏洩電流によりＱＢノードの電圧が
歪曲されることを防止する。
【００５３】Ｔ５期間で第４クロック信号（Ｃ４）がハ
イ状態になると第２ＰＭＯＳトランジスタ（Ｔ２）がタ
ーン・オンされる。しかし、第１及び第５ＰＭＯＳトラ
ンジスタ（Ｔ１、Ｔ５）はターン・オフ状態を維持する
のでＱＢノードは０Ｖを維持する。従って、第３、第
７、第１２ＰＭＯＳトランジスタ（Ｔ３、Ｔ７、Ｔ１
２）がターン・オン状態を維持するので第１ステージ
（ＳＴ１）の出力ラインと第１レベル・シフタ（ＬＳ
１）の出力ラインは１０Ｖを維持する。
イ状態になると第２ＰＭＯＳトランジスタ（Ｔ２）がタ
ーン・オンされる。しかし、第１及び第５ＰＭＯＳトラ
ンジスタ（Ｔ１、Ｔ５）はターン・オフ状態を維持する
のでＱＢノードは０Ｖを維持する。従って、第３、第
７、第１２ＰＭＯＳトランジスタ（Ｔ３、Ｔ７、Ｔ１
２）がターン・オン状態を維持するので第１ステージ
（ＳＴ１）の出力ラインと第１レベル・シフタ（ＬＳ
１）の出力ラインは１０Ｖを維持する。
【００５４】第２ステージ（ＳＴ２）と第２レベル・シ
フタ（ＬＳ２）は前述した第１ステージ（ＳＴ１）及び
レベル・シフタ（ＬＳ１）と同一の構成を有する。た
だ、第２ステージ（ＳＴ２）と第２レベル・シフタ（Ｌ
Ｓ２）は前記第１ステージ（ＳＴ１）及びレベル・シフ
タ（ＬＳ１）に利用されたクロック信号などとは一クロ
ックずつ位相差を有するクロック信号と第１ステージ
（ＳＴ１）の出力信号を利用して前記のように動作す
る。これにより、第２ステージ（ＳＴ１）及び第２レベ
ル・シフタ（ＬＳ２）は第１ステージ（ＳＴ１）及びレ
ベル・シフタ（ＬＳ１）と対比して一クロックずつシフ
トされた信号（ＳＯ２）及びレベル・シフティングされ
た信号（ＬＯ２）を出力するようになる。
フタ（ＬＳ２）は前述した第１ステージ（ＳＴ１）及び
レベル・シフタ（ＬＳ１）と同一の構成を有する。た
だ、第２ステージ（ＳＴ２）と第２レベル・シフタ（Ｌ
Ｓ２）は前記第１ステージ（ＳＴ１）及びレベル・シフ
タ（ＬＳ１）に利用されたクロック信号などとは一クロ
ックずつ位相差を有するクロック信号と第１ステージ
（ＳＴ１）の出力信号を利用して前記のように動作す
る。これにより、第２ステージ（ＳＴ１）及び第２レベ
ル・シフタ（ＬＳ２）は第１ステージ（ＳＴ１）及びレ
ベル・シフタ（ＬＳ１）と対比して一クロックずつシフ
トされた信号（ＳＯ２）及びレベル・シフティングされ
た信号（ＬＯ２）を出力するようになる。
【００５５】図８は本発明の異なる実施例によるレベル
・シフタを内蔵したシフト・レジスタを図示したもの
で、第１ステージ（ＳＴ１）及び第１レベル・シフタ
（ＬＳ１）に対する詳細回路を図示したものである。
・シフタを内蔵したシフト・レジスタを図示したもの
で、第１ステージ（ＳＴ１）及び第１レベル・シフタ
（ＬＳ１）に対する詳細回路を図示したものである。
【００５６】図８に図示された第１ステージ（ＳＴ１）
は図６に図示された第１ステージ（ＳＴ１）と同一の構
成を有する。
は図６に図示された第１ステージ（ＳＴ１）と同一の構
成を有する。
【００５７】第１レベル・シフタ（ＬＳ１）は図６に示
された第１レベル・シフタ（ＬＳ１）と対比して第１０
ＰＭＯＳトランジスタ（Ｔ１０）の漏洩電流による出力
信号（ＬＳ１）の歪曲を防止するための第１３ＰＭＯＳ
トランジスタ（Ｔ１３）と、ＱＬノードのプリチャージ
ングによる出力信号（ＬＳ１）の歪曲を防止するための
第１４ＰＭＯＳトランジスタ（Ｔ１４）とを更に具備す
る。このために第１３ＰＭＯＳトランジスタ（Ｔ１３）
はＱＬノードとＱＢノード及び第１レベル・シフタ（Ｌ
Ｓ１）の出力ラインと第２ＰＭＯＳトランジスタ（Ｔ
２）のゲート端子及び第１供給電圧（ＶＳＳ）入力ライ
ンの間に接続される。
された第１レベル・シフタ（ＬＳ１）と対比して第１０
ＰＭＯＳトランジスタ（Ｔ１０）の漏洩電流による出力
信号（ＬＳ１）の歪曲を防止するための第１３ＰＭＯＳ
トランジスタ（Ｔ１３）と、ＱＬノードのプリチャージ
ングによる出力信号（ＬＳ１）の歪曲を防止するための
第１４ＰＭＯＳトランジスタ（Ｔ１４）とを更に具備す
る。このために第１３ＰＭＯＳトランジスタ（Ｔ１３）
はＱＬノードとＱＢノード及び第１レベル・シフタ（Ｌ
Ｓ１）の出力ラインと第２ＰＭＯＳトランジスタ（Ｔ
２）のゲート端子及び第１供給電圧（ＶＳＳ）入力ライ
ンの間に接続される。
【００５８】このような構成を有する第１ステージ（Ｓ
Ｔ１）及び第１レベル・シフタ（ＬＳ１）の動作過程を
図９に図示された駆動波形と結びつけて説明すると次の
とおりである。
Ｔ１）及び第１レベル・シフタ（ＬＳ１）の動作過程を
図９に図示された駆動波形と結びつけて説明すると次の
とおりである。
【００５９】Ｔ１期間でスタートパルス（ＳＰ）と第４
クロック信号（Ｃ４）が同時にハイ状態になると第１及
び第２ＰＭＯＳトランジスタ（Ｔ１、Ｔ２）がターン・
オンされてＱノードは約２Ｖ程度の電圧が充電される。
これによりＱノードにゲート端子が接続された第６及び
第９ＰＭＯＳトランジスタ（Ｔ６、Ｔ９）が徐々にター
ン・オンされる。これと共に、ハイ状態のスタートパル
ス（ＳＰ）により第５ＰＭＯＳトランジスタ（Ｔ５）が
ターン・オンされて第１供給電圧（ＶＳＳ）入力ライン
からの１０Ｖの電圧がＱＢノードに充電される。これに
より、ＱＢノードにゲート端子が接続された第３及び第
７ＰＭＯＳトランジスタ（Ｔ３、Ｔ７）がターン・オフ
される。この結果、ターン・オンされた第６ＰＭＯＳト
ランジスタ（Ｔ６）を通してロー状態を維持する第１ク
ロック信号（Ｃ１）の電圧１０Ｖがシフト・レジスタ
（５６）の出力ラインに供給されて出力ラインはロー状
態（１０Ｖ）に充電される。ここで、徐々にターン・オ
ンされた第９ＰＭＯＳトランジスタ（Ｔ９）を通して負
極性電圧（ＶＮＥＧ）−８ＶがＱＬノードにプリチャー
ジングされて第１レベル・シフタ（ＬＳ１）の出力ライ
ンに−８Ｖの電圧が流入されて出力信号（ＬＯ１）が歪
曲される場合が発生する。第１４ＰＭＯＳトランジスタ
（Ｔ１４）はこのようにＴ１期間で第１レベル・シフタ
（ＬＳ１）の出力信号（ＬＯ１）が歪曲されることを防
止する。このために、第１４ＰＭＯＳトランジスタ（Ｔ
１４）のゲート端子は第２ＰＭＯＳトランジスタ（Ｔ
２）のゲート端子に接続されて、ソース端子とドレーン
端子のそれぞれは第１レベル・シフタ（ＬＳ１）の出力
ラインと第１供給電圧（ＶＳＳ）入力ラインに接続され
る。このような第１４ＰＭＯＳトランジスタ（Ｔ１４）
はハイ状態の第４クロック信号（Ｃ４）によりターン・
オンされてＴ１期間でＱＬノードがプリチャージングさ
れて第１０ＰＭＯＳトランジスタ（Ｔ１０）がターン・
オンされても第１レベル・シフタ（ＬＳ１）の出力ライ
ンが１０Ｖを維持する。
クロック信号（Ｃ４）が同時にハイ状態になると第１及
び第２ＰＭＯＳトランジスタ（Ｔ１、Ｔ２）がターン・
オンされてＱノードは約２Ｖ程度の電圧が充電される。
これによりＱノードにゲート端子が接続された第６及び
第９ＰＭＯＳトランジスタ（Ｔ６、Ｔ９）が徐々にター
ン・オンされる。これと共に、ハイ状態のスタートパル
ス（ＳＰ）により第５ＰＭＯＳトランジスタ（Ｔ５）が
ターン・オンされて第１供給電圧（ＶＳＳ）入力ライン
からの１０Ｖの電圧がＱＢノードに充電される。これに
より、ＱＢノードにゲート端子が接続された第３及び第
７ＰＭＯＳトランジスタ（Ｔ３、Ｔ７）がターン・オフ
される。この結果、ターン・オンされた第６ＰＭＯＳト
ランジスタ（Ｔ６）を通してロー状態を維持する第１ク
ロック信号（Ｃ１）の電圧１０Ｖがシフト・レジスタ
（５６）の出力ラインに供給されて出力ラインはロー状
態（１０Ｖ）に充電される。ここで、徐々にターン・オ
ンされた第９ＰＭＯＳトランジスタ（Ｔ９）を通して負
極性電圧（ＶＮＥＧ）−８ＶがＱＬノードにプリチャー
ジングされて第１レベル・シフタ（ＬＳ１）の出力ライ
ンに−８Ｖの電圧が流入されて出力信号（ＬＯ１）が歪
曲される場合が発生する。第１４ＰＭＯＳトランジスタ
（Ｔ１４）はこのようにＴ１期間で第１レベル・シフタ
（ＬＳ１）の出力信号（ＬＯ１）が歪曲されることを防
止する。このために、第１４ＰＭＯＳトランジスタ（Ｔ
１４）のゲート端子は第２ＰＭＯＳトランジスタ（Ｔ
２）のゲート端子に接続されて、ソース端子とドレーン
端子のそれぞれは第１レベル・シフタ（ＬＳ１）の出力
ラインと第１供給電圧（ＶＳＳ）入力ラインに接続され
る。このような第１４ＰＭＯＳトランジスタ（Ｔ１４）
はハイ状態の第４クロック信号（Ｃ４）によりターン・
オンされてＴ１期間でＱＬノードがプリチャージングさ
れて第１０ＰＭＯＳトランジスタ（Ｔ１０）がターン・
オンされても第１レベル・シフタ（ＬＳ１）の出力ライ
ンが１０Ｖを維持する。
【００６０】Ｔ２期間で、スタートパルス（ＳＰ）と第
４クロック信号（Ｃ４）がロー状態になり、第１クロッ
ク信号（Ｃ１）がハイ状態になると第６ＰＭＯＳトラン
ジスタのゲートとソースの間に形成されたキャパシティ
（Ｃｇｓ）と第１キャパシティ（ＣＱ）の影響でブート
ストラッピング現象が発生してＱノードは−７Ｖ程度ま
で電圧を充電するようになり、確実にハイ状態になる。
これにより、第６ＰＭＯＳトランジスタ（Ｔ６）が確実
にターン・オンされて第１クロック信号（Ｃ１）のハイ
電圧（０Ｖ）が第１ステージ（ＳＴ１）の出力ラインに
速く充電されてその出力ラインは０Ｖのハイ状態にな
る。これと共に、第９ＰＭＯＳトランジスタ（Ｔ９）も
確実にターン・オンされてターン・オンされた第１０Ｐ
ＭＯＳトランジスタ（Ｔ１０）を経由して−８Ｖの負極
性電圧（ＶＮＥＧ）が第１レベル・シフタ（ＬＳ１）の
出力ラインに速く充電される。この場合、第１０ＰＭＯ
Ｓトランジスタ（Ｔ１０）の内部に形成された寄生キャ
パシティ（Ｃｇｓ）と第２キャパシティ（ＣＱＬ）によ
りＱＬノードにもブートストラッピング現象が発生して
ＱＬノードは−１８Ｖ程度まで上昇する確実なハイ状態
になり、負極性電圧（ＶＮＥＧ）がレベル・シフタ（Ｌ
Ｓ１）の出力ラインに速く充電される。
４クロック信号（Ｃ４）がロー状態になり、第１クロッ
ク信号（Ｃ１）がハイ状態になると第６ＰＭＯＳトラン
ジスタのゲートとソースの間に形成されたキャパシティ
（Ｃｇｓ）と第１キャパシティ（ＣＱ）の影響でブート
ストラッピング現象が発生してＱノードは−７Ｖ程度ま
で電圧を充電するようになり、確実にハイ状態になる。
これにより、第６ＰＭＯＳトランジスタ（Ｔ６）が確実
にターン・オンされて第１クロック信号（Ｃ１）のハイ
電圧（０Ｖ）が第１ステージ（ＳＴ１）の出力ラインに
速く充電されてその出力ラインは０Ｖのハイ状態にな
る。これと共に、第９ＰＭＯＳトランジスタ（Ｔ９）も
確実にターン・オンされてターン・オンされた第１０Ｐ
ＭＯＳトランジスタ（Ｔ１０）を経由して−８Ｖの負極
性電圧（ＶＮＥＧ）が第１レベル・シフタ（ＬＳ１）の
出力ラインに速く充電される。この場合、第１０ＰＭＯ
Ｓトランジスタ（Ｔ１０）の内部に形成された寄生キャ
パシティ（Ｃｇｓ）と第２キャパシティ（ＣＱＬ）によ
りＱＬノードにもブートストラッピング現象が発生して
ＱＬノードは−１８Ｖ程度まで上昇する確実なハイ状態
になり、負極性電圧（ＶＮＥＧ）がレベル・シフタ（Ｌ
Ｓ１）の出力ラインに速く充電される。
【００６１】Ｔ３期間で第１クロック信号（Ｃ１）がロ
ー状態になり、第２クロック信号（Ｃ２）がハイ状態に
なるとＱノードの電圧はまた約２Ｖ程度落ちてターン・
オンされた第６ＰＭＯＳトランジスタ（Ｔ６）を経由し
て第１クロック信号（Ｃ１）のロー状態の電圧（１０
Ｖ）が第１ステージ（ＳＴ１）の出力ラインに充電され
る。これと共に、ハイ状態の第２クロック信号（Ｃ２）
により第１１ＰＭＯＳトランジスタ（Ｔ１１）がターン
・オンされて第１供給電圧（ＶＳＳ）である約１０Ｖの
電圧が第１レベル・シフタ（ＬＳ１）の出力ラインに充
電される。この場合、ハイ状態の第２クロック信号（Ｃ
２）により第８ＰＭＯＳトランジスタ（Ｔ８）がターン
・オンされてＱＬノードには約７．２Ｖ程度の電圧が充
電されるので第１０ＰＭＯＳトランジスタ（Ｔ１０）が
ターン・オフされる。
ー状態になり、第２クロック信号（Ｃ２）がハイ状態に
なるとＱノードの電圧はまた約２Ｖ程度落ちてターン・
オンされた第６ＰＭＯＳトランジスタ（Ｔ６）を経由し
て第１クロック信号（Ｃ１）のロー状態の電圧（１０
Ｖ）が第１ステージ（ＳＴ１）の出力ラインに充電され
る。これと共に、ハイ状態の第２クロック信号（Ｃ２）
により第１１ＰＭＯＳトランジスタ（Ｔ１１）がターン
・オンされて第１供給電圧（ＶＳＳ）である約１０Ｖの
電圧が第１レベル・シフタ（ＬＳ１）の出力ラインに充
電される。この場合、ハイ状態の第２クロック信号（Ｃ
２）により第８ＰＭＯＳトランジスタ（Ｔ８）がターン
・オンされてＱＬノードには約７．２Ｖ程度の電圧が充
電されるので第１０ＰＭＯＳトランジスタ（Ｔ１０）が
ターン・オフされる。
【００６２】Ｔ４期間で第３クロック信号（Ｃ３）がハ
イ状態になると第４ＰＭＯＳトランジスタ（Ｔ４）がタ
ーン・オンされて第２供給電圧（ＶＤＤ）である０Ｖが
ＱＢノードに充電されることで第３、第７、第１２ＰＭ
ＯＳトランジスタ（Ｔ３、Ｔ７、Ｔ１２）がターン・オ
ンされる。ターン・オンされた第３ＰＭＯＳトランジス
タ（Ｔ３）を経由してＱノードに充電された約２Ｖの電
圧は１０Ｖに放電されるようになり、ターン・オンされ
た第７ＰＭＯＳトランジスタ（Ｔ７）を経由して第１ス
テージ（ＳＴ１）の出力ラインは１０Ｖを維持するよう
になる。そして、ターン・オンされた第１２ＰＭＯＳト
ランジスタ（Ｔ１２）により第１レベル・シフタ（ＬＳ
１）の出力ラインは１０Ｖを維持する。ここで、第９Ｐ
ＭＯＳトランジスタ（Ｔ９）がターン・オフ状態になる
ことによりＱＬノードがプロティング状態になる。この
場合、第１０ＰＭＯＳトランジスタ（Ｔ１０）の漏洩電
流によりＱＬノードが約７Ｖの電圧でハイ状態、即ち−
８Ｖ側に徐々に変化する。これにより、第１０ＰＭＯＳ
トランジスタ（Ｔ１０）が徐々にターン・オンされて第
１レベル・シフタ（ＬＳ１）の出力ライン上の電圧が歪
曲される場合が発生する。第１３ＰＭＯＳトランジスタ
（Ｔ１３）はこのようなＴ４期間で第１レベル・シフタ
（ＬＳ１）の出力信号（ＬＯ１）が歪曲されることを防
止する。このために、第１３ＰＭＯＳトランジスタ（Ｔ
１３）はＱＢノードにゲート端子が接続されて、ソース
端子とドレイン端子のそれぞれがＱＬノードと第１レベ
ル・シフタ（ＬＳ１）の出力ラインに接続される。この
ような第１３ＰＭＯＳトランジスタ（Ｔ１３）はターン
・オンされた第４ＰＭＯＳトランジスタ（Ｔ４）による
ＱＢノードのハイ状態によりターン・オンされる。これ
により、ＱＬノードが第１レベル・シフタ（ＬＳ１）と
電気的に接続されてプロティング区間が発生されなくな
る。これと共に、第１レベル・シフタ（ＬＳ１）出力ラ
イン上のロー状態（１０Ｖ）の電圧がＱＬノードに供給
されて第１０ＰＭＯＳトランジスタ（Ｔ１０）はターン
・オフ状態を維持するので第１レベル・シフタ（ＬＳ
１）の出力ラインは１０Ｖのロー状態を維持することが
できる。
イ状態になると第４ＰＭＯＳトランジスタ（Ｔ４）がタ
ーン・オンされて第２供給電圧（ＶＤＤ）である０Ｖが
ＱＢノードに充電されることで第３、第７、第１２ＰＭ
ＯＳトランジスタ（Ｔ３、Ｔ７、Ｔ１２）がターン・オ
ンされる。ターン・オンされた第３ＰＭＯＳトランジス
タ（Ｔ３）を経由してＱノードに充電された約２Ｖの電
圧は１０Ｖに放電されるようになり、ターン・オンされ
た第７ＰＭＯＳトランジスタ（Ｔ７）を経由して第１ス
テージ（ＳＴ１）の出力ラインは１０Ｖを維持するよう
になる。そして、ターン・オンされた第１２ＰＭＯＳト
ランジスタ（Ｔ１２）により第１レベル・シフタ（ＬＳ
１）の出力ラインは１０Ｖを維持する。ここで、第９Ｐ
ＭＯＳトランジスタ（Ｔ９）がターン・オフ状態になる
ことによりＱＬノードがプロティング状態になる。この
場合、第１０ＰＭＯＳトランジスタ（Ｔ１０）の漏洩電
流によりＱＬノードが約７Ｖの電圧でハイ状態、即ち−
８Ｖ側に徐々に変化する。これにより、第１０ＰＭＯＳ
トランジスタ（Ｔ１０）が徐々にターン・オンされて第
１レベル・シフタ（ＬＳ１）の出力ライン上の電圧が歪
曲される場合が発生する。第１３ＰＭＯＳトランジスタ
（Ｔ１３）はこのようなＴ４期間で第１レベル・シフタ
（ＬＳ１）の出力信号（ＬＯ１）が歪曲されることを防
止する。このために、第１３ＰＭＯＳトランジスタ（Ｔ
１３）はＱＢノードにゲート端子が接続されて、ソース
端子とドレイン端子のそれぞれがＱＬノードと第１レベ
ル・シフタ（ＬＳ１）の出力ラインに接続される。この
ような第１３ＰＭＯＳトランジスタ（Ｔ１３）はターン
・オンされた第４ＰＭＯＳトランジスタ（Ｔ４）による
ＱＢノードのハイ状態によりターン・オンされる。これ
により、ＱＬノードが第１レベル・シフタ（ＬＳ１）と
電気的に接続されてプロティング区間が発生されなくな
る。これと共に、第１レベル・シフタ（ＬＳ１）出力ラ
イン上のロー状態（１０Ｖ）の電圧がＱＬノードに供給
されて第１０ＰＭＯＳトランジスタ（Ｔ１０）はターン
・オフ状態を維持するので第１レベル・シフタ（ＬＳ
１）の出力ラインは１０Ｖのロー状態を維持することが
できる。
【００６３】Ｔ５期間で第４クロック信号（Ｃ４）がハ
イ状態になると第２ＰＭＯＳトランジスタ（Ｔ２）がタ
ーン・オンされる。しかし、第１及び第５ＰＭＯＳトラ
ンジスタ（Ｔ１、Ｔ５）はターン・オフ状態を維持する
のでＱＢノードは０Ｖを維持する。従って、第３、第
７、第１２ＰＭＯＳトランジスタ（Ｔ３、Ｔ７、Ｔ１
２）がターン・オン状態を維持するので第１ステージ
（ＳＴ１）の出力ラインと第１レベル・シフタ（ＬＳ
１）の出力ラインは１０Ｖを維持する。
イ状態になると第２ＰＭＯＳトランジスタ（Ｔ２）がタ
ーン・オンされる。しかし、第１及び第５ＰＭＯＳトラ
ンジスタ（Ｔ１、Ｔ５）はターン・オフ状態を維持する
のでＱＢノードは０Ｖを維持する。従って、第３、第
７、第１２ＰＭＯＳトランジスタ（Ｔ３、Ｔ７、Ｔ１
２）がターン・オン状態を維持するので第１ステージ
（ＳＴ１）の出力ラインと第１レベル・シフタ（ＬＳ
１）の出力ラインは１０Ｖを維持する。
【００６４】図１０は本発明のまた異なる実施例による
シフト・レジスタを図示したもので、特に第１ステージ
（ＳＴ１）と第１レベル・シフタ（ＬＳ１）に対する詳
細回路を図示したものである。
シフト・レジスタを図示したもので、特に第１ステージ
（ＳＴ１）と第１レベル・シフタ（ＬＳ１）に対する詳
細回路を図示したものである。
【００６５】図１０に図示された第１ステージ（ＳＴ
１）は図８に図示された第１ステージ（ＳＴ１）と同一
の構成を有する。
１）は図８に図示された第１ステージ（ＳＴ１）と同一
の構成を有する。
【００６６】第１レベル・シフタ（ＬＳ１）は図８に図
示された第１レベル・シフタ（ＬＳ１）と対比してＰＭ
ＯＳの前段電圧が低い場合、ＱＬノードの電圧が第９Ｐ
ＭＯＳトランジスタ（Ｔ９）の漏洩電流により歪曲され
て、それにより出力信号（ＬＯ１）が歪曲されることを
防止するための第１５ＰＭＯＳトランジスタ（Ｔ１５）
とを更に具備する。このために第１５ＰＭＯＳトランジ
スタ（Ｔ１５）は負極性電圧（ＶＮＥＧ）入力ラインと
第１０ＰＭＯＳトランジスタ（Ｔ１０）のソース端子の
間にダイオード型に接続される。
示された第１レベル・シフタ（ＬＳ１）と対比してＰＭ
ＯＳの前段電圧が低い場合、ＱＬノードの電圧が第９Ｐ
ＭＯＳトランジスタ（Ｔ９）の漏洩電流により歪曲され
て、それにより出力信号（ＬＯ１）が歪曲されることを
防止するための第１５ＰＭＯＳトランジスタ（Ｔ１５）
とを更に具備する。このために第１５ＰＭＯＳトランジ
スタ（Ｔ１５）は負極性電圧（ＶＮＥＧ）入力ラインと
第１０ＰＭＯＳトランジスタ（Ｔ１０）のソース端子の
間にダイオード型に接続される。
【００６７】このような構成を有する第１ステージ（Ｓ
Ｔ１）と第１レベル・シフタ（ＬＳ１）の動作過程を図
９に図示された駆動波形と結びつけて説明すると次のと
おりである。
Ｔ１）と第１レベル・シフタ（ＬＳ１）の動作過程を図
９に図示された駆動波形と結びつけて説明すると次のと
おりである。
【００６８】Ｔ１期間でスタートパルス（ＳＰ）と第４
クロック信号（Ｃ４）が同時にハイ状態になると第１及
び第２ＰＭＯＳトランジスタ（Ｔ１、Ｔ２）がターン・
オンされてＱノードには約２Ｖ程度の電圧が充電され
る。これによりＱノードにゲート端子が接続された第６
及び第９ＰＭＯＳトランジスタ（Ｔ６、Ｔ９）が徐々に
ターン・オンされる。これと共に、ハイ状態のスタート
パルス（ＳＰ）により第５ＰＭＯＳトランジスタ（Ｔ
５）がターン・オンされて第１供給電圧（ＶＳＳ）入力
ラインからの１０Ｖの電圧がＱＢノードに充電される。
これにより、ＱＢノードにゲート端子が接続された第３
及び第７ＰＭＯＳトランジスタ（Ｔ３、Ｔ７）がターン
・オフされる。この結果、ターン・オンされた第６ＰＭ
ＯＳトランジスタ（Ｔ６）を通してロー状態を維持する
第１クロック信号（Ｃ１）の電圧１０Ｖが第１ステージ
（ＳＴ１）の出力ラインに供給されて出力ラインはロー
状態（１０Ｖ）に充電される。第１４ＰＭＯＳトランジ
スタ（Ｔ１４）はハイ状態の第４クロック信号（Ｃ４）
によりターン・オンされて第１０ＰＭＯＳトランジスタ
（Ｔ１０）がＱＬノードのプリチャージングにターン・
オンされても第１レベル・シフタ（ＬＳ１）の出力ライ
ンが１０Ｖを維持する。
クロック信号（Ｃ４）が同時にハイ状態になると第１及
び第２ＰＭＯＳトランジスタ（Ｔ１、Ｔ２）がターン・
オンされてＱノードには約２Ｖ程度の電圧が充電され
る。これによりＱノードにゲート端子が接続された第６
及び第９ＰＭＯＳトランジスタ（Ｔ６、Ｔ９）が徐々に
ターン・オンされる。これと共に、ハイ状態のスタート
パルス（ＳＰ）により第５ＰＭＯＳトランジスタ（Ｔ
５）がターン・オンされて第１供給電圧（ＶＳＳ）入力
ラインからの１０Ｖの電圧がＱＢノードに充電される。
これにより、ＱＢノードにゲート端子が接続された第３
及び第７ＰＭＯＳトランジスタ（Ｔ３、Ｔ７）がターン
・オフされる。この結果、ターン・オンされた第６ＰＭ
ＯＳトランジスタ（Ｔ６）を通してロー状態を維持する
第１クロック信号（Ｃ１）の電圧１０Ｖが第１ステージ
（ＳＴ１）の出力ラインに供給されて出力ラインはロー
状態（１０Ｖ）に充電される。第１４ＰＭＯＳトランジ
スタ（Ｔ１４）はハイ状態の第４クロック信号（Ｃ４）
によりターン・オンされて第１０ＰＭＯＳトランジスタ
（Ｔ１０）がＱＬノードのプリチャージングにターン・
オンされても第１レベル・シフタ（ＬＳ１）の出力ライ
ンが１０Ｖを維持する。
【００６９】Ｔ２期間でスタートパルス（ＳＰ）と第４
クロック信号（Ｃ４）がロー状態になり、第１クロック
信号（Ｃ１）がハイ状態になると第６ＰＭＯＳトランジ
スタのゲートとソースの間に形成されたキャパシティ
（Ｃｇｓ）と第１キャパシティ（ＣＱ）の影響でブート
ストラッピング現象が発生してＱノードは−７Ｖ程度ま
で電圧を充電するようになり、確実にハイ状態になる。
このようなブートストラッピング現象は第１乃至第３Ｐ
ＭＯＳトランジスタ（Ｔ１乃至Ｔ３）がすべてターン・
オフされてＱノードがプロティング状態であるために可
能である。これにより、第６ＰＭＯＳトランジスタ（Ｔ
６）が確実にターン・オンされて第１クロック信号（Ｃ
１）のハイ電圧（０Ｖ）が第１ステージ（ＳＴ１）の出
力ラインに速く充電されてその出力ラインは０Ｖのハイ
状態になる。これと共に、第９ＰＭＯＳトランジスタ
（Ｔ９）も確実にターン・オンされてターン・オンされ
た第１０ＰＭＯＳトランジスタ（Ｔ１０）を経由して−
８Ｖの負極性電圧（ＶＮＥＧ）が第１レベル・シフタ
（ＬＳ１）の出力ラインに速く充電される。
クロック信号（Ｃ４）がロー状態になり、第１クロック
信号（Ｃ１）がハイ状態になると第６ＰＭＯＳトランジ
スタのゲートとソースの間に形成されたキャパシティ
（Ｃｇｓ）と第１キャパシティ（ＣＱ）の影響でブート
ストラッピング現象が発生してＱノードは−７Ｖ程度ま
で電圧を充電するようになり、確実にハイ状態になる。
このようなブートストラッピング現象は第１乃至第３Ｐ
ＭＯＳトランジスタ（Ｔ１乃至Ｔ３）がすべてターン・
オフされてＱノードがプロティング状態であるために可
能である。これにより、第６ＰＭＯＳトランジスタ（Ｔ
６）が確実にターン・オンされて第１クロック信号（Ｃ
１）のハイ電圧（０Ｖ）が第１ステージ（ＳＴ１）の出
力ラインに速く充電されてその出力ラインは０Ｖのハイ
状態になる。これと共に、第９ＰＭＯＳトランジスタ
（Ｔ９）も確実にターン・オンされてターン・オンされ
た第１０ＰＭＯＳトランジスタ（Ｔ１０）を経由して−
８Ｖの負極性電圧（ＶＮＥＧ）が第１レベル・シフタ
（ＬＳ１）の出力ラインに速く充電される。
【００７０】一方、ＱＬノードの電圧はＰＭＯＳトラン
ジスタの段電圧（Ｖｔｈ）に大きい依存性を有する。こ
れにより、段電圧（Ｖｔｈ）の差により第１レベル・シ
フタ（ＬＳ１）の出力ラインに充電されたハイ状態の電
圧が歪曲される場合が発生することもできる。詳細にす
ると、Ｑノードがブートストラッピング現象で約−７Ｖ
程度まで上昇する際にターン・オンされた第９ＰＭＯＳ
トランジスタ（Ｔ９）の寄生キャパシティ（Ｃｇｓ）と
第３キャパシティ（ＣＱＬ）によりＱＬノードにもブー
トストラッピング現象が発生して約−１８Ｖ程度まで電
圧が上昇する。ここで、ＰＭＯＳトランジスタの段電圧
（Ｖｔｈ）が−３Ｖである場合、第９ＰＭＯＳトランジ
スタ（Ｔ９）はＶｇｓ＝１Ｖ、Ｖｄｓ＝−１０Ｖの条件
でターン・オフ状態になるのでＱＬノードにかかった−
１８Ｖの電圧はホルディングされてターン・オフ状態に
なるので第１０ＰＭＯＳトランジスタ（Ｔ１０）を通し
て第１レベル・シフタ（ＬＳ１）の出力ラインに供給さ
れる−８Ｖの電圧は歪曲なく維持されることができる。
反面、ＰＭＯＳトランジスタの段電圧（Ｖｔｈ）が−１
Ｖである場合、ＱＬノードにかかった−１８Ｖの電圧が
第９ＰＭＯＳトランジスタ（Ｔ９）の漏洩電流により−
８Ｖ側に放電されることにより第１レベル・シフタ（Ｌ
Ｓ１）の出力ライン上の電圧が約−６．９Ｖまで落ちる
電圧歪曲現象が発生する。このような第９ＰＭＯＳトラ
ンジスタ（Ｔ９）の漏洩を遮断するために負極性電圧
（ＶＮＥＧ）入力ラインと第９ＰＭＯＳトランジスタ
（Ｔ９）の間にダイオード形態で第１５ＰＭＯＳトラン
ジスタ（Ｔ１５）を更に挿入する。
ジスタの段電圧（Ｖｔｈ）に大きい依存性を有する。こ
れにより、段電圧（Ｖｔｈ）の差により第１レベル・シ
フタ（ＬＳ１）の出力ラインに充電されたハイ状態の電
圧が歪曲される場合が発生することもできる。詳細にす
ると、Ｑノードがブートストラッピング現象で約−７Ｖ
程度まで上昇する際にターン・オンされた第９ＰＭＯＳ
トランジスタ（Ｔ９）の寄生キャパシティ（Ｃｇｓ）と
第３キャパシティ（ＣＱＬ）によりＱＬノードにもブー
トストラッピング現象が発生して約−１８Ｖ程度まで電
圧が上昇する。ここで、ＰＭＯＳトランジスタの段電圧
（Ｖｔｈ）が−３Ｖである場合、第９ＰＭＯＳトランジ
スタ（Ｔ９）はＶｇｓ＝１Ｖ、Ｖｄｓ＝−１０Ｖの条件
でターン・オフ状態になるのでＱＬノードにかかった−
１８Ｖの電圧はホルディングされてターン・オフ状態に
なるので第１０ＰＭＯＳトランジスタ（Ｔ１０）を通し
て第１レベル・シフタ（ＬＳ１）の出力ラインに供給さ
れる−８Ｖの電圧は歪曲なく維持されることができる。
反面、ＰＭＯＳトランジスタの段電圧（Ｖｔｈ）が−１
Ｖである場合、ＱＬノードにかかった−１８Ｖの電圧が
第９ＰＭＯＳトランジスタ（Ｔ９）の漏洩電流により−
８Ｖ側に放電されることにより第１レベル・シフタ（Ｌ
Ｓ１）の出力ライン上の電圧が約−６．９Ｖまで落ちる
電圧歪曲現象が発生する。このような第９ＰＭＯＳトラ
ンジスタ（Ｔ９）の漏洩を遮断するために負極性電圧
（ＶＮＥＧ）入力ラインと第９ＰＭＯＳトランジスタ
（Ｔ９）の間にダイオード形態で第１５ＰＭＯＳトラン
ジスタ（Ｔ１５）を更に挿入する。
【００７１】Ｔ３期間で第１クロック信号（Ｃ１）がロ
ー状態になり、第２クロック信号（Ｃ２）がハイ状態に
なるとＱノードの電圧はまた約２Ｖ程度落ちてターン・
オンされた第６ＰＭＯＳトランジスタ（Ｔ６）を経由し
て第１クロック信号（Ｃ１）のロー状態の電圧（１０
Ｖ）が第１ステージ（ＳＴ１）の出力ラインに充電され
る。これと共に、ハイ状態の第２クロック信号（Ｃ２）
により第８ＰＭＯＳトランジスタ（Ｔ８）がターン・オ
ンされてＱＬノードには約７．２Ｖ程度の電圧が充電さ
れるので第１０ＰＭＯＳトランジスタ（Ｔ１０）がター
ン・オフされる。同時に、ハイ状態の第２クロック信号
（Ｃ２）により第１１ＰＭＯＳトランジスタ（Ｔ１１）
がターン・オンされて第１供給電圧（ＶＳＳ）である約
１０Ｖの電圧が第１レベル・シフタ（ＬＳ１）の出力ラ
インに充電される。
ー状態になり、第２クロック信号（Ｃ２）がハイ状態に
なるとＱノードの電圧はまた約２Ｖ程度落ちてターン・
オンされた第６ＰＭＯＳトランジスタ（Ｔ６）を経由し
て第１クロック信号（Ｃ１）のロー状態の電圧（１０
Ｖ）が第１ステージ（ＳＴ１）の出力ラインに充電され
る。これと共に、ハイ状態の第２クロック信号（Ｃ２）
により第８ＰＭＯＳトランジスタ（Ｔ８）がターン・オ
ンされてＱＬノードには約７．２Ｖ程度の電圧が充電さ
れるので第１０ＰＭＯＳトランジスタ（Ｔ１０）がター
ン・オフされる。同時に、ハイ状態の第２クロック信号
（Ｃ２）により第１１ＰＭＯＳトランジスタ（Ｔ１１）
がターン・オンされて第１供給電圧（ＶＳＳ）である約
１０Ｖの電圧が第１レベル・シフタ（ＬＳ１）の出力ラ
インに充電される。
【００７２】Ｔ４期間で第３クロック信号（Ｃ３）がハ
イ状態になると第４ＰＭＯＳトランジスタ（Ｔ４）がタ
ーン・オンされて第２供給電圧（ＶＤＤ）である０Ｖが
ＱＢノードに充電されることで第３、第７、第１３ＰＭ
ＯＳトランジスタ（Ｔ３、Ｔ７、Ｔ１３）がターン・オ
ンされる。ターン・オンされた第３ＰＭＯＳトランジス
タ（Ｔ３）を経由してＱノードに充電された約２Ｖの電
圧は１０Ｖに放電するようになり、ターン・オンされた
第７ＰＭＯＳトランジスタ（Ｔ７）を経由して第１ステ
ージ（ＳＴ１）の出力ラインは１０Ｖを維持するように
なる。そして、ターン・オンされた第１３ＰＭＯＳトラ
ンジスタ（Ｔ１３）により第１レベル・シフタ（ＬＳ
１）の出力ラインはロー状態の電圧を１０Ｖを維持す
る。
イ状態になると第４ＰＭＯＳトランジスタ（Ｔ４）がタ
ーン・オンされて第２供給電圧（ＶＤＤ）である０Ｖが
ＱＢノードに充電されることで第３、第７、第１３ＰＭ
ＯＳトランジスタ（Ｔ３、Ｔ７、Ｔ１３）がターン・オ
ンされる。ターン・オンされた第３ＰＭＯＳトランジス
タ（Ｔ３）を経由してＱノードに充電された約２Ｖの電
圧は１０Ｖに放電するようになり、ターン・オンされた
第７ＰＭＯＳトランジスタ（Ｔ７）を経由して第１ステ
ージ（ＳＴ１）の出力ラインは１０Ｖを維持するように
なる。そして、ターン・オンされた第１３ＰＭＯＳトラ
ンジスタ（Ｔ１３）により第１レベル・シフタ（ＬＳ
１）の出力ラインはロー状態の電圧を１０Ｖを維持す
る。
【００７３】Ｔ５期間で第４クロック信号（Ｃ４）がハ
イ状態になると第２ＰＭＯＳトランジスタ（Ｔ２）がタ
ーン・オンされる。しかし、第１及び第５ＰＭＯＳトラ
ンジスタ（Ｔ１、Ｔ５）はターン・オフ状態を維持する
のでＱＢノードは０Ｖを維持する。従って、第３、第
７、第１２ＰＭＯＳトランジスタ（Ｔ３、Ｔ７、Ｔ１
２）がターン・オン状態を維持するので第１ステージ
（ＳＴ１）の出力ラインと第１レベル・シフタ（ＬＳ
１）の出力ラインはロー状態（１０Ｖ）を維持する。
イ状態になると第２ＰＭＯＳトランジスタ（Ｔ２）がタ
ーン・オンされる。しかし、第１及び第５ＰＭＯＳトラ
ンジスタ（Ｔ１、Ｔ５）はターン・オフ状態を維持する
のでＱＢノードは０Ｖを維持する。従って、第３、第
７、第１２ＰＭＯＳトランジスタ（Ｔ３、Ｔ７、Ｔ１
２）がターン・オン状態を維持するので第１ステージ
（ＳＴ１）の出力ラインと第１レベル・シフタ（ＬＳ
１）の出力ラインはロー状態（１０Ｖ）を維持する。
【００７４】このように、本発明によるレベル・シフタ
を内蔵したシフト・レジスタは１０Ｖ以下のスイング電
圧を有するクロック信号及びスタートパルスを利用して
１０Ｖ以上のスイング電圧を有するシフト信号を出力す
る。特に、本発明によるレベル・シフタを内蔵したシフ
ト・レジスタはＰＭＯＳトランジスタだけを利用して最
低電圧を負極性方向にレベルダウンさせることができる
ようになる。このようなレベル・シフタを内蔵したシフ
ト・レジスタは表示装置又は図１１に図示された液晶表
示装置のゲート（スキャン）ドライバ及びデータ・ドラ
イバに適用される。
を内蔵したシフト・レジスタは１０Ｖ以下のスイング電
圧を有するクロック信号及びスタートパルスを利用して
１０Ｖ以上のスイング電圧を有するシフト信号を出力す
る。特に、本発明によるレベル・シフタを内蔵したシフ
ト・レジスタはＰＭＯＳトランジスタだけを利用して最
低電圧を負極性方向にレベルダウンさせることができる
ようになる。このようなレベル・シフタを内蔵したシフ
ト・レジスタは表示装置又は図１１に図示された液晶表
示装置のゲート（スキャン）ドライバ及びデータ・ドラ
イバに適用される。
【００７５】ここで、レベル・シフタを内蔵したシフト
・レジスタがデータ・ドライバに適用される場合より速
い速度の回路動作が要求される。しかし、レベル・シフ
タのポーリングタイムの特性がよくない場合、オーバー
ラップ駆動のためにレベル・シフタ（ＬＳ）に含まれる
第８及び第１１ＰＭＯＳトランジスタ（Ｔ８、Ｔ１１）
に第２クロック信号（Ｃ２）の代わりに第３クロック信
号（Ｃ３）が入力されるようにする。詳細には、前述し
たように第２クロック信号（Ｃ２）が第８及び第１１Ｐ
ＭＯＳトランジスタ（Ｔ８、Ｔ１１）に入力される場
合、Ｔ３期間でハイ状態の第２クロック信号（Ｃ２）に
より第８及び第１１ＰＭＯＳトランジスタ（Ｔ８、Ｔ１
１）がターン・オンされてレベル・シフタの出力ライン
が１０Ｖのロー状態に充電される。反対に、第３クロッ
ク信号（Ｃ３）が第８及び第１１ＰＭＯＳトランジスタ
（Ｔ８、Ｔ１１）に入力される場合、Ｔ３期間ではロー
状態の第２クロック信号（Ｃ２）により第８及び第１１
ＰＭＯＳトランジスタ（Ｔ８、Ｔ１１）がターン・オフ
されてレベル・シフタの出力ラインが−８Ｖのハイ状態
を維持して、Ｔ４期間でハイ状態の第３クロック信号
（Ｃ３）により第８及び第１１ＰＭＯＳトランジスタ
（Ｔ８、Ｔ１１）がターン・オンされてレベル・シフタ
の出力ラインが１０Ｖのロー状態に充電される。これに
より、レベル・シフタはＴ３とＴ４期間にかけてハイ状
態を維持する。ここで、ポーリング特性がよくなくて使
用が不可能なＴ３期間での出力波形は以前段とレベル・
シフタ（ＬＳ１）の出力波形とオーバーラップされるよ
うにして使用されなくし、安定されたハイ状態を維持す
るＴ４期間での出力波形がサンプリング信号に利用され
るようにする。
・レジスタがデータ・ドライバに適用される場合より速
い速度の回路動作が要求される。しかし、レベル・シフ
タのポーリングタイムの特性がよくない場合、オーバー
ラップ駆動のためにレベル・シフタ（ＬＳ）に含まれる
第８及び第１１ＰＭＯＳトランジスタ（Ｔ８、Ｔ１１）
に第２クロック信号（Ｃ２）の代わりに第３クロック信
号（Ｃ３）が入力されるようにする。詳細には、前述し
たように第２クロック信号（Ｃ２）が第８及び第１１Ｐ
ＭＯＳトランジスタ（Ｔ８、Ｔ１１）に入力される場
合、Ｔ３期間でハイ状態の第２クロック信号（Ｃ２）に
より第８及び第１１ＰＭＯＳトランジスタ（Ｔ８、Ｔ１
１）がターン・オンされてレベル・シフタの出力ライン
が１０Ｖのロー状態に充電される。反対に、第３クロッ
ク信号（Ｃ３）が第８及び第１１ＰＭＯＳトランジスタ
（Ｔ８、Ｔ１１）に入力される場合、Ｔ３期間ではロー
状態の第２クロック信号（Ｃ２）により第８及び第１１
ＰＭＯＳトランジスタ（Ｔ８、Ｔ１１）がターン・オフ
されてレベル・シフタの出力ラインが−８Ｖのハイ状態
を維持して、Ｔ４期間でハイ状態の第３クロック信号
（Ｃ３）により第８及び第１１ＰＭＯＳトランジスタ
（Ｔ８、Ｔ１１）がターン・オンされてレベル・シフタ
の出力ラインが１０Ｖのロー状態に充電される。これに
より、レベル・シフタはＴ３とＴ４期間にかけてハイ状
態を維持する。ここで、ポーリング特性がよくなくて使
用が不可能なＴ３期間での出力波形は以前段とレベル・
シフタ（ＬＳ１）の出力波形とオーバーラップされるよ
うにして使用されなくし、安定されたハイ状態を維持す
るＴ４期間での出力波形がサンプリング信号に利用され
るようにする。
【００７６】図１１は本発明の実施例によるポリ・シリ
コン型の液晶表示装置の構成を概略的に図示する。図４
の液晶表示装置は画像表示部（３９）、データ・シフト
・レジスタ（５１）、ゲート・シフト・レジスタ（５
３）、そしてサンプリング・スイッチ・アレイ（３５）
が形成された液晶パネル（３０）と、制御回路及びデー
タ・ドライバＩＣが集積化された制御チップ（４２）が
実装された印刷回路基板（４０）と、液晶パネル（３
０）と印刷回路基板（４０）を電気的に接続させるフレ
キシブル印刷回路フィルム（４４）とを具備する。
コン型の液晶表示装置の構成を概略的に図示する。図４
の液晶表示装置は画像表示部（３９）、データ・シフト
・レジスタ（５１）、ゲート・シフト・レジスタ（５
３）、そしてサンプリング・スイッチ・アレイ（３５）
が形成された液晶パネル（３０）と、制御回路及びデー
タ・ドライバＩＣが集積化された制御チップ（４２）が
実装された印刷回路基板（４０）と、液晶パネル（３
０）と印刷回路基板（４０）を電気的に接続させるフレ
キシブル印刷回路フィルム（４４）とを具備する。
【００７７】液晶パネル（３０）に含まれる画像表示部
（３９）、データ・シフト・レジスタ（５１）、サンプ
リング・スイッチ・アレイ（３５）、ゲート・シフト・
レジスタ（５３）は同一工程で形成される。特に、液晶
パネル（３０）に含まれる薄膜トランジスタはＮＭＯＳ
またはＰＭＯＳの薄膜トランジスタだけで構成されてお
り、ＣＭＯＳ薄膜トランジスタで構成される場合より工
程数を減らして信頼性を向上させて製造単価を節減する
ことができる。
（３９）、データ・シフト・レジスタ（５１）、サンプ
リング・スイッチ・アレイ（３５）、ゲート・シフト・
レジスタ（５３）は同一工程で形成される。特に、液晶
パネル（３０）に含まれる薄膜トランジスタはＮＭＯＳ
またはＰＭＯＳの薄膜トランジスタだけで構成されてお
り、ＣＭＯＳ薄膜トランジスタで構成される場合より工
程数を減らして信頼性を向上させて製造単価を節減する
ことができる。
【００７８】画像表示部（３９）には液晶セル（ＬＣ）
がマトリックス形態で配列されて画像を表示する。液晶
セル（ＬＣ）のそれぞれはゲートライン（ＧＬ）とデー
タライン（ＤＬ）の交差点に接続されたスイッチング素
子としてポリ・シリコンを利用した薄膜トランジスタ
（ＴＦＴ）を含む。薄膜トランジスタ（ＴＦＴ）がアモ
ルファス・シリコンより電荷の移動度が１００倍程度速
いポリ・シリコンを利用することにより液晶セル（Ｌ
Ｃ）は順次的な方式で駆動される。ゲートライン（Ｇ
Ｌ）はゲート・シフト・レジスタ（５３）を通してスキ
ャンパルスを供給受ける。データライン（ＤＬ）はサン
プリング・スイッチ・アレイ（３５）を通してビデオ信
号を供給受ける。
がマトリックス形態で配列されて画像を表示する。液晶
セル（ＬＣ）のそれぞれはゲートライン（ＧＬ）とデー
タライン（ＤＬ）の交差点に接続されたスイッチング素
子としてポリ・シリコンを利用した薄膜トランジスタ
（ＴＦＴ）を含む。薄膜トランジスタ（ＴＦＴ）がアモ
ルファス・シリコンより電荷の移動度が１００倍程度速
いポリ・シリコンを利用することにより液晶セル（Ｌ
Ｃ）は順次的な方式で駆動される。ゲートライン（Ｇ
Ｌ）はゲート・シフト・レジスタ（５３）を通してスキ
ャンパルスを供給受ける。データライン（ＤＬ）はサン
プリング・スイッチ・アレイ（３５）を通してビデオ信
号を供給受ける。
【００７９】ゲート・シフト・レジスタ（５３）は前述
したように多数のステージで構成されるシフト・ステー
ジ・アレイ（３６）と、ステージとゲートライン（Ｇ
Ｌ）のそれぞれの間に接続されたレベル・シフタで構成
されたレベル・シフタ・アレイ（３８）とを具備する。
したように多数のステージで構成されるシフト・ステー
ジ・アレイ（３６）と、ステージとゲートライン（Ｇ
Ｌ）のそれぞれの間に接続されたレベル・シフタで構成
されたレベル・シフタ・アレイ（３８）とを具備する。
【００８０】シフト・ステージ・アレイ（３６）のステ
ージは制御チップ（４２）からのスタートパルス（Ｓ
Ｐ）をシフトさせ、レベル・シフタに順次的にシフトパ
ルスを供給する。
ージは制御チップ（４２）からのスタートパルス（Ｓ
Ｐ）をシフトさせ、レベル・シフタに順次的にシフトパ
ルスを供給する。
【００８１】レベル・シフタ・アレイ（３８）のレベル
・シフタはステージからのシフト・パルスをそのスイン
グ電圧をゲートライン（ＧＬ）のそれぞれにスキャン・
パルスで供給する。例えば、レベル・シフタ・アレイ
（３８）はシフト・ステージ・アレイ（３６）で１０Ｖ
以下のスイング電圧を有して入力されるシフト信号を、
負極性の電圧を含めて１０Ｖ以上のスイング幅を有する
ようにレベル・シフトしてスキャン・パルスで出力す
る。
・シフタはステージからのシフト・パルスをそのスイン
グ電圧をゲートライン（ＧＬ）のそれぞれにスキャン・
パルスで供給する。例えば、レベル・シフタ・アレイ
（３８）はシフト・ステージ・アレイ（３６）で１０Ｖ
以下のスイング電圧を有して入力されるシフト信号を、
負極性の電圧を含めて１０Ｖ以上のスイング幅を有する
ようにレベル・シフトしてスキャン・パルスで出力す
る。
【００８２】データ・シフタ・レジスター（５１）は前
述したように多数のステージで構成されるシフト・ステ
ージ・アレイ（３１）と、ステージとサンプリング・ス
イッチ・アレイ（３５）のサンプリング・スイッチのそ
れぞれの間に接続されたレベル・シフタで構成されたレ
ベル・シフタ・アレイ（３３）とを具備する。
述したように多数のステージで構成されるシフト・ステ
ージ・アレイ（３１）と、ステージとサンプリング・ス
イッチ・アレイ（３５）のサンプリング・スイッチのそ
れぞれの間に接続されたレベル・シフタで構成されたレ
ベル・シフタ・アレイ（３３）とを具備する。
【００８３】シフト・ステージ・アレイ（３１）のステ
ージは制御チップ（４２）からのスタートパルス（Ｓ
Ｐ）をシフトさせ、レベル・シフタに順次的にシフトパ
ルスを供給する。レベル・シフタ・アレイ（３３）のレ
ベル・シフタはステージからのシフト・パルスをそのス
イング電圧を増大させ、サンプリングスイッチのそれぞ
れにサンプリング信号で供給する。例えば、レベル・シ
フタ・アレイ（３３）はシフト・ステージ・アレイ（３
１）で１０Ｖ以下のスイング電圧を有して入力されるシ
フト信号を、負極性の電圧を含めて１０Ｖ以上のスイン
グ幅を有するようにレベル・シフトしてサンプリング信
号で出力する。
ージは制御チップ（４２）からのスタートパルス（Ｓ
Ｐ）をシフトさせ、レベル・シフタに順次的にシフトパ
ルスを供給する。レベル・シフタ・アレイ（３３）のレ
ベル・シフタはステージからのシフト・パルスをそのス
イング電圧を増大させ、サンプリングスイッチのそれぞ
れにサンプリング信号で供給する。例えば、レベル・シ
フタ・アレイ（３３）はシフト・ステージ・アレイ（３
１）で１０Ｖ以下のスイング電圧を有して入力されるシ
フト信号を、負極性の電圧を含めて１０Ｖ以上のスイン
グ幅を有するようにレベル・シフトしてサンプリング信
号で出力する。
【００８４】サンプリング・スイッチ・アレイ（３５）
はデータライン（ＤＬ）に出力段がそれぞれ接続されて
データ・シフタ・レジスタ（５１）から入力されるサン
プリング信号により駆動される多数のサンプリング・ス
イッチ（図示しない）で構成される。サンプリング・ス
イッチはサンプリング信号に応答して制御チップ（４
２）から入力されるビデオ信号を順次的にサンプリング
してデータライン（ＤＬ）に供給する。
はデータライン（ＤＬ）に出力段がそれぞれ接続されて
データ・シフタ・レジスタ（５１）から入力されるサン
プリング信号により駆動される多数のサンプリング・ス
イッチ（図示しない）で構成される。サンプリング・ス
イッチはサンプリング信号に応答して制御チップ（４
２）から入力されるビデオ信号を順次的にサンプリング
してデータライン（ＤＬ）に供給する。
【００８５】制御チップ（４２）に含まれる制御回路
（図示しない）は外部から供給されるビデオデータをデ
ータ駆動ＩＣに伝送すると共にフレキシブル印刷回路フ
ィルム（４４）を通してデータ・シフタ・レジスタ（５
１）及びゲート・シフト・レジスタ（５３）に必要な駆
動制御信号を提供する。ここで、制御チップ（４２）で
データ・シフタ・レジスタ（５１）及びゲート・シフト
・レジスタ（５３）に供給するクロック信号は１０Ｖ以
下のスイング電圧を有するので消費電力を減らすことが
できる。データ駆動ＩＣ（図示しない）は制御回路から
入力されたビデオデータをアナログ信号に変換してフレ
キシブル印刷回路フィルム（４４）に供給する。
（図示しない）は外部から供給されるビデオデータをデ
ータ駆動ＩＣに伝送すると共にフレキシブル印刷回路フ
ィルム（４４）を通してデータ・シフタ・レジスタ（５
１）及びゲート・シフト・レジスタ（５３）に必要な駆
動制御信号を提供する。ここで、制御チップ（４２）で
データ・シフタ・レジスタ（５１）及びゲート・シフト
・レジスタ（５３）に供給するクロック信号は１０Ｖ以
下のスイング電圧を有するので消費電力を減らすことが
できる。データ駆動ＩＣ（図示しない）は制御回路から
入力されたビデオデータをアナログ信号に変換してフレ
キシブル印刷回路フィルム（４４）に供給する。
【００８６】
【発明の効果】上述したのように、本発明によるレベル
・シフタを内蔵したシフト・レジスタはポリ・シリコン
を利用した同一タイプの薄膜トランジスタだけを利用し
てレベル・シフタを内蔵することができるようにしたも
のである。特に、本発明によるレベル・シフタを内蔵し
たシフト・レジスタはポリ・シリコンを利用した同一タ
イプの薄膜トランジスタだけを利用して入力信号の最低
の電圧レベルを負極性の方向にレベル・ダウンさせ、シ
フト信号に出力することができる。これにより、シフト
・レジスタに供給されるクロック信号など及びスタート
・パルスのスイング幅を減らして消費電力を節減するこ
とができる。
・シフタを内蔵したシフト・レジスタはポリ・シリコン
を利用した同一タイプの薄膜トランジスタだけを利用し
てレベル・シフタを内蔵することができるようにしたも
のである。特に、本発明によるレベル・シフタを内蔵し
たシフト・レジスタはポリ・シリコンを利用した同一タ
イプの薄膜トランジスタだけを利用して入力信号の最低
の電圧レベルを負極性の方向にレベル・ダウンさせ、シ
フト信号に出力することができる。これにより、シフト
・レジスタに供給されるクロック信号など及びスタート
・パルスのスイング幅を減らして消費電力を節減するこ
とができる。
【００８７】そして、本発明によるレベル・シフタを内
蔵したシフト・レジスタはポリ・シリコンを利用するＥ
Ｌ表示装置又は液晶表示装置の表示パネルのゲート（ス
キャン）ドライバ及びデータ・ドライバに適用した場
合、画素マトリックスと同一の工程で形成されて表示パ
ネルに内蔵することができる。このようにレベル・シフ
タを内蔵したシフト・レジスタが表示パネルに内蔵され
る場合、その表示パネルに供給されるクロック信号及び
スタート・パルスのスイング幅を減らすことができるの
で消費電力を節減することができる。
蔵したシフト・レジスタはポリ・シリコンを利用するＥ
Ｌ表示装置又は液晶表示装置の表示パネルのゲート（ス
キャン）ドライバ及びデータ・ドライバに適用した場
合、画素マトリックスと同一の工程で形成されて表示パ
ネルに内蔵することができる。このようにレベル・シフ
タを内蔵したシフト・レジスタが表示パネルに内蔵され
る場合、その表示パネルに供給されるクロック信号及び
スタート・パルスのスイング幅を減らすことができるの
で消費電力を節減することができる。
【００８８】以上説明した内容を通して当業者であれば
本発明の技術思想を逸脱しない範囲で多様な変更及び修
正の可能であることが分かる。従って、本発明の技術的
な範囲は明細書の詳細な説明に記載された内容に限らず
特許請求の範囲によって定められるべきである。
本発明の技術思想を逸脱しない範囲で多様な変更及び修
正の可能であることが分かる。従って、本発明の技術的
な範囲は明細書の詳細な説明に記載された内容に限らず
特許請求の範囲によって定められるべきである。
【図１】関連技術におけるポリ・シリコンを採用した液
晶表示装置の構成を概略的に図示したブロック図であ
る。
晶表示装置の構成を概略的に図示したブロック図であ
る。
【図２】図１に図示されたシフト・レジスタの構成を図
示したブロック図である。
示したブロック図である。
【図３】図２に図示されたシフト・レジスタの入出力の
波形図である。
波形図である。
【図４】本発明の実施例によるレベル・シフタを有する
シフト・レジスタを図示したブロック図である。
シフト・レジスタを図示したブロック図である。
【図５Ａ】図４に図示されたシフト・レジスタの入出力
の波形図である。
の波形図である。
【図５Ｂ】図４に図示されたシフト・レジスタの入出力
の波形図である。
の波形図である。
【図５Ｃ】図４に図示されたシフト・レジスタの入出力
の波形図である。
の波形図である。
【図６】本発明の第１実施例によるレベル・シフタを有
するシフト・レジスタの詳細の回路図である。
するシフト・レジスタの詳細の回路図である。
【図７】図６に図示されたシフト・レジスタの入出力の
波形図である。
波形図である。
【図８】本発明の第２実施例によるレベル・シフタを有
するシフト・レジスタの詳細の回路図である。
するシフト・レジスタの詳細の回路図である。
【図９】図８に図示されたシフト・レジスタの入出力の
波形図である。
波形図である。
【図１０】本発明の第３実施例によるレベル・シフタを
有するシフト・レジスタの詳細の回路図である。
有するシフト・レジスタの詳細の回路図である。
【図１１】本発明の実施例によるレベル・シフタを有す
るシフト・レジスタを含むポリ・シリコン型の液晶表示
装置の構成を概略的に図示したブロック図である。
るシフト・レジスタを含むポリ・シリコン型の液晶表示
装置の構成を概略的に図示したブロック図である。
ＳＴ１乃至ＳＴｎ：ステージ
ＬＳ１乃至ＬＳｎ：レベル・シフタ
１０、３０：液晶パネル
１２、３９：画像表示部
１４、５１：データ・シフト・レジスタ
１５、３５：サンプリング・スイッチ・アレイ
１６、５３：ゲート・シフト・レジスタ
１８、４４：フレキシブル印刷回路フィルム
２０：印刷回路基板
２２、４２：制御チップ
２４、３３、３４、３８：レベル・シフタ・アレイ
３１、３２、３６：シフト・ステージ・アレイ
５０：第１制御部
５２：第２制御部
５４：出力バッファ部
５８：第３制御部
６０：出力部
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０９Ｇ 3/20 Ｇ０９Ｇ 3/20 ６２２Ｅ
６２３ ６２３Ｂ
６２３Ｈ
Ｇ１１Ｃ 19/00 Ｇ１１Ｃ 19/00 Ｊ
Ｈ０３Ｋ 19/0185 Ｈ０３Ｋ 19/00 １０１Ｄ
(72)発明者 河 龍 ▲ミン▼
大韓民国 慶尚北道 龜尾市 ドルヤン
２洞 77 パーク マンション 105−
1001号
(72)発明者 金 ▲ビョン▼ 求
大韓民国 慶尚北道 龜尾市 松亭洞 ド
ンヤン ハンシン アパートメント 101
−607号
Ｆターム(参考） 2H093 NC22 NC34 NC35 ND39
5C006 AA16 BB16 BC03 BC13 BC20
BF03 BF11 BF24 BF25 BF32
BF34 BF37 BF46 EB05 FA20
FA36 FA41 FA46 FA47 FA56
5C080 AA10 BB05 DD09 DD24 DD25
DD26 DD27 EE29 FF03 FF11
5J056 AA11 BB32 BB49 CC18 CC21
DD13 DD26 DD51 EE06 EE07
EE15 FF01 FF07 FF10 GG09
KK01
Claims (93)
- 【請求項１】 従属的に接続されて入力端子を通して入
力されるスタート・パルスをシフトさせ、順次的にシフ
ト・パルスを出力する多数のステージと；前記ステージ
のそれぞれから供給されるシフト・パルスの電圧レベル
をレベル・シフトさせて、出力する多数のレベル・シフ
タとを具備することを特徴とするレベル・シフタを内蔵
したシフト・レジスタ。 - 【請求項２】 前記ステージとレベル・シフタは同一タ
イプのチャンネルの薄膜トランジスタだけで構成される
ことを特徴とする請求項１記載のレベル・シフタを内蔵
したシフト・レジスタ。 - 【請求項３】 前記ステージとレベル・シフタはＰチャ
ンネルの薄膜トランジスタだけで構成されることを特徴
とする請求項２記載のレベル・シフタを内蔵したシフト
・レジスタ。 - 【請求項４】 前記シフト・レジスタは前記シフト・パ
ルスの最低の電圧レベルを負極性の電圧にダウンさせ
て、出力することを特徴とする請求項１記載のレベル・
シフタを内蔵したシフト・レジスタ。 - 【請求項５】 前記ステージのそれぞれは第１及び第２
ノードの電圧により第１クロック信号及び第１供給電圧
のうちのいずれか一つを選択して出力するための出力バ
ッファ部と；スタート・パルスにより前記第１ノードを
制御する第１制御部と；前記スタート・パルス及び第２
クロック信号により前記第２ノードを制御する第２制御
部とを具備することを特徴とする請求項１記載のレベル
・シフタを内蔵したシフト・レジスタ。 - 【請求項６】 前記第１制御部は前記スタート・パルス
及び前記第１ノードの間の導電通路と、その導電通路を
前記スタート・パルスにより制御する制御電極を有する
第１トランジスタとを具備することを特徴とする請求項
５記載のレベル・シフタを内蔵したシフト・レジスタ。 - 【請求項７】 前記第１制御部は前記トランジスタの出
力端子と前記第１ノードの間の導電通路と、その導電通
路を第３クロック信号により制御する制御電極を有する
第２トランジスタとを更に具備することを特徴とする請
求項６記載のレベル・シフタを内蔵したシフト・レジス
タ。 - 【請求項８】 前記第１制御部は前記第１ノードと第１
供給電圧の入力ラインの間の導電通路と、その導電通路
を前記第２ノードの電圧により制御する制御する制御電
極を有する第３トランジスタとを更に具備することを特
徴とする請求項７記載のレベル・シフタを内蔵したシフ
ト・レジスタ。 - 【請求項９】 前記第２制御部は第２供給電圧の入力ラ
インと前記第２ノードの間の導電通路と、その導電通路
を前記第２クロック信号により制御する制御電極を有す
る第４トランジスタと、前記第２ノードと前記第１供給
電圧の入力ラインの間の導電通路と、その導電通路を前
記スタート・パルスにより制御する制御電極を有する第
５トランジスタとを具備することを特徴とする請求項８
記載のレベル・シフタを内蔵したシフト・レジスタ。 - 【請求項１０】 前記出力バッファ部は前記第１クロッ
ク信号の入力ラインと前記ステージの出力ラインの間の
導電通路と、その導電通路を前記第１ノードの電圧によ
り制御する制御電極を有する第６トランジスタと；前記
ステージの出力ラインと前記第１供給電圧の入力ライン
の間の導電通路と、その導電通路を前記第２ノードの電
圧により制御する制御電極を有する第７トランジスタと
を更に具備することを特徴とする請求項９記載のレベル
・シフタを内蔵したシフト・レジスタ。 - 【請求項１１】 前記出力バッファ部は前記第６トラン
ジスタの制御電極と前記ステージの出力ラインの間に接
続されてその制御電極の電圧をブートストラッピングさ
せるための第１キャパシティとを更に具備することを特
徴とする請求項１０記載のレベル・シフタを内蔵したシ
フト・レジスタ。 - 【請求項１２】 前記レベル・シフタのそれぞれは前記
第３ノードの電圧により第１供給電圧及び第３供給電圧
のうちのいずれか一つの電圧を選択して出力するための
出力部と；前記第１ノード及び第４クロック信号により
前記第３ノードを制御するための第３制御部とを具備す
ることを特徴とする請求項１０記載のレベル・シフタを
内蔵したシフト・レジスタ。 - 【請求項１３】 前記第３制御部は第３ノードと前記レ
ベル・シフタの出力ラインの間の導電通路と、その導電
通路を前記第４クロック信号により制御する制御電極を
有する第８トランジスタと、前記第３供給電圧の入力ラ
インと前記第３ノードの間の導電通路と、その導電通路
を前記第１ノードの電圧により制御する制御電極を有す
る第９トランジスタとを具備することを特徴とする請求
項１２記載のレベル・シフタを内蔵したシフト・レジス
タ。 - 【請求項１４】 前記出力バッファ部は前記第３供給電
圧の入力ラインと前記レベル・シフタの出力ラインの間
の導電通路と、その導電通路を前記第３ノードの電圧に
より制御する制御電極を有する第１０トランジスタと；
前記レベル・シフタの出力ラインと前記第１供給電圧の
入力ラインの間の導電通路と、その導電通路を前記第４
クロック信号により制御する制御電極を有する第１１ト
ランジスタとを更に具備することを特徴とする請求項１
３記載のレベル・シフタを内蔵したシフト・レジスタ。 - 【請求項１５】 前記レベル・シフタは外部のノイズに
より前記レベル・シフタの出力ラインの出力電圧が歪曲
されることを防止するために前記出力ラインと前記第１
供給電圧の入力の間の導電通路と、その導電通路を前記
第２ノードの電圧により制御する制御電極を有する第１
２トランジスタとを更に具備することを特徴とする請求
項１４記載のレベル・シフタを内蔵したシフト・レジス
タ。 - 【請求項１６】 前記第３ノードがプロティングされる
場合、第１０トランジスタの漏洩電流により前記レベル
・シフタの出力ラインの出力電圧が歪曲されることを防
止するために前記第３ノードと前記レベル・シフタの間
の導電通路と、その導電通路を前記第２ノードの電圧に
より制御する制御電極を有する第１３トランジスタとを
更に具備することを特徴とする請求項１５記載のレベル
・シフタを内蔵したシフト・レジスタ。 - 【請求項１７】 前記レベル・シフタは前記スタート・
パルスが入力される区間で前記第１ノードの電圧により
ターン・オンされた第９トランジスタにより前記第１０
トランジスタがターン・オンされて前記レベル・シフタ
の出力ラインの出力電圧が歪曲されることを防止するた
めに前記レベル・シフタの出力ラインと前記第１供給電
圧の入力ラインの間の導電通路と、その導電通路を前記
第３クロック信号により制御する制御電極を有する第１
４トランジスタとを更に具備することを特徴とする請求
項１６記載のレベル・シフタを内蔵したシフト・レジス
タ。 - 【請求項１８】 前記レベル・シフタは前記第９トラン
ジスタの漏洩電流により前記レベル・シフタの出力ライ
ンの出力電圧が歪曲されることを防止するために前記第
３供給電圧の入力ラインと前記第９トランジスタの入力
ラインの間の導電通路と、その導電通路を前記第３供給
電圧により制御する制御電極を有する第１５トランジス
タとを更に具備することを特徴とする請求項１７記載の
レベル・シフタを内蔵したシフト・レジスタ。 - 【請求項１９】 前記出力部は前記第１０トランジスタ
の制御電極と前記レベル・シフタの出力ラインの間に接
続されてその制御電極の電圧をブートストラッピングさ
せるための第２キャパシティとを更に具備することを特
徴とする請求項１４記載のレベル・シフタを内蔵したシ
フト・レジスタ。 - 【請求項２０】 前記第１乃至第３供給電圧は第３、第
２、第１順に電圧レベルが小さくなることを特徴とする
請求項１２記載のレベル・シフタを内蔵したシフト・レ
ジスタ。 - 【請求項２１】 前記第１乃至第４クロック信号は第
１、第４、第２、第３順にしたクロックずつ位相遅延さ
れたクロック信号であり、前記第３クロック信号は前記
スタート・パルスと同位相を有するクロック信号である
ことを特徴とする請求項１２記載のレベル・シフタを内
蔵したシフト・レジスタ。 - 【請求項２２】 前記第３制御部は、第３ノードと前記
レベル・シフタの出力ラインの間の導電通路と、その導
電通路を前記第２クロック信号により制御する制御電極
を有する第８トランジスタと；前記第３供給電圧の入力
ラインと前記第３ノードの間の導電通路と、その導電通
路を前記第１ノードの電圧により制御する制御電極を有
する第９トランジスタとを具備して、前記出力部は、第
３供給電圧の入力ラインと前記レベル・シフタの出力ラ
インの間の導電通路と、その導電通路を前記第３ノード
の電圧により制御する制御電極を有する第１０トランジ
スタと；前記レベル・シフタの出力ラインと前記第１供
給電圧の入力ラインの間の導電通路と、その導電通路を
前記第２クロック信号により制御する制御電極を有する
第１１トランジスタとを具備することを特徴とする請求
項２１記載のレベル・シフタを内蔵したシフト・レジス
タ。 - 【請求項２３】 前記レベル・シフタからの出力パルス
は以前段のレベル・シフタの出力パルスと部分的にオバ
ーラップされることを特徴とする請求項２２記載のレベ
ル・シフタを内蔵したシフト・レジスタ。 - 【請求項２４】 表示パネルのスキャンラインにスキャ
ンパルスを供給するためのスキャン・ドライバにおい
て、従属的に接続されて入力端子を通して入力されるス
タート・パルスをシフトさせ、順次的にシフト・パルス
を出力する多数のステージと；前記ステージのそれぞれ
から供給されるシフト・パルスの電圧レベルをレベル・
シフトさせ、前記スキャンパルスに出力する多数のレベ
ル・シフタを含むシフト・レジスタとを具備することを
特徴とするスキャン・ドライバ。 - 【請求項２５】 前記シフト・レジスタは同一タイプの
チャンネルの薄膜トランジスタだけで構成されることを
特徴とする請求項２４記載のスキャン・ドライバ。 - 【請求項２６】 前記シフト・レジスタはＰチャンネル
の薄膜トランジスタだけで構成されることを特徴とする
請求項２５記載のスキャン・ドライバ。 - 【請求項２７】 前記レベル・シフタは前記シフト・パ
ルスの最低の電圧レベルを負極性の電圧にダウンさせ、
出力することを特徴とする請求項２４記載のスキャン・
ドライバ。 - 【請求項２８】 前記ステージのそれぞれは第１及び第
２ノードの電圧により第１クロック信号及び第１供給電
圧の中のいずれか一つを選択して出力するための出力バ
ッファ部と；スタート・パルスにより前記第１ノードを
制御する第１制御部と；前記スタート・パルス及び第２
クロック信号により前記第２ノードを制御する第２制御
部とを具備することを特徴とする請求項２４記載のスキ
ャン・ドライバ。 - 【請求項２９】 前記第１制御部は前記スタート・パル
ス及び前記第１ノードの間の導電通路と、その導電通路
を前記スタート・パルスにより制御する制御電極を有す
る第１トランジスタとを具備することを特徴とする請求
項２８記載のスキャン・ドライバ。 - 【請求項３０】 前記第１制御部は前記トランジスタの
出力端子と前記第１ノードの間の導電通路と、その導電
通路を第３クロック信号により制御する制御電極を有す
る第２トランジスタとを更に具備することを特徴とする
請求項２９記載のスキャン・ドライバ。 - 【請求項３１】 前記第１制御部は前記第１ノードと第
１供給電圧の入力ラインの間の導電通路と、その導電通
路を前記第２ノードの電圧により制御する制御電極を有
する第３トランジスタとを更に具備することを特徴とす
る請求項３０記載のスキャン・ドライバ。 - 【請求項３２】 前記第２制御部は第２供給電圧の入力
ラインと前記２ノードの間の導電通路と、その導電通路
を前記第２クロック信号により制御する制御電極を有す
る第４トランジスタと、前記第２ノードと前記第１供給
電圧の入力ラインの間の導電通路と、その導電通路を前
記スタート・パルスにより制御する制御電極を有する第
５トランジスタとを具備することを特徴とする請求項３
１記載のスキャン・ドライバ。 - 【請求項３３】 前記出力バッファ部は前記第１クロッ
ク信号の入力ラインと前記ステージの出力ラインの間の
導電通路と、その導電通路を前記第１ノードの電圧によ
り制御する制御電極を有する第６トランジスタと；前記
ステージの出力ラインと前記第１供給電圧の入力ライン
の間の導電通路と、その導電通路を前記第２ノードの電
圧により制御する制御電極を有する第７トランジスタと
を更に具備することを特徴とする請求項３２記載のスキ
ャン・ドライバ。 - 【請求項３４】 前記出力バッファ部は前記第６トラン
ジスタの制御電極と前記ステージの出力ラインの間に接
続されてその制御電極の電圧をブートストラッピングさ
せるための第１キャパシティとを更に具備することを特
徴とする請求項３３記載のスキャン・ドライバ。 - 【請求項３５】 前記レベル・シフタのそれぞれは前記
第３ノードの電圧により第１供給電圧及び第３供給電圧
のうちのいずれか一つの電圧を選択して出力するための
出力部と；前記第１ノード及び第４クロック信号により
前記第３ノードを制御するための第３制御部とを具備す
ることを特徴とする請求項３３記載のスキャン・ドライ
バ。 - 【請求項３６】 前記第３制御部は第３ノードと前記レ
ベル・シフタの出力ラインの間の導電通路と、その導電
通路を前記第４クロック信号により制御する制御電極を
有する第８トランジスタと、前記第３供給電圧の入力ラ
インと前記第３ノードの間の導電通路と、その導電通路
を前記第１ノードの電圧により制御する制御電極を有す
る第９トランジスタとを具備することを特徴とする請求
項３５記載のスキャン・ドライバ。 - 【請求項３７】 前記出力部は前記第３供給電圧の入力
ラインと前記レベル・シフタの出力ラインの間の導電通
路と、その導電通路を前記第３ノードの電圧により制御
する制御電極を有する第１０トランジスタと；前記レベ
ル・シフタの出力ラインと前記第１供給電圧の入力ライ
ンの間の導電通路と、その導電通路を前記第４クロック
信号により制御する制御電極を有する第１１トランジス
タとを更に具備することを特徴とする請求項３６記載の
スキャン・ドライバ。 - 【請求項３８】 前記レベル・シフタは外部のノイズに
より前記レベル・シフタの出力ラインの出力電圧が歪曲
されることを防止するために前記出力ラインと前記第１
供給電圧の入力の間の導電通路と、その導電通路を前記
第２ノードの電圧により制御する制御電極を有する第１
２トランジスタとを更に具備することを特徴とする請求
項３７記載のスキャン・ドライバ。 - 【請求項３９】 前記レベル・シフタは前記第３ノード
がプロティングされる場合、第１０トランジスタの漏洩
電流により前記レベル・シフタの出力ラインの出力電圧
が歪曲されることを防止するために前記第３ノードと前
記レベル・シフタの間の導電通路と、その導電通路を前
記第２ノードの電圧により制御する制御電極を有する第
１３トランジスタとを更に具備することを特徴とする請
求項３８記載のスキャン・ドライバ。 - 【請求項４０】 前記レベル・シフタは前記スタート・
パルスが入力される区間で前記第１ノードの電圧により
ターン・オンされた第９トランジスタにより前記第１０
トランジスタがターン・オンされて前記レベル・シフタ
の出力ラインの出力電圧が歪曲されることを防止するた
めに前記レベル・シフタの出力ラインと前記第１供給電
圧の入力ラインの間の導電通路と、その導電通路を前記
第３クロック信号により制御する制御電極を有する第１
４トランジスタとを更に具備することを特徴とする請求
項３９記載のスキャン・ドライバ。 - 【請求項４１】 前記レベル・シフタは前記第９トラン
ジスタの漏洩電流により前記レベル・シフタの出力ライ
ンの出力電圧が歪曲されることを防止するために前記第
３供給電圧の入力ラインと前記第９トランジスタの入力
ラインの間の導電通路と、その導電通路を前記第３供給
電圧により制御する制御電極を有する第１５トランジス
タとを更に具備することを特徴とする請求項４０記載の
スキャン・ドライバ。 - 【請求項４２】 前記出力部は前記第１０トランジスタ
の制御電極と前記レベル・シフタの出力ラインの間に接
続されてその制御電極の電圧をブートストラッピングさ
せるための第２キャパシティとを更に具備することを特
徴とする請求項４１記載のスキャン・ドライバ。 - 【請求項４３】 前記第１乃至第３供給電圧は第３、第
２、第１順に電圧レベルが小さくなることを特徴とする
請求項３５記載のスキャン・ドライバ。 - 【請求項４４】 前記第１乃至第４クロック信号は第
１、第４、第２、第３順にしたクロックずつ位相遅延さ
れたクロック信号であり、前記第３クロック信号は前記
スタート・パルスと同位相を有するクロック信号である
ことを特徴とする請求項３５記載のスキャン・ドライ
バ。 - 【請求項４５】 前記第３制御部は、第３ノードと前記
レベル・シフタの出力ラインの間の導電通路と、その導
電通路を前記第２クロック信号により制御する制御電極
を有する第８トランジスタと；前記第３供給電圧の入力
ラインと前記第３ノードの間の導電通路と、その導電通
路を前記第１ノードの電圧により制御する制御電極を有
する第９トランジスタとを具備しており、前記出力部
は、第３供給電圧の入力ラインと前記レベル・シフタの
出力ラインの間の導電通路と、その導電通路を前記第３
ノードの電圧により制御する制御電極を有する第１０ト
ランジスタと；前記レベル・シフタの出力ラインと前記
第１供給電圧の入力ラインの間の導電通路と、その導電
通路を前記第２クロック信号により制御する制御電極を
有する第１１トランジスタとを具備することを特徴とす
る請求項４４記載のスキャン・ドライバ。 - 【請求項４６】 前記レベル・シフタからの出力パルス
は以前段のレベル・シフタの出力パルスと部分的にオバ
ーラップされることを特徴とする請求項４５記載のスキ
ャン・ドライバ。 - 【請求項４７】 表示パネルのデータラインのビデオ信
号を供給するためのデータ・ドライバにおいて、入力サ
ンプリング信号に応答して前記ビデオ信号をサンプリン
グして出力するためのサンプリング・スイッチ・アレイ
と；従属的に接続されて入力端子を通して入力されるス
タート・パルスをシフトさせ、順次的にシフト・パルス
を出力する多数のステージと；前記ステージのそれぞれ
から供給されるシフト・パルスの電圧レベルをレベル・
シフトさせて、前記サンプリング信号に出力する多数の
レベル・シフタを含むシフト・レジスタとを具備するこ
とを特徴とするデータ・ドライバ。 - 【請求項４８】 前記シフト・レジスタは同一タイプの
チャンネルの薄膜トランジスタだけで構成されることを
特徴とする請求項４７記載のデータ・ドライバ。 - 【請求項４９】 前記シフト・レジスタはＰチャンネル
の薄膜トランジスタだけで構成されることを特徴とする
請求項４８記載のデータ・ドライバ。 - 【請求項５０】 前記レベル・シフタは前記シフト・パ
ルスの最低の電圧レベルを負極性の電圧にダウンさせ
て、出力することを特徴とする請求項４７記載のデータ
・ドライバ。 - 【請求項５１】 前記ステージのそれぞれは第１及び第
２ノードの電圧により第１クロック信号及び第１供給電
圧のうちのいずれか一つを選択して出力するための出力
バッファ部と；スタート・パルスにより前記第１ノード
を制御する第１制御部と；前記スタート・パルス及び第
２クロック信号により前記第２ノードを制御する第２制
御部とを具備することを特徴とする請求項４７記載のデ
ータ・ドライバ。 - 【請求項５２】 前記第１制御部は前記スタート・パル
ス及び前記第１ノードの間の導電通路と、その導電通路
を前記スタート・パルスにより制御する制御電極を有す
る第１トランジスタとを具備することを特徴とする請求
項５１記載のデータ・ドライバ。 - 【請求項５３】 前記第１制御部は前記トランジスタの
出力端子と前記第１ノードの間の導電通路と、その導電
通路を第３クロック信号により制御する制御電極を有す
る第２トランジスタとを更に具備することを特徴とする
請求項５２記載のデータ・ドライバ。 - 【請求項５４】 前記第１制御部は前記第１ノードと第
１供給電圧の入力ラインの間の導電通路と、その導電通
路を前記第２ノードの電圧により制御する制御電極を有
する第３トランジスタとを更に具備することを特徴とす
る請求項５３記載のデータ・ドライバ。 - 【請求項５５】 前記第２制御部は第２供給電圧の入力
ラインと前記２ノードの間の導電通路と、その導電通路
を前記第２クロック信号により制御する制御電極を有す
る第４トランジスタと、前記第２ノードと前記第１供給
電圧の入力ラインの間の導電通路と、その導電通路を前
記スタート・パルスにより制御する制御電極を有する第
５トランジスタとを具備することを特徴とする請求項５
４記載のデータ・ドライバ。 - 【請求項５６】 前記出力バッファ部は前記第１クロッ
ク信号の入力ラインと前記ステージの出力ラインの間の
導電通路と、その導電通路を前記第１ノードの電圧によ
り制御する制御電極を有する第６トランジスタと；前記
ステージの出力ラインと前記第１供給電圧の入力ライン
の間の導電通路と、その導電通路を前記第２ノードの電
圧により制御する制御電極を有する第７トランジスタと
を更に具備することを特徴とする請求項５５記載のデー
タ・ドライバ。 - 【請求項５７】 前記出力バッファ部は前記第６トラン
ジスタの制御電極と前記ステージの出力ラインの間に接
続されてその制御電極の電圧をブートストラッピングさ
せるための第１キャパシティとを更に具備することを特
徴とする請求項５６記載のデータ・ドライバ。 - 【請求項５８】 前記レベル・シフタのそれぞれは前記
第３ノードの電圧により第１供給電圧及び第３供給電圧
のうちのいずれか一つの電圧を選択して出力するための
出力部と；前記第１ノード及び第４クロック信号により
前記第３ノードを制御するための第３制御部とを具備す
ることを特徴とする請求項５６記載のデータ・ドライ
バ。 - 【請求項５９】 前記第３制御部は第３ノードと前記レ
ベル・シフタの出力ラインの間の導電通路と、その導電
通路を前記第４クロック信号により制御する制御電極を
有する第８トランジスタと、前記第３供給電圧の入力ラ
インと前記第３ノードの間の導電通路と、その導電通路
を前記第１ノードの電圧により制御する制御電極を有す
る第９トランジスタとを具備することを特徴とする請求
項５８記載のデータ・ドライバ。 - 【請求項６０】 前記出力部は前記第３供給電圧の入力
ラインと前記レベル・シフタの出力ラインの間の導電通
路と、その導電通路を前記第３ノードの電圧により制御
する制御電極を有する第１０トランジスタと；前記レベ
ル・シフタの出力ラインと前記第１供給電圧の入力ライ
ンの間の導電通路と、その導電通路を前記第４クロック
信号により制御する制御電極を有する第１１トランジス
タとを更に具備することを特徴とする請求項５９記載の
データ・ドライバ。 - 【請求項６１】 前記レベル・シフタは外部のノイズに
より前記レベル・シフタの出力ラインの出力電圧が歪曲
されることを防止するために前記出力ラインと前記第１
供給電圧の入力の間の導電通路と、その導電通路を前記
第２ノードの電圧により制御する制御電極を有する第１
２トランジスタとを更に具備することを特徴とする請求
項６０記載のデータ・ドライバ。 - 【請求項６２】 前記レベル・シフタは前記第３ノード
がプロティングされる場合、第１０トランジスタの漏洩
電流により前記レベル・シフタの出力ラインの出力電圧
が歪曲されることを防止するために前記第３ノードと前
記レベル・シフタの間の導電通路と、その導電通路を前
記第２ノードの電圧により制御する制御電極を有する第
１３トランジスタとを更に具備することを特徴とする請
求項６１記載のデータ・ドライバ。 - 【請求項６３】 前記レベル・シフタは前記スタート・
パルスが入力される区間で前記第１ノードの電圧により
ターン・オンされた第９トランジスタにより前記第１０
トランジスタがターン・オンされて前記レベル・シフタ
の出力ラインの出力電圧が歪曲されることを防止するた
めに前記レベル・シフタの出力ラインと前記第１供給電
圧の入力ラインの間の導電通路と、その導電通路を前記
第３クロック信号により制御する制御電極を有する第１
４トランジスタとを更に具備することを特徴とする請求
項６２記載のデータ・ドライバ。 - 【請求項６４】 前記レベル・シフタは前記第９トラン
ジスタの漏洩電流により前記レベル・シフタの出力ライ
ンの出力電圧が歪曲されることを防止するために前記第
３供給電圧の入力ラインと前記第９トランジスタの入力
ラインの間の導電通路と、その導電通路を前記第３供給
電圧により制御する制御電極を有する第１５トランジス
タとを更に具備することを特徴とする請求項６３記載の
データ・ドライバ。 - 【請求項６５】 前記出力部は前記第１０トランジスタ
の制御電極と前記レベル・シフタの出力ラインの間に接
続されてその制御電極の電圧をブートストラッピングさ
せるための第２キャパシティとを更に具備することを特
徴とする請求項６０記載のデータ・ドライバ。 - 【請求項６６】 前記第１乃至第３供給電圧は第３、第
２、第１順に電圧レベルが小さくなることを特徴とする
請求項５８記載のデータ・ドライバ。 - 【請求項６７】 前記第１乃至第４クロック信号は第
１、第４、第２、第３順にしたクロックずつ位相遅延さ
れたクロック信号であり、前記第３クロック信号は前記
スタート・パルスと同位相を有するクロック信号である
ことを特徴とする請求項５８記載のデータ・ドライバ。 - 【請求項６８】前記第３制御部は、第３ノードと前記レ
ベル・シフタの出力ラインの間の導電通路と、その導電
通路を前記第２クロック信号により制御する制御電極を
有する第８トランジスタと；前記第３供給電圧の入力ラ
インと前記第３ノードの間の導電通路と、その導電通路
を前記第１ノードの電圧により制御する制御電極を有す
る第９トランジスタとを具備して、前記出力部は、第３
供給電圧の入力ラインと前記レベル・シフタの出力ライ
ンの間の導電通路と、その導電通路を前記第３ノードの
電圧により制御する制御電極を有する第１０トランジス
タと；前記レベル・シフタの出力ラインと前記第１供給
電圧の入力ラインの間の導電通路と、その導電通路を前
記第２クロック信号により制御する制御電極を有する第
１１トランジスタとを具備することを特徴とする請求項
６７記載のデータ・ドライバ。 - 【請求項６９】 前記レベル・シフタからの出力パルス
は以前段のレベル・シフタの出力パルスと部分的にオー
バーラップされることを特徴とする請求項６８記載のデ
ータ・ドライバ。 - 【請求項７０】 画像表示のための液晶セルのマトリッ
クスを具備する液晶パネルと；前記液晶パネルのスキャ
ンラインにスキャンパルスを供給するためのスキャン・
ドライバと；前記液晶パネルのデータラインにビデオ信
号を供給するためのデータ・ドライバとを具備してな
り；前記スキャン・ドライバは、従属的に接続されて入
力端子を通して入力されるスタート・パルスをシフトさ
せて、順次的にシフト・パルスを出力する多数の第１ス
テージと、前記第１ステージのそれぞれから供給される
シフト・パルスの電圧レベルをレベル・シフトさせて、
前記サンプリング信号に出力する多数の第１レベル・シ
フタを含む第１シフト・レジスタとを具備しており、前
記データ・ドライバは入力サンプリング信号に応答して
前記ビデオ信号をサンプリングして出力するためのサン
プリング・スイッチ・アレイと、従属的に接続されて入
力端子を通して入力されるスタート・パルスをシフトさ
せて、順次的にシフト・パルスを出力する多数の第２ス
テージと、前記第２ステージのそれぞれから供給される
シフト・パルスの電圧レベルをレベル・シフトさせて、
前記サンプリング信号に出力する多数の第２レベル・シ
フタなどを含む第２シフト・レジスタとを具備すること
を特徴とする液晶表示装置。 - 【請求項７１】 前記第１及び第２シフト・レジスタは
同一のタイプのチャンネルの薄膜トランジスタだけで構
成されることを特徴とする請求項７０記載の液晶表示装
置。 - 【請求項７２】 前記第１及び第２シフト・レジスタは
Ｐチャンネルの薄膜トランジスタだけで構成されること
を特徴とする請求項７１記載の液晶表示装置。 - 【請求項７３】 前記第１及び第２レベル・シフタは前
記シフト・パルスの最低の電圧レベルを負極性の電圧に
ダウンさせ、出力することを特徴とする請求項７０記載
の液晶表示装置。 - 【請求項７４】 前記第１及び第２ステージのそれぞれ
は第１及び第２ノードの電圧により第１クロック信号及
び第１供給電圧のうちのいずれか一つを選択して出力す
るための出力バッファ部と；スタート・パルスにより前
記第１ノードを制御する第１制御部と；前記スタート・
パルス及び第２クロック信号により前記第２ノードを制
御する第２制御部とを具備することを特徴とする請求項
７０記載の液晶表示装置。 - 【請求項７５】 前記第１制御部は前記スタート・パル
ス及び前記第１ノードの間の導電通路と、その導電通路
を前記スタート・パルスにより制御する制御電極を有す
る第１トランジスタとを具備することを特徴とする請求
項７４記載の液晶表示装置。 - 【請求項７６】 前記第１制御部は前記トランジスタの
出力端子と前記第１ノードの間の導電通路と、その導電
通路を第３クロック信号により制御する制御電極を有す
る第２トランジスタとを更に具備することを特徴とする
請求項７５記載の液晶表示装置。 - 【請求項７７】 前記第１制御部は前記第１ノードと第
１供給電圧の入力ラインの間の導電通路と、その導電通
路を前記第２ノードの電圧により制御する制御電極を有
する第３トランジスタとを更に具備することを特徴とす
る請求項７６記載の液晶表示装置。 - 【請求項７８】 前記第２制御部は第２供給電圧の入力
ラインと前記２ノードの間の導電通路と、その導電通路
を前記第２クロック信号により制御する制御電極を有す
る第４トランジスタと、前記第２ノードと前記第１供給
電圧の入力ラインの間の導電通路と、その導電通路を前
記スタート・パルスにより制御する制御電極を有する第
５トランジスタとを具備することを特徴とする請求項７
７記載の液晶表示装置。 - 【請求項７９】 前記出力バッファ部は前記第１クロッ
ク信号の入力ラインと前記ステージの出力ラインの間の
導電通路と、その導電通路を前記第１ノードの電圧によ
り制御する制御電極を有する第６トランジスタと；前記
ステージの出力ラインと前記第１供給電圧の入力ライン
の間の導電通路と、その導電通路を前記第２ノードの電
圧により制御する制御電極を有する第７トランジスタと
を更に具備することを特徴とする請求項７８記載の液晶
表示装置。 - 【請求項８０】 前記出力バッファ部は前記第６トラン
ジスタの制御電極と前記ステージの出力ラインの間に接
続されてその制御電極の電圧をブートストラッピングさ
せるための第１キャパシティとを更に具備することを特
徴とする請求項７９記載の液晶表示装置。 - 【請求項８１】 前記レベル・シフタのそれぞれは前記
第３ノードの電圧により第１供給電圧及び第３供給電圧
のうちのいずれか一つの電圧を選択して出力するための
出力部と；前記第１ノード及び第４クロック信号により
前記第３ノードを制御するための第３制御部とを具備す
ることを特徴とする請求項７９記載の液晶表示装置。 - 【請求項８２】 前記第３制御部は第３ノードと前記レ
ベル・シフタの出力ラインの間の導電通路と、その導電
通路を前記第４クロック信号により制御する制御電極を
有する第８トランジスタと、前記第３供給電圧の入力ラ
インと前記第３ノードの間の導電通路と、その導電通路
を前記第１ノードの電圧により制御する制御電極を有す
る第９トランジスタとを具備することを特徴とする請求
項８１記載の液晶表示装置。 - 【請求項８３】 前記出力部は前記第３供給電圧の入力
ラインと前記レベル・シフタの出力ラインの間の導電通
路と、その導電通路を前記第３ノードの電圧により制御
する制御電極を有する第１０トランジスタと；前記レベ
ル・シフタの出力ラインと前記第１供給電圧の入力ライ
ンの間の導電通路と、その導電通路を前記第４クロック
信号により制御する制御電極を有する第１１トランジス
タとを更に具備することを特徴とする請求項８２記載の
液晶表示装置。 - 【請求項８４】 前記レベル・シフタは外部のノイズに
より前記レベル・シフタの出力ラインの出力電圧が歪曲
されることを防止するために前記出力ラインと前記第１
供給電圧の入力の間の導電通路と、その導電通路を前記
第２ノードの電圧により制御する制御電極を有する第１
２トランジスタとを更に具備することを特徴とする請求
項８３記載の液晶表示装置。 - 【請求項８５】 前記レベル・シフタは前記第３ノード
がプロティングされる場合、第１０トランジスタの漏洩
電流により前記レベル・シフタの出力ラインの出力電圧
が歪曲されることを防止するために前記第３ノードと前
記レベル・シフタの間の導電通路と、その導電通路を前
記第２ノードの電圧により制御する制御電極を有する第
１３トランジスタとを更に具備することを特徴とする請
求項８４記載の液晶表示装置。 - 【請求項８６】 前記レベル・シフタは前記スタート・
パルスが入力される区間で前記第１ノードの電圧により
ターン・オンされた第９トランジスタにより前記第１０
トランジスタがターン・オンされて前記レベル・シフタ
の出力ラインの出力電圧が歪曲されることを防止するた
めに前記レベル・シフタの出力ラインと前記第１供給電
圧の入力ラインの間の導電通路と、その導電通路を前記
第３クロック信号により制御する制御電極を有する第１
４トランジスタとを更に具備することを特徴とする請求
項８５記載の液晶表示装置。 - 【請求項８７】 前記レベル・シフタは前記第９トラン
ジスタの漏洩電流により前記レベル・シフタの出力ライ
ンの出力電圧が歪曲されることを防止するために前記第
３供給電圧の入力ラインと前記第９トランジスタの入力
ラインの間の導電通路と、その導電通路を前記第３供給
電圧により制御する制御電極を有する第１５トランジス
タとを更に具備することを特徴とする請求項８６記載の
液晶表示装置。 - 【請求項８８】 前記出力部は前記第１０トランジスタ
の制御電極と前記レベル・シフタの出力ラインの間に接
続されてその制御電極の電圧をブートストラッピングさ
せるための第２キャパシティとを更に具備することを特
徴とする請求項８３記載の液晶表示装置。 - 【請求項８９】 前記第１乃至第３供給電圧は第３、第
２、第１順に電圧レベルが小さくなることを特徴とする
請求項８１記載の液晶表示装置。 - 【請求項９０】 前記第１乃至第４クロック信号は第
１、第４、第２、第３順にしたクロックずつ位相遅延さ
れたクロック信号であり、前記第３クロック信号は前記
スタート・パルスと同位相を有するクロック信号である
ことを特徴とする請求項８１記載の液晶表示装置。 - 【請求項９１】 前記第３制御部は、第３ノードと前記
レベル・シフタの出力ラインの間の導電通路と、その導
電通路を前記第２クロック信号により制御する制御電極
を有する第８トランジスタと；前記第３供給電圧の入力
ラインと前記第３ノードの間の導電通路と、その導電通
路を前記第１ノードの電圧により制御する制御電極を有
する第９トランジスタとを具備して、前記出力部は、第
３供給電圧の入力ラインと前記レベル・シフタの出力ラ
インの間の導電通路と、その導電通路を前記第３ノード
の電圧により制御する制御電極を有する第１０トランジ
スタと；前記レベル・シフタの出力ラインと前記第１供
給電圧の入力ラインの間の導電通路と、その導電通路を
前記第２クロック信号により制御する制御電極を有する
第１１トランジスタとを具備することを特徴とする請求
項９０記載の液晶表示装置。 - 【請求項９２】 前記レベル・シフタからの出力パルス
は以前段のレベル・シフタの出力パルスと部分的にオー
バーラップされることを特徴とする請求項９１記載の液
晶表示装置。 - 【請求項９３】 前記液晶パネルとスキャン・ドライバ
及びデータ・ドライバに含まれる薄膜トランジスタはポ
リ・シリコンを半導体層に利用して、前記スキャン・ド
ライバとデータ・ドライバは前記液晶パネルに内蔵され
ることを特徴とする請求項７０記載の液晶表示装置。
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