CN105139801B - 阵列基板行驱动电路、移位寄存器、阵列基板及显示器 - Google Patents

Abstract

本发明涉及显示器驱动技术领域，特别是涉及一种阵列基板行驱动电路、移位寄存器、阵列基板及显示器，其中，阵列基板行驱动电路包括：第一晶体管至第九晶体管、第一电容至第三电容、第一时钟信号输入端至第三时钟信号输入端、高电平输入端、低电平输入端、第一输出端、第二输出端及驱动信号输入端。上述阵列基板行驱动电路及移位寄存器，通过第一输出端及第二输出端。以使得在同时一个阵列基板行驱动电路中输出两种阵列基板行驱动信号，从而降低了晶体管的数量，降低了电路设计成本，提高电路的可靠性和稳定性，同时也有利于窄边框面板的设计。

Description

阵列基板行驱动电路、移位寄存器、阵列基板及显示器

技术领域

本发明涉及显示器驱动技术领域，特别是涉及一种阵列基板行驱动电路、移位寄存器、阵列基板及显示器。

背景技术

无论是液晶面板还是AMOLED(Active Matrix/Organic Light Emitting Diode，有源矩阵有机发光二极管)面板，都需要行驱动信号来提供像素电路扫描，以显示完整的画面。

阵列基板行驱动(Gate Driver on Array，GOA)电路，在通过对电路的设计，将行驱动电路直接制作在阵列基板上，稳定地为像素电路提供所需的行驱动信号。相比传统的行驱动信号由行驱动IC产生，GOA电路降低了IC成本，同时也减少了面板边框的宽度，加上近年来便携式产品的蓬勃发展，在实际生产中具有良好的实用价值和应用前景。

然而，传统的GOA电路中，电路设计复杂，控制信号的采用多端口输出，晶体管数量繁杂，电路可靠性低。

发明内容

基于此，有必要针对如何降低电路设计成本、如何提高电路的稳定性的问题，提供一种阵列基板行驱动电路、移位寄存器、阵列基板及显示器。

一种阵列基板行驱动电路，包括：第一晶体管至第九晶体管、第一电容至第三电容、第一时钟信号输入端至第三时钟信号输入端、高电平输入端、低电平输入端、第一输出端、第二输出端及驱动信号输入端；

所述第一晶体管的栅极连接所述第一时钟信号输入端，漏极连接所述驱动信号输入端；

所述第二晶体管的栅极连接所述第一晶体管的源极，源极连接所述第三时钟信号输入端，漏极连接所述第一输出端；

所述第三晶体管的栅极连接所述第二输出端或者连接所述第七晶体管的漏极，源极连接所述第二晶体管的漏极，漏极连接所述高电平输入端；

所述第四晶体管的栅极连接所述第一时钟信号输入端，源极连接所述驱动信号输入端；

所述第五晶体管的栅极连接所述第二时钟信号输入端，漏极连接所述低电平输入端；

所述第六晶体管的栅极连接所述第五晶体管的源极，源极连接所述高电平输入端，漏极连接所述第四晶体管的漏极；

所述第七晶体管的栅极连接所述第六晶体管的漏极，源极连接所述高电平输入端，漏极连接所述第六晶体管的栅极；

所述第八晶体管的栅极连接所述第七晶体管的栅极，源极连接所述高电平输入端，漏极连接所述第二输出端；

所述第九晶体管的栅极连接所述第七晶体管的漏极，源极连接所述第二输出端，漏极连接所述低电平输入端；

所述第一电容的一端连接所述第二晶体管的漏极，另一端连接所述第二晶体管的栅极；

所述第二电容的一端连接所述高电平输入端，另一端连接所述第八晶体管的栅极；

所述第三电容的一端连接第九薄膜晶体管的源极，另一端连接所述第九晶体管的栅极。

在其中一个实施例中，还包括第十晶体管，其栅极连接第三晶体管的栅极，源极连接所述高电平输入端，漏极连接所述第二晶体管的栅极。

在其中一个实施例中，所述第七晶体管包括双栅结构薄膜晶体管。

在其中一个实施例中，所述第一晶体管至所述第九晶体管均为薄膜晶体管。

在其中一个实施例中，所述第一晶体管至所述第九晶体管均为P型的薄膜晶体管。

在其中一个实施例中，所述第一晶体管至所述第九晶体管均为P型的金属氧化物半导体场效应晶体管。

在其中一个实施例中，所述第一晶体管至所述第九晶体管均为P型双极结型晶体管。

一种移位寄存器，包括第一时钟信号输入连接端至第三时钟信号连接端、以及多个循环单元，每一所述循环单元包括三级阵列基板行驱动电路，所述三级阵列基板行驱动电路包括第一级阵列基板行驱动电路至第三级阵列基板行驱动电路；其中，每一级阵列基板行驱动电路为如上所述阵列基板行驱动电路；

所述第一级阵列基板行驱动电路的第一时钟信号输入端连接所述第一时钟信号输入连接端，第二时钟信号输入端连接所述第二时钟信号输入连接端，第三时钟信号输入端连接所述第三时钟信号输入连接端；

所述第二级阵列基板行驱动电路的第一时钟信号输入端连接所述第三时钟信号输入连接端，第二时钟信号输入端连接所述第一时钟信号输入连接端，第三时钟信号输入端连接所述第二时钟信号输入连接端；

所述第三级阵列基板行驱动电路的第一时钟信号输入端连接所述第二时钟信号输入连接端，第二时钟信号输入端连接所述第三时钟信号输入连接端，第三时钟信号输入端连接所述第一时钟信号输入连接端；

所述第一级阵列基板行驱动电路的第一输出端连接所述第二级阵列基板行驱动电路的驱动信号输入端，所述第二级阵列基板行驱动电路的第一输出端连接所述第三级阵列基板行驱动电路的驱动信号输入端，其中，

仅第一个循环单元的第一级阵列基板行驱动电路的驱动信号输入端用于接收帧开启信号。

一种阵列基板，其包括如上所述的移位寄存器。

一种显示器，其包括如上所述的阵列基板。

上述阵列基板行驱动电路及移位寄存器，通过第一输出端及第二输出端。以使得在同时一个阵列基板行驱动电路中输出两种阵列基板行驱动信号，从而降低了晶体管的数量，降低了电路设计成本，提高电路的可靠性和稳定性，同时也有利于窄边框面板的设计。

附图说明

图1为本发明一实施例阵列基板行驱动电路的结构示意图；

图2为图1所示实施例的时序图；

图3为图1所示实施例的功能模块划分示意图；

图4为本发明另一实施例阵列基板行驱动电路的结构示意图；

图5为图4所示实施例的时序图；

图6为图4所示实施例的功能模块划分示意图；

图7为本发明一实施例移位寄存器的结构示意图；

图8为本发明一实施例阵列基板的结构示意图；

图9为本发明一实施例显示器的结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似改进，因此本发明不受下面公开的具体实施例的限制。

需要说明的是，GOA：Gate Driver on Array，即阵列基板行驱动，是将栅极驱动电路直接制造在阵列(Array)基板上，从而可以省去栅极驱动集成电路部分，以从材料成本和制作工艺两方面降低成本，这种利用GOA技术集成在阵列基板上的栅极驱动电路也称为GOA电路。

需要说明的是，P型薄膜晶体管：PTFT，指n型衬底、p沟道，靠空穴的流动产生电流的薄膜晶体管，其有低电平导通高电平截止的特性。

需要说明的是，双栅结构薄膜晶体管：指使用两个薄膜晶体管串联，并把其栅极连接在一起使用的特殊结构的薄膜晶体管。

请参阅图1，阵列基板行驱动电路包括：第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第一电容C1、第二电容C2、第三电容C3、第一时钟信号输入端CK1、第二时钟信号输入端CK2、第三时钟信号输入端CK3、高电平输入端VGH、低电平输入端VGL、第一输出端SN、第二输出端EM及驱动信号输入端IN。

第一晶体管T1的栅极连接第一时钟信号输入端CK1，漏极连接驱动信号输入端IN。

第二晶体管T2的栅极连接第一晶体管T1的源极，源极连接第三时钟信号输入端CK3，漏极连接第一输出端SN。

第三晶体管T3的栅极连接第二输出端EM或者连接七晶体管的漏极，源极连接第二晶体管T2的漏极，漏极连接高电平输入端VGH。

第四晶体管T4的栅极连接第一时钟信号输入端CK1，源极连接驱动信号输入端IN。

第五晶体管T5的栅极连接第二时钟信号输入端CK2，漏极连接低电平输入端VGL。

第六晶体管T6的栅极连接第五晶体管T5的源极，源极连接高电平输入端VGH，漏极连接第四晶体管T4的漏极。

第七晶体管T7的栅极连接第六晶体管T6的漏极，源极连接高电平输入端VGH，漏极连接第六晶体管T6的栅极。

第八晶体管T8的栅极连接第七晶体管T7的栅极，源极连接高电平输入端VGH，漏极连接第二输出端EM。

第九晶体管T9的栅极连接第七晶体管T7的漏极，源极连接第二输出端EM，漏极连接低电平输入端VGL。

第一电容C1的一端连接第二晶体管T2的漏极，另一端连接第二晶体管T2的栅极。

第二电容C2的一端连接高电平输入端VGH，另一端连接第八晶体管T8的栅极。

第三电容C3的一端连接第九薄膜晶体管的源极，另一端连接第九晶体管T9的栅极。

例如，第一时钟信号输入端CK1、第二时钟信号输入端CK2及第三时钟信号输入端CK3分别用于接收第一时钟信号、第二时钟信号及第三时钟信号。例如，其中所述第一时钟信号、所述第二时钟信号及所述第三时钟信号具有部分叠合的高电平部分，优选的，如图2所示，所述第一时钟信号、所述第二时钟信号及所述第三时钟信号在任意时间有且仅有两个时钟信号处于高电平状态，例如，其具有如图2所示时序。

例如，高电平输入端VGH及低电平输入端VGL分别用于连接外部的高电平及低电平。

例如，第一输出端SN及第二输出端EM分别用于对外输出第一输出信号、第二输出信号，其中，所述第一输出信号为SN信号，第二输出信号为EM信号。需要说明的是，SN信号即指扫描信号或复位信号。EM信号即指发光信号。

例如，每一个阵列基板行驱动电路的驱动信号输入端IN用于连接为上一个阵列基板行驱动电路的第一输出端SN，并且，仅第一个阵列基板行驱动电路的驱动信号输入端IN用于接收STV信号。需要说明是的，所述STV信号即帧开启信号。

请参阅图2，例如，设置有连续均匀的时间间隔，例如，设置有连续均匀的t1～t6时间间隔，并且，在每一时间间隔中，第一时钟信号输入端CK1、第二时钟信号输入端CK2、第三时钟信号输入端CK3中至少有一输入端接收的电平信号与其它两输入端相异，从而使得第一输出端SN及第二输出端EM输出相对的GOA驱动信号。

例如，在t1期间，第一时钟信号输入端CK1接收低电平信号，第二时钟信号输入端CK2、第三时钟信号输入端CK3接收高电平信号，第一晶体管T1、第四晶体管T4、第二晶体管T2、第七晶体管T7及第八晶体管T8导通，第一输出端SN输出高电平信号，第二输出端EM输出高电平信号。

例如，在t2期间，第三时钟信号输入端CK3接收低电平信号，第一时钟信号输入端CK1、第二时钟信号输入端CK2和驱动信号输入端IN接收高电平信号，第七晶体管T7、第八晶体管T8及第二晶体管T2导通，第二输出端EM输出高电平信号，第一输出端SN输出低电平信号。

例如，在t3期间，第二时钟信号输入端CK2接收低电平信号，第一时钟信号输入端CK1、第三时钟信号输入端CK3及驱动信号输入端IN接收高电平信号，第五晶体管T5、第六晶体管T6、第三晶体管T3、第九晶体管T9导通，第二输出端EM输出低电平信号，第一输出端SN输出高电平信号。

例如，在t4期间，第一时钟信号输入端CK1接收低电平信号，第二时钟信号输入端CK2及第三时钟信号输入端CK3接收高电平信号，第一晶体管T1及第四晶体管T4导通，第一输出端SN输出高电平信号，第二输出端EM输出低电平信号。

例如，在t5期间，第三时钟信号输入端CK3接收低电平信号，第一时钟信号输入端CK1、第二时钟信号输入端CK2和驱动信号输入端IN接收高电平信号，第一输出端SN输出高电平信号，第二输出端EM输出低电平信号。

例如，在t6期间，第二时钟信号输入端CK2接收低电平信号，第一时钟信号输入端CK1、第三时钟信号输入端CK3及驱动信号输入端IN接收高电平信号，第五晶体管T5导通，第一输出端SN输出高电平信号，第二输出端EM输出低电平信号。

请一并参阅图1和图2，对本实施例中的阵列基板行驱动电路的工作过程进行推导如下：

t1期间，CK1和STV为低电平，CK2和CK3为高电平，所以，T1和T4导通，B点和C点为低电平，T2、T7、T8导通，A点为高电平，所以SN输出高电平，EM输出高电平；

t2期间，CK3为低电平，CK1、CK2和STV为高电平，所以，由于电容C2的维持作用，B点保持在低电平，所以T7、T8导通，A点仍为高电平，EM输出高电平，C点保持低电平，T2导通，SN输出低电平，同时由于电容C1的耦合作用，C点的电压变得更低。需要说明的是，电容C1的耦合作用具体为：电容具有其内电荷不突变的特性，表现为电容两端的电压差不会突变，即C1两端，SN和C点的电压差不会突变，所以在t2期间，SN由高电平变为低电平，电压降低，C点也会跟随SN的电压降低。

t3期间，CK2为低电平，CK1、CK3和STV为高电平，所以，T5导通，A点为低电平，所以T6、T9导通，B点为高电平，EM输出低电平，EM为低电平使得T3导通，C点为低电平，所以SN输出高电平；

t4期间，CK1为低电平，CK2、CK3和STV为高电平，所以，T1和T4导通，B点和C点为高电平，A点维持在低电平，所以SN输出高电平，EM输出低电平；

t5期间，CK3为低电平，CK1、CK2和STV为高电平，所以，A点维持在低电平，B点和C点维持高电平，SN继续输出高电平，EM输出低电平；

t6期间，CK2为低电平，CK1、CK3和STV为高电平，所以，T5导通，A点为低电平，B点和C点维持高电平，SN输出高电平，EM输出低电平；

t7及以后的时间，电路则重复t4～t6期间的动作，直至下一个STV的低电平到达，再重复t1期间的动作，以完成SN和EM的输出。

请一并参阅图1、图2和图3，为了便于理解阵列基板行驱动电路中各元器件的功能，现将上述阵列基板行驱动电路划分为三个功能模块，包括GOA控制模块、SN输出模块以及EM输出模块。

例如，GOA控制模块包括第一晶体管T1、第四晶体管T4、第五晶体管T5、第六晶体管T6及第七晶体管T7。第一晶体管T1为SN信号低电平输出控制单元，用于控制SN信号的低电平输出。第四晶体管T4为EM信号高电平输出控制单元，用于控制EM信号的高电平输出。第五晶体管T5为EM信号低电平输出控制单元，用于控制EM信号的低电平输出。第六晶体管T6及第七晶体管T7为上拉单元，用于在第一晶体管T1、第四晶体管T4、第五晶体管T5的控制下拉高对应输出单元的电平。

例如，SN输出模块包括第二晶体管T2及第三晶体管T3。第二晶体管T2为SN信号低电平输出单元，用于输出低电平的SN信号。第三晶体管T3为SN信号高电平输出单元，用于输出高电平的SN信号。

例如，EM输出模块包括第八晶体管T8及第九晶体管T9。第八晶体管T8为EM信号高电平输出单元，用于输出高电平的EM信号。第九晶体管T9为EM信号低电平输出单元，用于输出低电平的EM信号。同时，第八晶体管T8及第九晶体管T9共同组成SN信号高电平输出控制单元，用于控制SN信号的高电平输出。

请参阅图4，例如，阵列基板行驱动电路还包括第十晶体管T10，其栅极连接第三晶体管T3的栅极，源极连接高电平输入端VGH，漏极连接第二晶体管T2的栅极。

例如，第七晶体管T7包括双栅结构薄膜晶体管，例如，该双栅结构薄膜晶体管包括第一双栅结构薄膜晶体管T7_1及第二双栅结构薄膜晶体管T7_2。

如此，通过第十晶体管T10、第一双栅结构薄膜晶体管T7_1及第二双栅结构薄膜晶体管T7_2，可以使得A和C节点的稳定性大幅度提高，更有利于GOA信号的稳定输出，所述GOA信号包括SN信号和EM信号。

请一并参阅图4和图5，对本实施例中的阵列基板行驱动电路的工作过程进行推导如下：

t1期间，CK1和STV为低电平，CK2和CK3为高电平，所以，T1和T4导通，B点和C点为低电平，所以T2、T7(T7_1和T7_2)、T8导通，A点为高电平，T3、T9和T10截止，SN输出CK3高电平，EM输出VGH高电平；

t2期间，CK3为低电平，CK1、CK2和STV为高电平，所以，由于电容C2的维持作用，B点保持在低电平，所以T7(T7_1和T7_2)、T8导通，A点仍为高电平，T3、T9和T10截止，EM输出VGH高电平，由于电容C1的维持作用，C点保持低电平，T2导通，SN输出CK3低电平，同时由于电容C1的耦合作用，C点的电压变得更低；

t3期间，CK2为低电平，CK1、CK3和STV为高电平，所以，T5导通，A点为低电平，所以T3、T6、T9和T10导通，B点为高电平，T7(T7_1和T7_2)、T8截止，C点为高电平，T2截止，所以SN输出VGH高电平EM输出VGL低电平；

t4期间，CK1为低电平，CK2、CK3和STV为高电平，所以，T1和T4导通，B点和C点为高电平，T2、T7(T7_1和T7_2)和T8截止，A点维持在低电平，T3、T9和T10导通，所以SN输出VGH高电平，EM输出VGL低电平；

t5期间，CK3为低电平，CK1、CK2和STV为高电平，所以，A点维持在低电平，B点和C点维持高电平，SN继续输出VGH高电平，EM输出VGL低电平；

t6期间，CK2为低电平，CK1、CK3和STV为高电平，所以，T5导通，A点为低电平，B点和C点维持高电平，SN输出VGH高电平，EM输出VGL低电平；

t7及以后的时间，电路则重复t4～t6期间的动作，直至下一个STV的低电平到达，再重复t1期间的动作，来完成SN和EM的输出。

请一并参阅图4、图5和图6，为了便于理解阵列基板行驱动电路中各元器件的功能，现将上述阵列基板行驱动电路划分为三个功能模块，包括GOA控制模块、SN输出模块以及EM输出模块。

例如，GOA控制模块包括第一晶体管T1、第四晶体管T4、第五晶体管T5、第六晶体管T6、第一双栅结构薄膜晶体管T7_1及第二双栅结构薄膜晶体管T7_2。第一晶体管T1为SN信号低电平输出控制单元，用于控制SN信号的低电平输出。第四晶体管T4为EM信号高电平输出控制单元，用于控制EM信号的高电平输出。第五晶体管T5为EM信号低电平输出控制单元，用于控制EM信号的低电平输出。第六晶体管T6、第一双栅结构薄膜晶体管T7_1、第二双栅结构薄膜晶体管T7_2以及第十晶体管T10为上拉单元，用于在第一晶体管T1、第四晶体管T4、第五晶体管T5的控制下拉高对应输出单元的电平。同时，第五晶体管T5、第一双栅结构薄膜晶体管T7_1及第二双栅结构薄膜晶体管T7_2共同组成SN信号高电平输出控制单元，用于控制SN信号的高电平输出。

例如，SN输出模块包括第二晶体管T2及第三晶体管T3。第二晶体管T2为SN信号低电平输出单元，用于输出低电平的SN信号。第三晶体管T3为SN信号高电平输出单元，用于输出高电平的SN信号。

例如，EM输出模块包括第八晶体管T8及第九晶体管T9。第八晶体管T8为EM信号高电平输出单元，用于输出高电平的EM信号。第九晶体管T9为EM信号低电平输出单元，用于输出低电平的EM信号。

例如，第一晶体管T1至第九晶体管T9均为薄膜晶体管。又如，第一晶体管T1至第九晶体管T9均为P型的薄膜晶体管。

例如，第一晶体管T1至第九晶体管T9均为P型的金属氧化物半导体场效应晶体管。

例如，第一晶体管T1至第九晶体管T9均为P型双极结型晶体管。

请参阅图7，移位寄存器包括第一时钟信号输入连接端210、第二时钟信号输入连接端220、第三时钟信号连接端230以及多个循环单元240，每一所述循环单元240包括三级阵列基板行驱动电路。例如，三级阵列基板行驱动电路包括第一级阵列基板行驱动电路G1、第二级阵列基板行驱动电路G2及第三级阵列基板行驱动电路G3。例如，下一个循环单元240从第四级阵列基板行驱动电路G4开始，以此类推。

例如，所述第一级阵列基板行驱动电路G1的第一时钟信号输入端CK1连接所述第一时钟信号输入连接端210，第二时钟信号输入端CK2连接所述第二时钟信号输入连接端，第三时钟信号输入端CK3连接所述第三时钟信号输入连接端。

例如，所述第二级阵列基板行驱动电路G2的第一时钟信号输入端CK1连接所述第三时钟信号输入连接端，第二时钟信号输入端CK2连接所述第一时钟信号输入连接端210，第三时钟信号输入端CK3连接所述第二时钟信号输入连接端。

例如，所述第三级阵列基板行驱动电路G3的第一时钟信号输入端CK1连接所述第二时钟信号输入连接端，第二时钟信号输入端CK2连接所述第三时钟信号输入连接端，第三时钟信号输入端CK3连接所述第一时钟信号输入连接端210。

例如，所述第一级阵列基板行驱动电路G1的第一输出端SN连接所述第二级阵列基板行驱动电路G2的驱动信号输入端IN，所述第二级阵列基板行驱动电路G2的第一输出端SN连接所述第三级阵列基板行驱动电路G3的驱动信号输入端IN，其中，仅第一个循环单元240的第一级阵列基板行驱动电路G1的驱动信号输入端IN用于连接外部的帧开启信号。

请参阅图8，阵列基板设置有移位寄存器。移位寄存器为阵列像素提供驱动信号。例如，移位寄存器直接制作在阵列基板上，以使得稳定地为阵列像素提供所需的行驱动信号。

请参阅图9，显示器包括阵列基板。例如，阵列基板采用上述的具有移位寄存器的阵列基板制成，以使得其接受行驱动信号来进行像素电路的扫描，以显示完整的画面。例如，该显示器包括液晶面板及AMOLED(Active Matrix/Organic Light Emitting Diode，有源矩阵有机发光二极管)面板。液晶面板及AMOLED面板均采用上述阵列基板并由上述驱动电路驱动。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种阵列基板行驱动电路，其特征在于，包括：第一晶体管至第九晶体管、第一电容至第三电容、第一时钟信号输入端至第三时钟信号输入端、高电平输入端、低电平输入端、第一输出端、第二输出端及驱动信号输入端；

所述第一晶体管的栅极连接所述第一时钟信号输入端，漏极连接所述驱动信号输入端；

所述第二晶体管的栅极连接所述第一晶体管的源极，源极连接所述第三时钟信号输入端，漏极连接所述第一输出端；

所述第三晶体管的栅极连接所述第二输出端或者连接所述第七晶体管的漏极，源极连接所述第二晶体管的漏极，漏极连接所述高电平输入端；

所述第四晶体管的栅极连接所述第一时钟信号输入端，源极连接所述驱动信号输入端；

所述第五晶体管的栅极连接所述第二时钟信号输入端，漏极连接所述低电平输入端；

所述第六晶体管的栅极连接所述第五晶体管的源极，源极连接所述高电平输入端，漏极连接所述第四晶体管的漏极；

所述第七晶体管的栅极连接所述第六晶体管的漏极，源极连接所述高电平输入端，漏极连接所述第六晶体管的栅极；

所述第八晶体管的栅极连接所述第七晶体管的栅极，源极连接所述高电平输入端，漏极连接所述第二输出端；

所述第九晶体管的栅极连接所述第七晶体管的漏极，源极连接所述第二输出端，漏极连接所述低电平输入端；

所述第一电容的一端连接所述第二晶体管的漏极，另一端连接所述第二晶体管的栅极；

所述第二电容的一端连接所述高电平输入端，另一端连接所述第八晶体管的栅极；

所述第三电容的一端连接第九薄膜晶体管的源极，另一端连接所述第九晶体管的栅极。

2.根据权利要求1所述的阵列基板行驱动电路，特征在于，还包括第十晶体管，其栅极连接第三晶体管的栅极，源极连接所述高电平输入端，漏极连接所述第二晶体管的栅极。

3.根据权利要求1所述的阵列基板行驱动电路，特征在于，所述第七晶体管包括双栅结构薄膜晶体管。

4.根据权利要求1所述的阵列基板行驱动电路，特征在于，所述第一晶体管至所述第九晶体管均为薄膜晶体管。

5.根据权利要求4所述的阵列基板行驱动电路，特征在于，所述第一晶体管至所述第九晶体管均为P型的薄膜晶体管。

6.根据权利要求1所述的阵列基板行驱动电路，特征在于，所述第一晶体管至所述第九晶体管均为P型的金属氧化物半导体场效应晶体管。

7.根据权利要求1所述的阵列基板行驱动电路，特征在于，所述第一晶体管至所述第九晶体管均为P型双极结型晶体管。

8.一种移位寄存器，特征在于，包括第一时钟信号输入连接端至第三时钟信号连接端、以及多个循环单元，每一所述循环单元包括三级阵列基板行驱动电路，所述三级阵列基板行驱动电路包括第一级阵列基板行驱动电路至第三级阵列基板行驱动电路；其中，每一级阵列基板行驱动电路为如权利要求1至7任一所述阵列基板行驱动电路；

所述第一级阵列基板行驱动电路的第一时钟信号输入端连接所述第一时钟信号输入连接端，第二时钟信号输入端连接所述第二时钟信号输入连接端，第三时钟信号输入端连接所述第三时钟信号输入连接端；

所述第二级阵列基板行驱动电路的第一时钟信号输入端连接所述第三时钟信号输入连接端，第二时钟信号输入端连接所述第一时钟信号输入连接端，第三时钟信号输入端连接所述第二时钟信号输入连接端；

所述第三级阵列基板行驱动电路的第一时钟信号输入端连接所述第二时钟信号输入连接端，第二时钟信号输入端连接所述第三时钟信号输入连接端，第三时钟信号输入端连接所述第一时钟信号输入连接端；

所述第一级阵列基板行驱动电路的第一输出端连接所述第二级阵列基板行驱动电路的驱动信号输入端，所述第二级阵列基板行驱动电路的第一输出端连接所述第三级阵列基板行驱动电路的驱动信号输入端，其中，

仅第一个循环单元的第一级阵列基板行驱动电路的驱动信号输入端用于接收帧开启信号。

9.一种阵列基板，其特征在于，其包括如权利要求8所述的移位寄存器。

10.一种显示器，其特征在于，其包括如权利要求9所述的阵列基板。