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JP2003179160A - 縦形デバイスの集積化を用いて自己整合性ｃｍｏｓインバータを形成する方法 - Google Patents

縦形デバイスの集積化を用いて自己整合性ｃｍｏｓインバータを形成する方法

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JP2003179160A
JP2003179160A JP2002292329A JP2002292329A JP2003179160A JP 2003179160 A JP2003179160 A JP 2003179160A JP 2002292329 A JP2002292329 A JP 2002292329A JP 2002292329 A JP2002292329 A JP 2002292329A JP 2003179160 A JP2003179160 A JP 2003179160A
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JP
Japan
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drain
layer
source
ions
channel region
Prior art date
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Withdrawn
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JP2002292329A
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English (en)
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Ravi Sundaresan
ラヴィ・サンダレサン
Yang Pan
ヤン・パン
James Lee Yong Meng
ジェームズ・リー・ヨン・メン
Ying Keung Leung
イン・キュン・レウン
Yelehanka Ramachandram Pradeep
エレハンカ・ラマチャンドラ・マーシー
Jia Zhen Zheng
ジア・ツェン・チェン
Chan Rap
ラップ・チャン
Elgin Quek
エルジン・クーク
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GlobalFoundries Singapore Pte Ltd
Original Assignee
Chartered Semiconductor Manufacturing Pte Ltd
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Publication date
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract

(57)【要約】 【課題】 縦形のＮＭＯＳ及びＰＭＯＳトランジスタを
形成することにより密接したＣＭＯＳインバータを製造
する方法を提供する。 【解決手段】 酸化物層が上位のシリコン層と下位のシ
リコン層との間に挟まれたシリコン注入酸化物を含む基
板を準備し；上位のシリコン層の第１部分の中にイオン
を選択的に注入してＮＭＯＳトランジスタのドレイン、
チャンネル領域及びソースを形成し；上位のシリコン層
の第２部分の中にイオンを選択的に注入してＰＭＯＳト
ランジスタのドレイン、チャンネル領域及びソースを形
成し；エッチングによりＮＭＯＳ及びＰＭＯＳのソース
及びチャンネル領域を通してゲートトレンチを形成し；
ゲートトレンチをライニングするゲート酸化物層を形成
し；ゲート酸化物層の上位にポリシリコン層を堆積し；
ポリシリコン層をエッチバックしてポリシリコン側壁を
形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体デバイスを製
造する方法、特に集積回路デバイスの製造中に高充填密
度の縦形ＣＭＯＳデバイスを製造する方法に関する。
【０００２】
【従来の技術】最近のＣＭＯＳサブミクロンの技術にお
いて、ＭＯＳトランジスタは半導体基板表面の水平方向
に形成される。このような技術はポリシリコン線幅の限
界寸法（ＣＤ）の極めて厳しい制御を必要とする。この
精密さを達成するために、リソグラフィ及びエッチング
技術は絶えず改良が必要であり、実際に、更なるプロセ
ススケーリングを制限している。
【０００３】ＣＭＯＳの集積化に対する第２のアプロー
チは半導体基板中に縦方向にトランジスタ構造物を形成
することである。各トランジスタ又は論理デバイスのた
めに必要なフットプリント又は表面積は基板の深さを利
用することにより減少できる。このような縦方向の集積
化計画において特に重要なことは、金属相互接続、又は
金属配線、プロセスの複雑性、自己整合性、及び既存の
プロセス技術との適合性のような論点である。
【０００４】いくつかの従来技術は半導体基板中に縦形
デバイスを形成する方法を開示する。Lage等の米国特許
５，２８５，０９３はトレンチ構造物を有するメモリセ
ルを示す。交互のｐ‐形及びｎ−形シリコンの６層スタ
ックがトレンチにより断面される。酸化物の層が堆積さ
れる。ポリシリコン層を堆積して、前記トレンチにより
露出したｐ‐形及びｎ−形層の上に横たわる共通のゲー
トを形成する。この構造物を用いてメモリデバイスを製
造する。Kenneyの米国特許５，６４１，６９４は縦形ト
ランジスタとメモリセルを形成する方法を開示する。ｐ
‐形及びｎ−形層のスタックを通してトレンチがエッチ
ングで形成される。別のエピタキシャル層が前記トレン
チの内側に成長して、トランジスタの節点を形成する。
ＩＢＭの技術開示広報の、１９８５年５月、７０４６〜
７０４８頁はラッチアップ抵抗性ＣＭＯＳインバータデ
バイスを形成する方法を示す。ｎ−チャンネルトランジ
スタがトレンチの底に形成される。ｐ−チャンネルトラ
ンジスタが基板表面において、トレンチの側面に形成さ
れる。Ningの米国特許５，７２３，３７０はトレンチの
側壁に縦形ＣＭＯＳデバイスを形成する方法を開示す
る。この方法は埋め込み層を利用しない。トレンチはＳ
ＴＩの形成の後に半導体基板中にエッチング形成され
る。次いでポリシリコンがトレンチの底に堆積する。次
いでこのポリシリコンは選択的にイオン注入されて、ｐ
‐形及びｎ−形の領域が形成される。ゲート酸化物をト
レンチの側壁に堆積する。角度を付けた注入技術を用い
てトレンチの側壁中にイオンを注入して、チャンネル領
域を形成する。ポリシリコン及び酸化物を更なるレベル
までトレンチ中に堆積して、デバイスを完成する。Fitc
h等の米国特許５，３０８，７７８はトレンチの内側に
縦形トランジスタ及び論理ゲートを形成する方法を開示
する。誘電体とポリシリコンのスタックが基板上に形成
される。トレンチがスタックを貫通してエッチングされ
る。拡散領域がトレンチの底に形成される。ゲート酸化
物が側壁の露出したポリシリコン上に成長する。次い
で、ドープドシリコン領域がトレンチの内側にエピタキ
シーにより成長し、これによりドレイン、チャンネル、
及びソースの領域が形成する。Tiwari等の米国特許５，
７５７，０３８は超薄型チャンネルＦＥＴデバイスを形
成する方法を示す。３層のスタックが基板上にエピタキ
シャル成長する。ピラー構造物がエッチングにより徐々
に形成する。Mitsuiの米国特許５，４８０，８３８は二
重ゲートＭＩＳトランジスタを形成する方法を示す。ピ
ラーが半導体基板中にエッチングにより形成する。イオ
ン注入がソース及びドレイン領域を形成するために使用
される。
【０００５】
【発明が解決しようとする課題】本発明の主な目的は集
積回路デバイスの製造中に密接したＣＭＯＳインバータ
を形成する効果的で極めて製造が容易な方法を提供する
ことである。
【０００６】本発明の更なる目的は縦形のＮＭＯＳ及び
ＰＭＯＳトランジスタを形成することにより密接したＣ
ＭＯＳインバータを製造する方法を提供することであ
る。本発明の更に別の目的は縦形のＮＭＯＳ及びＰＭＯ
Ｓトランジスタをシリコン注入酸化物基板(silicon imp
lanted oxide substrate)中に形成する方法を提供する
ことである。
【０００７】本発明の更なる目的はＮＭＯＳ及びＰＭＯ
Ｓデバイスを分離し、そしてインバータ対の共通ドレイ
ンとチャンネル領域の側壁を接近させるトレンチを用い
て、縦形ＣＭＯＳトランジスタを形成することである。
【０００８】本発明の更なる目的は最小面積を使用し、
そしてコンタクト抵抗を下げる自己整合シリサイド（サ
リサイド）を利用して、ＣＭＯＳインバータ対を接続す
ることである。
【０００９】本発明のその他の目的はユニークな配列で
組み合された現存のプロセス技術を用いて、新規な、密
接したＣＭＯＳインバータデバイスを得ることである。
【００１０】
【課題を解決するための手段】本発明の前記目的に従っ
て、密接した縦形のＮＭＯＳ及びＰＭＯＳトランジスタ
対を集積回路デバイス中に形成する方法が達成される。
基板は酸化物層が上位のシリコン層と下位のシリコン層
との間に挟まれているシリコン注入酸化物を含む。イオ
ンを前記上位のシリコン層の第１部分の中に選択的に注
入して、ＮＭＯＳトランジスタのドレイン、チャンネル
領域、及びソースを形成する。前記ドレインは前記酸化
物層の上位に直接に形成され、前記チャンネル領域は前
記ドレインの上位に形成され、そして前記ソースは前記
チャンネル領域の上位に形成される。イオンを前記上位
のシリコン層の第２部分の中に選択的に注入して、ＰＭ
ＯＳトランジスタのドレイン、チャンネル領域、及びソ
ースを形成する。前記ドレインは前記酸化物層の上位に
直接に形成され、前記ＰＭＯＳチャンネル領域は前記ド
レインの上位に形成され、そして前記ソースは前記チャ
ンネル領域の上位に形成される。前記ＰＭＯＳトランジ
スタのドレインは前記ＮＭＯＳトランジスタのドレイン
と接触する。ゲートトレンチが前記ＮＭＯＳ及びＰＭＯ
Ｓのソース及びチャンネル領域を貫通してエッチングさ
れる。前記ゲートトレンチは前記ＮＭＯＳ及びＰＭＯＳ
のドレインで終了し、そして前記ＮＭＯＳ及びＰＭＯＳ
のチャンネル領域の側面部を露出させる。ゲート酸化物
層が前記ＮＭＯＳ及びＰＭＯＳのチャンネル領域の上位
に形成され、そして前記ゲートトレンチをライニングす
る。ポリシリコン層が前記ゲート酸化物層の上位に堆積
する。前記ポリシリコン層をエッチバックしてポリシリ
コン側壁を形成し、これによって前記密接した縦形のＮ
ＭＯＳ及びＰＭＯＳトランジスタ対のゲートが前記集積
回路デバイスの製造中に形成される。
【００１１】また、本発明の前記目的に従って、先ず、
酸化物層が上位のシリコン層と下位のシリコン層との間
に挟まれているシリコン注入酸化物を含む基板を含む、
密接した縦形のＮＭＯＳ及びＰＭＯＳトランジスが得ら
れる。縦形のＮＭＯＳトランジスタが前記上位のシリコ
ン層中に存在する。この縦形のＮＭＯＳトランジスタ
は、先ず、前記酸化物層の上に横たわるドレインを含
む。チャンネル領域が前記ドレインの上に横たわる。ソ
ースが前記チャンネル領域の上に横たわる。ゲートトレ
ンチが前記ドレインの頂面と前記チャンネル領域の垂直
面を露出させる。ゲートがゲート酸化物層を間に挟んで
前記チャンネル領域の垂直面に隣接するポリシリコン側
壁スペーサを含む。最後に、縦形ＰＭＯＳトランジスタ
は前記上位のシリコン層中に存在する。このＰＭＯＳト
ランジスタは先ず、前記酸化物層の上に横たわるドレイ
ンを含む。このドレインは前記縦形ＮＭＯＳトランジス
タのドレインに接触する。チャンネル領域が前記ドレイ
ンの上位に形成される。ソースが前記チャンネル領域の
上位に形成される。ゲートトレンチが前記ドレインの頂
面と前記チャンネル領域の垂直面を露出させる。最後
に、ゲートはゲート酸化物層を間に挟んで前記チャンネ
ル領域の垂直面に隣接するポリシリコン側壁スペーサを
含む。
【００１２】
【発明の実施の形態】本発明の方法は基板中にＣＭＯＳ
インバータ対を形成するために使用される。本発明は本
発明の範囲を逸脱することなく使用され、そして拡張で
きることは当業者に明白であろう。また本発明のデバイ
スは本発明の範囲を逸脱することなく変更され、そして
拡張できる。
【００１３】図１において、好ましい態様の部分的に完
成した集積回路デバイスの断面がより具体的に示され
る。本発明のいくつかの重要な特徴が説明される。基板
１０、１４、及び１８が準備される。基板１０、１４、
１８は好ましくはシリコン注入酸化物（ＳＩＭＯＸ）ウ
エハを含む。このＳＩＭＯＸウエハは下位のシリコン層
１０、酸化物層１４、及び上位のシリコン層１８を含
む。酸化物層１４は好ましくは約５００オングストロー
ム〜１５００オングストロームの厚さの二酸化ケイ素を
含む。上位のシリコン層１８はＣＭＯＳインバータデバ
イスの基板として作用する。この分離のシリコン（ＳＯ
Ｉ）の構造により、このように形成されたデバイスは下
位のシリコン層１０から電気的に絶縁される。上位のシ
リコン層１８は好ましくは約２０００オングストローム
〜３０００オングストロームの厚さを含む。上位のシリ
コン層１８は好ましくは約６オーム‐ｃｍ〜９オーム‐
ｃｍの抵抗率を有する。
【００１４】図２に示すように、上位のシリコン層１８
中にイオンを選択的に注入して、計画されたＮＭＯＳト
ランジスタのためのドレイン２８、チャンネル領域３
０、及びソース３２を形成する。上位のシリコン層１８
を最初にマスクして、ＮＭＯＳトランジスタが形成され
る上位シリコン層１８の一部だけがイオン注入２６を受
けるようにする。フォトレジスト層２２は従来の露光及
び現像プロセスを用いて塗布され、そしてパターン化さ
れてもよい。このイオン注入は好ましくは３種類の処方
を用いた連続するイオン注入工程を含む。ドレインの処
方においては、イオンを上位のシリコン層１８中に深く
イオン注入２６して、酸化物層１４の真上にｎ＋ドレイ
ン２８を形成する。ドレインのイオン注入２６は好まし
くは約２２０ＫｅＶ〜５００ＫｅＶのエネルギー及び約
３×１０15イオン／ｃｍ2〜４×１０15イオン／ｃｍ2の
線量でヒ素イオンを注入することを含む。このように形
成されたＮＭＯＳトランジスタのドレイン２８は約９０
０〜１０００オングストロームの接合厚さ及び約１×１
０20イオン／ｃｍ3〜１×１０21イオン／ｃｍ3の濃度を
含む。
【００１５】前記ＮＭＯＳチャンネル領域の処方におい
ては、イオンを上位のシリコン層１８中に注入２６し
て、ドレイン２８の上位にｐ−形チャンネル領域３０を
形成する。このように形成されたＮＭＯＳトランジスタ
のチャンネル領域３０は好ましくは約５００〜１０００
オングストロームの接合厚さ及び約１×１０17イオン／
ｃｍ3〜５×１０18イオン／ｃｍ3の濃度を含む。
【００１６】ＮＭＯＳソースの処方においては、イオン
を上位のシリコン層１８中に浅く注入２６して、チャン
ネル領域３０の上位にｎ＋ソース３２を形成する。ソー
スのイオン注入２６は好ましくは約４５ＫｅＶ〜７０Ｋ
ｅＶのエネルギー及び約３×１０15イオン／ｃｍ2〜４
×１０15イオン／ｃｍ2の線量でヒ素イオンを注入する
ことを含む。このように形成されたＮＭＯＳトランジス
タのソース３２は約８００オングストローム〜１０００
オングストロームの接合厚さ及び約１×１０20イオン／
ｃｍ3〜１×１０21イオン／ｃｍ3の濃度を含む。このイ
オン注入工程の後に、フォトレジスト層２２を剥離す
る。
【００１７】図３に示すように、上位のシリコン層１８
中にイオンを選択的に注入３８して、計画されたＮＭＯ
Ｓトランジスタのためのドレイン４０、チャンネル領域
４２、及びソース４３を形成する。この技術は前記ＮＭ
ＯＳトランジスタのために使用された技術と実質的に同
一である。上位のシリコン層１８を最初にマスクして、
ＮＭＯＳトランジスタが形成される上位シリコン層１８
の一部だけがイオン注入３８を受けるようにする。フォ
トレジスト層３４は従来の露光及び現像プロセスを用い
て塗布され、そしてパターン化されてもよい。このイオ
ン注入は好ましくは３種類の処方を用いた連続するイオ
ン注入工程を含む。ドレインの処方においては、イオン
を上位のシリコン層１８中に深くイオン注入３８して、
酸化物層１４の真上にｐ＋ドレイン４０を形成する。ま
た、このＰＭＯＳドレイン４０はＮＭＯＳドレイン２８
と接触するように形成される。ドレインのイオン注入３
８は好ましくは約４０ＫｅＶ〜９０ＫｅＶのエネルギー
及び約３×１０15イオン／ｃｍ2〜４×１０15イオン／
ｃｍ2の線量でホウ素イオンを注入することを含む。こ
のように形成されたＰＭＯＳトランジスタのドレイン４
０は約９００オングストローム〜１０００オングストロ
ームの接合厚さ及び約１×１０20イオン／ｃｍ 3〜１×
１０21イオン／ｃｍ3の濃度を含む。
【００１８】前記ＰＭＯＳチャンネル領域の処方におい
ては、イオンを上位のシリコン層１８中に注入３８し
て、ｐ＋ドレイン４０の上位にｎ−形チャンネル領域４
２を形成する。このように形成されたＰＭＯＳトランジ
スタのチャンネル領域４２は好ましくは約５００〜１０
００オングストロームの接合厚さ及び約１×１０17イオ
ン／ｃｍ3〜５×１０18イオン／ｃｍ3の濃度を含む。
【００１９】ＰＭＯＳソースの処方においては、イオン
を上位のシリコン層１８中に浅く注入３８して、チャン
ネル領域４２の上位にｐ＋ソース４３を形成する。ソー
スのイオン注入３８は好ましくは約２ＫｅＶ〜４ＫｅＶ
のエネルギー及び約２×１０ 15イオン／ｃｍ2〜４×１
０15イオン／ｃｍ2の線量でホウ素イオンを注入するこ
とを含む。このように形成されたＰＭＯＳトランジスタ
のソース４３は約８００オングストローム〜１０００オ
ングストロームの接合厚さ及び約１×１０20イオン／ｃ
ｍ3〜１×１０21イオン／ｃｍ3の濃度を含む。残留する
フォトレジストマスク３４を剥離する。本発明では、Ｐ
ＭＯＳトランジスタのドレイン４０がＮＭＯＳトランジ
スタのドレイン２８に隣接し、且つ接触して形成される
ことが特に重要である。これは完成したインバータデバ
イスに対し共通のドレインコンタクトを許容するため、
極めて重要な特徴である。
【００２０】図４に示すように、上位のシリコン層１８
を通して酸化物層１４まで浅いトレンチ素子分離（ＳＴ
Ｉ）のためのトレンチ４５をエッチングで形成する。フ
ォトレジスト層４４が活性領域、即ち非‐ＳＴＩ領域を
形成するために使用されてもよい。
【００２１】図５に示すように、トレンチを充填するた
めに誘電体層４６を堆積する。誘電体層４６を研磨して
不必要な物質を除去する。ＳＴＩ４６は計画されたＣＭ
ＯＳインバータの上位シリコン層の絶縁を完成させる。
【００２２】図６に本発明の重要な特徴を示す。ゲート
トレンチ５０を上位シリコン層１８中にエッチングで形
成する。ゲートトレンチ５０の底部はＮＭＯＳトランジ
スタのドレイン２８とＰＭＯＳトランジスタのドレイン
４０の頂面で終了する。ゲートトレンチ５０は上位シリ
コン層をＮＭＯＳ側とＰＭＯＳ側に分割することに注目
して下さい。ＮＭＯＳ側はＮＭＯＳトランジスタのドレ
イン２８上に残留する上位シリコン層１８に相当する。
ＰＭＯＳ側はＰＭＯＳトランジスタのドレイン４０上に
残留する上位シリコン層１８に相当する。ゲートトレン
チ５０は好ましくはドライプラズマプロセスとエッチン
グマスク４８を用いてエッチングされる。
【００２３】図７に本発明のその他の重要な特徴を示
す。ゲート酸化物層８６をＮＭＯＳのソース、チャンネ
ル領域、及びドレインである３２、２０、及び２８の上
位に、そしてＰＭＯＳのソース、チャンネル領域、及び
ドレインである４３、４２、及び４０の上位に形成す
る。ゲート酸化物層８６は完成したＣＭＯＳトランジス
タ対のゲート誘電体を形成するであろう。ゲート酸化物
層８６は好ましくは熱酸化プロセスにより成長する。ゲ
ート酸化物層８６の厚さは高濃度にドープされた領域３
２、２８、４３、及び４０の上位における成長速度と低
濃度にドープされた領域３０及び４２に隣接する成長速
度が異なるため変化することに注目すべきである。チャ
ンネル領域３０及び４２に隣接するゲート酸化物層８６
の厚さは完成するトランジスタのために重要な酸化物の
厚さである。ゲート酸化物層８６は好ましくは約１５オ
ングストローム〜２０オングストロームの厚さに形成さ
れる。
【００２４】ポリシリコン層９０をゲート酸化物層８６
の上位に堆積する。ポリシリコン層９０はＣＭＯＳトラ
ンジスタ対のためのゲート節点(gate node)を形成する
であろう。ポリシリコン層９０は好ましくは約１×１０
21原子／ｃｍ3のリン（ｎ‐形）のドーピングをその場
で行う低圧ＣＶＤ法を用いて堆積される。ポリシリコン
層９０は好ましくは約８００オングストローム〜１２０
０オングストロームの厚さに堆積される。
【００２５】図８に本発明の特に重要な特徴を示す。ポ
リシリコン層９０をエッチバックしてポリシリコン側壁
スペーサ９０ａを形成し、このスペーサは後に密接した
ＮＭＯＳ及びＰＭＯＳトランジスタ対を形成する。ポリ
シリコン相互接続機能９０ｂが必要な領域のポリシリコ
ン層を保護するために、マスク９２が最初に形成されて
もよい。後述するように、このマスク９２はトランジス
タゲート９０ａに対する接続性を与えるために使用でき
る。このエッチングプロセスはゲート酸化物層８６の二
酸化ケイ素上のポリシリコン層９０を選択的に攻撃する
ドライプラズマプロセスの異方性エッチングを含む。ゲ
ート酸化物層８６を介在させてＮＭＯＳチャンネル領域
３０及びＰＭＯＳチャンネル領域４２に隣接する残留ポ
リシリコン層９０ａはトランジスタのゲートを形成す
る。
【００２６】図９に示すように、密接したＮＭＯＳ及び
ＰＭＯＳトランジスタ対の上位に層間誘電体層（ＩＬ
Ｄ）９４を堆積する。ＩＬＤ層９４の目的は前記ＣＭＯ
Ｓ対に対して後に形成されるコンタクトを電気的に絶縁
することである。このＩＬＤ層９４は好ましくは二酸化
ケイ素のような絶縁物質を含み、これは、例えばＣＶＤ
によって堆積される。堆積に続いて、化学的機械研磨
（ＣＭＰ）のようなポリッシング処理がＩＬＤ層９４を
平坦化するために使用される。
【００２７】次いで、層間誘電体層９４を通ってコンタ
クト開口９８、１０２、及び１０６を形成して、ＰＭＯ
Ｓトランジスタのソース４３及びドレイン４０及びＮＭ
ＯＳのソース３２及びドレイン２８を露出させる。これ
らの開口９８、１０２、及び１０６はマスキング層（図
示せず）を有するドライプラズマエッチング法を用いて
作られる。ＮＭＯＳトランジスタのドレイン２８とＰＭ
ＯＳトランジスタのドレイン４０は単一の開口１０６を
用いて接触できることに注目すべきである。
【００２８】図１０に示すように、金属シリサイド層１
１０をＮＭＯＳトランジスタのソース３２及びドレイン
２８及びＰＭＯＳトランジスタのソース４３及びドレイ
ン４０の上に形成する。重要なことであるが、層間誘電
体層９４及びこの層中に形成された全開口が存在するた
め、自己整合シリサイド（サリサイド）プロセスを使用
できる。この工程において、チタン（Ｔｉ）又はコバル
ト（Ｃｏ）のような、図示されない、金属層がＩＬＤ層
９４の上にそしてコンタクト開口９８、１０２、及び１
０６の内側に堆積する。焼結処理が実施され、これによ
り金属層は露出した上位のシリコン層１８と反応して各
コンタクト開口中に金属シリサイド層１１０を形成す
る。金属シリサイド１１０の存在によりコンタクト抵抗
が低減し、そしてデバイスの性能が向上する。次いで残
留金属層をウエットケミカルウオッシュを用いて除去す
る。
【００２９】図１１及び図１２に示すように、金属層１
１４及び１１８を堆積して、開口９８、１０２、及び１
０６を充填する。この金属層１１４及び１１８は好まし
くはタングステン（Ｗ）のプラグ１１４とアルミニウム
（Ａ）の連結ライン１１８から成る２つの水準の組合せ
体を含む。最初に、図１１に示すように、タングステン
層１１４をＩＬＤ層９４の上に、そして開口９８、１０
２、及び１０６を充填するように堆積する。次いでこの
タングステン層１１４をＣＭＰ技術を用いて研磨して、
タングステンのプラグ１１４を形成する。次に図１２に
示すように、アルミニウム層１１８をＩＬＤ層９４及び
タングステンプラグ１１４の上に堆積する。次いで、こ
のアルミニウム層１１８をエッチングによりパターン化
して、連結ライン１１８を形成する。
【００３０】本発明に特に重要なことは、完成したＣＭ
ＯＳインバータがレイアウト面積を縮小するためにＮＭ
ＯＳ及びＰＭＯＳトランジスタを縦形に形成する極めて
コンパクトなレイアウトを有することである。ＮＭＯＳ
トランジスタのソース３２はＶＳＳ接地に容易に接続で
きる。ＰＭＯＳトランジスタのソース４３はＶＤＤ電力
源に接続できる。ＮＭＯＳトランジスタ及びＰＭＯＳト
ランジスタの共通のドレイン２８及び４０は共通の出力
節点Ｂに接続する。ＣＭＯＳトランジスタのゲート９０
ａは共通の入力節点Ａに接続する。
【００３１】図１３を参照して、本発明の好ましい態様
の頂部レイアウトを示す。活性マスク２０４は活性領域
（内側）及びＳＴＩ領域（外側）の境界を定める。ＮＭ
ＯＳのソース及びドレインのマスク２００はドレイン、
チャンネル領域、及びソースのイオン注入がＮＭＯＳト
ランジスタのために実施される境界を定める。ＰＭＯＳ
のソース及びドレインのマスク２０２はドレイン、チャ
ンネル領域、及びソースのイオン注入がＰＭＯＳトラン
ジスタのために実施される境界を定める。ゲートトレン
チのマスク２１２はゲートトレンチがエッチングされる
境界を定める。ゲート酸化物層はトレンチの側壁上にＷ
１の厚さで形成される。ポリシリコンの側壁はＷ２の厚
さで形成される。コンタクトマスク２０８ａ、２０８
ｂ、及び２０８ｃは層間誘電体層中のコンタクト開口の
境界を定める。
【００３２】図１４を参照して、別の断面部分を示す。
ポリシリコン層９０ｂはインバータと垂直方向にトレン
チの側壁に重なることに注目すべきである。ポリシリコ
ンゲート９０ａは図８のポリシリコンマスク２２とエッ
チングを用いて形成されるこのポリシリコン層９０ｂに
接触する。
【００３３】再度、図１２を参照して、密接した縦形の
ＮＭＯＳ及びＰＭＯＳトランジスタ対を示す。このトラ
ンジスタ対は先ず酸化物層１４が下位のシリコン層１０
と上位のシリコン層１８との間に挟まれているシリコン
注入酸化物を含む基板を備える。縦形のＮＭＯＳトラン
ジスタは上位のシリコン層１８中に存在する。この縦形
ＮＭＯＳトランジスタは最初に前記酸化物層１８の上位
のドレイン２８を含む。チャンネル領域３０がドレイン
２８の上に位置する。ソース３２がチャンネル領域３０
の上に位置する。ゲートトレンチはドレインの頂面及び
チャンネル領域の垂直面を露出する。最後に、ゲートは
ゲート酸化物層８６を間に介在させてチャンネル領域３
０の垂直面に隣接するポリシリコン側壁スペーサ９０ａ
を含む。ＰＭＯＳトランジスタも上位のシリコン層１８
中に存在する。このＰＭＯＳトランジスタは最初に前記
酸化物層１８の上位のドレイン４０を含む。このドレイ
ン４０は縦形のＮＭＯＳトランジスタのドレイン２８に
接触する。チャンネル領域４２がドレイン４０の上に位
置する。ソース４３がチャンネル領域４２の上に位置す
る。ゲートトレンチはドレインの頂面及びチャンネル領
域４２の垂直面を露出する。最後に、ＰＭＯＳトランジ
スタを完成させるために、ゲートはゲート酸化物層８６
を間に介在させてチャンネル領域の垂直面に隣接するポ
リシリコン側壁スペーサ９０ａを含む。ＮＭＯＳ及びＰ
ＭＯＳトランジスタ対が金属層１１４及び１１８によっ
て接続して、ＣＭＯＳインバータデバイスが完成する。
【００３４】本発明の方法の利点を列挙する。第１に、
ＣＭＯＳインバータを形成する効果的な方法が達成され
る。第２に、この方法は縦形のＮＭＯＳ及びＰＭＯＳト
ランジスタを用いて密接したＣＭＯＳトランジスタ対を
形成できる。第３に、ＳＩＭＯＸ基板及びＳＴＩ領域を
用いると、インバータデバイスを電気的に絶縁できる。
第４に、ＮＭＯＳトランジスタをトレンチの一端に形成
し、ＰＭＯＳトランジスタをトレンチの他端に形成する
ことにより、共通のドレインコンタクトの効果的なレイ
アウトが可能になる。第５に、この方法はサリサイドの
使用を促進する。
【００３５】前記好ましい態様に示されるように、本発
明は集積回路デバイスの製造において、縦形の密接した
ＣＭＯＳインバータを提供するための極めて製造が容易
な方法と新規なデバイスを提供する。
【００３６】本発明を好ましい具体例を参照して記述し
たが、形態の種々の変更と詳述が本発明の精神又は範囲
を逸脱することなく実施できることは当業者にとって明
らかであろう。
【図面の簡単な説明】
【図１】本発明の方法において、基板１０、１４、及び
１８を準備する工程を概略的に示す断面図。
【図２】本発明の方法において、上位のシリコン層１８
中にイオンを選択的に注入して、計画されたＮＭＯＳト
ランジスタのためのドレイン２８、チャンネル領域３
０、及びソース３２を形成する工程を概略的に示す断面
図。
【図３】本発明の方法において、上位のシリコン層１８
中にイオンを選択的に注入して、計画されたＮＭＯＳト
ランジスタのためのドレイン４０、チャンネル領域４
２、及びソース４３を形成する工程を概略的に示す断面
図。
【図４】本発明の方法において、上位のシリコン層１８
を通して酸化物層１４まで浅いトレンチ素子分離（ＳＴ
Ｉ）のためのトレンチ４５をエッチングで形成する工程
を概略的に示す断面図。
【図５】本発明の方法において、トレンチを充填するた
めに誘電体層４６を堆積する工程を概略的に示す断面
図。
【図６】本発明の方法において、ゲートトレンチ５０を
上位シリコン層１８中にエッチングで形成する工程を概
略的に示す断面図。
【図７】本発明の方法において、ゲート酸化物層８６を
形成し、ポリシリコン層９０をゲート酸化物層８６の上
位に堆積する工程を概略的に示す断面図。
【図８】本発明の方法において、ポリシリコン層９０を
エッチバックしてポリシリコン側壁スペーサ９０ａを形
成する工程を概略的に示す断面図。
【図９】本発明の方法において、密接したＮＭＯＳ及び
ＰＭＯＳトランジスタ対の上位に層間誘電体層（ＩＬ
Ｄ）９４を堆積し、層間誘電体層９４を通ってコンタク
ト開口９８、１０２、及び１０６を形成する工程を概略
的に示す断面図。
【図１０】本発明の方法において、金属シリサイド層１
１０をＮＭＯＳトランジスタのソース３２及びドレイン
２８及びＰＭＯＳトランジスタのソース４３及びドレイ
ン４０の上に形成する工程を概略的に示す断面図。
【図１１】本発明の方法において、金属層１１４を堆積
して開口９８、１０２、及び１０６を充填する工程を概
略的に示す断面図。
【図１２】本発明の方法において、金属層１１８を堆積
し、連結ライン１１８を形成して、ＣＭＯＳインバータ
を完成する工程を概略的に示す断面図。
【図１３】本発明の完成したＣＭＯＳインバータの上面
図。
【図１４】本発明に係る別のＣＭＯＳインバータの態様
を概略的に示す断面図。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 29/78 ６５３Ｄ 29/423 ６５６Ａ 29/49 27/08 ３２１Ａ 29/78 ６５２ 29/78 ６１３Ａ ６５３ ６２６Ａ ６５８Ａ ６５６ ６５８Ｆ 29/786 ６５８Ｇ 29/58 Ｇ (72)発明者 ヤン・パン シンガポール国シンガポール 541401 パ イン・グローヴ，ビーエルケイ １ピー, ナンバー 02−77 (72)発明者 ジェームズ・リー・ヨン・メン シンガポール国シンガポール 600103 ジ ュロング・イースト・ストリート 13，ビ ーエルケイ 103，ナンバー12−208 (72)発明者 イン・キュン・レウン 香港 アバーディーン，カ・ラン・コー ト，カ・キット・ハウス，フラット 2301 (72)発明者 エレハンカ・ラマチャンドラ・マーシー シンガポール国シンガポール イシュン・ ストリート 22，ビーエルケイ 279，06 −328 (72)発明者 ジア・ツェン・チェン シンガポール国シンガポール 688570 ヴ ァーデ・グローヴ 38 (72)発明者 ラップ・チャン アメリカ合衆国カリフォルニア州94109, サンフランシスコ，ラーキン・ストリート 1631，ナンバー ３ (72)発明者 エルジン・クーク シンガポール国シンガポール 310239 ロ ア・イー・トア・パヨー 239，ナンバー 04−98 Ｆターム(参考） 4M104 AA01 AA09 BB01 BB20 BB25 CC01 CC05 FF04 FF06 FF13 GG10 GG18 5F048 AA01 AA04 AB04 AC03 BA02 BA16 BA19 BB01 BB05 BB20 BC01 BC03 BC11 BD07 BD09 BF02 BF06 BF11 BF16 BG05 BG14 5F110 AA04 AA16 BB04 CC09 DD05 DD13 EE09 EE22 EE36 EE41 EE45 FF02 FF23 GG02 GG12 GG52 HJ01 HJ04 HJ13 HL03 HL04 HL05 HL12 NN02 NN23 NN35 NN62 NN65 QQ09 QQ11 QQ19

Claims (34)

    【特許請求の範囲】
  1. 【請求項１】 密接した縦形のＮＭＯＳ及びＰＭＯＳト
    ランジスタ対を集積回路デバイス中に形成する方法であ
    って、 酸化物層が上位のシリコン層と下位のシリコン層との間
    に挟まれているシリコン注入酸化物を含む基板を準備
    し、 前記上位のシリコン層の第１部分の中にイオンを選択的
    に注入して、ＮＭＯＳトランジスタのドレイン、チャン
    ネル領域、及びソースを形成し、ここで前記ドレインは
    前記酸化物層の上位に直接に形成され、ここで前記チャ
    ンネル領域は前記ドレインの上位に形成され、ここで前
    記ソースは前記チャンネル領域の上位に形成され、 前記上位のシリコン層の第２部分の中にイオンを選択的
    に注入して、ＰＭＯＳトランジスタのドレイン、チャン
    ネル領域、及びソースを形成し、ここで前記ドレインは
    前記酸化物層の上位に直接に形成され、ここで前記ＰＭ
    ＯＳチャンネル領域は前記ドレインの上位に形成され、
    ここで前記ソースは前記チャンネル領域の上位に形成さ
    れ、そしてここで前記ドレインは前記ＮＭＯＳトランジ
    スタのドレインと接触し、 エッチングにより前記ＮＭＯＳ及びＰＭＯＳのソース及
    びチャンネル領域を通してゲートトレンチを形成し、こ
    こで前記ゲートトレンチは前記ＮＭＯＳ及びＰＭＯＳの
    ドレインで終了し、そして、ここで前記ゲートトレンチ
    は前記ＮＭＯＳ及びＰＭＯＳのチャンネル領域の側面部
    を露出させ、 前記ＮＭＯＳ及びＰＭＯＳのチャンネル領域の上位に位
    置し、そして前記ゲートトレンチをライニングするゲー
    ト酸化物層を形成し、 前記ゲート酸化物層の上位にポリシリコン層を堆積し、
    そして前記ポリシリコン層をエッチバックしてポリシリ
    コン側壁を形成し、これによって前記密接した縦形のＮ
    ＭＯＳ及びＰＭＯＳトランジスタ対のゲートを前記集積
    回路デバイスの製造中に形成する、前記方法。
  2. 【請求項２】 前記密接した縦形のＮＭＯＳ及びＰＭＯ
    Ｓトランジスタ対はＣＭＯＳインバータを形成する、請
    求項１記載の方法。
  3. 【請求項３】 前記ポリシリコン層をエッチバックする
    前記工程の後に、前記密接した縦形のＮＭＯＳ及びＰＭ
    ＯＳトランジスタ対の上位に層間誘電体層を堆積し、 前記層間誘電体層を通って開口をエッチングにより形成
    して、前記ＰＭＯＳのソース及びドレインと前記ＮＭＯ
    Ｓのソース及びドレインを露出させ、 その後、前記ＰＭＯＳのソース及びドレインと前記ＮＭ
    ＯＳのソース及びドレインの中に金属シリサイド層を形
    成し、 前記層間誘電体層と前記上位のシリコン層の上位に金属
    層を堆積し、そして前記金属層をパターン化して接続ラ
    インを形成することを更に含む、請求項１記載の方法。
  4. 【請求項４】 前記金属シリサイド層はチタンシリサイ
    ド及びコバルトシリサイドの群の一つから成る、請求項
    ３記載の方法。
  5. 【請求項５】 前記上位のシリコン層は約２０００オン
    グストローム〜３０００オングストロームの厚さを含
    む、請求項１記載の方法。
  6. 【請求項６】 前記上位のシリコン層の第１部分の中に
    イオンを選択的に注入して、ＮＭＯＳトランジスタのド
    レイン、チャンネル領域、及びソースを形成する工程は
    約２２０ＫｅＶ〜５００ＫｅＶのエネルギー及び約３×
    １０15イオン／ｃｍ2〜４×１０15イオン／ｃｍ2の線量
    でヒ素イオンを注入することを含むドレイン注入処方を
    含む、請求項１記載の方法。
  7. 【請求項７】 前記上位のシリコン層の第１部分の中に
    イオンを選択的に注入して、ＮＭＯＳトランジスタのド
    レイン、チャンネル領域、及びソースを形成する工程は
    約４５ＫｅＶ〜７０ＫｅＶのエネルギー及び約３×１０
    15イオン／ｃｍ2〜４×１０15イオン／ｃｍ2の線量でヒ
    素イオンを注入することを含むソース注入処方を含む、
    請求項１記載の方法。
  8. 【請求項８】 前記上位のシリコン層の第２部分の中に
    イオンを選択的に注入して、ＰＭＯＳトランジスタのド
    レイン、チャンネル領域、及びソースを形成する工程は
    約４０ＫｅＶ〜９０ＫｅＶのエネルギー及び約３×１０
    15イオン／ｃｍ2〜４×１０15イオン／ｃｍ2の線量でホ
    ウ素イオンを注入することを含むドレイン注入処方を含
    む、請求項１記載の方法。
  9. 【請求項９】 前記上位のシリコン層の第２部分の中に
    イオンを選択的に注入して、ＰＭＯＳトランジスタのド
    レイン、チャンネル領域、及びソースを形成する工程は
    約２ＫｅＶ〜４ＫｅＶのエネルギー及び約２×１０15イ
    オン／ｃｍ2〜４×１０15イオン／ｃｍ2の線量でホウ素
    イオンを注入することを含むソース注入処方を含む、請
    求項１記載の方法。
  10. 【請求項１０】 前記ゲート酸化物層は約１５オングス
    トローム〜２０オングストロームの厚さに形成される、
    請求項１記載の方法。
  11. 【請求項１１】 前記ポリシリコン層は約８００オング
    ストローム〜１２００オングストロームの厚さに堆積す
    る、請求項１記載の方法。
  12. 【請求項１２】 前記上位のシリコン層中に浅いトレン
    チアイソレーションを形成して、計画された前記密接し
    た縦形のＮＭＯＳ及びＰＭＯＳトランジスタ対を絶縁す
    ることを更に含む、請求項１記載の方法。
  13. 【請求項１３】 密接した縦形のＮＭＯＳ及びＰＭＯＳ
    トランジスタ対を有するインバータを集積回路デバイス
    中に形成する方法であって、前記上位のシリコン層の第
    １部分の中にイオンを選択的に注入して、ＮＭＯＳトラ
    ンジスタのドレイン、チャンネル領域、及びソースを形
    成し、ここで前記ドレインは前記酸化物層の上位に直接
    に形成され、ここで前記チャンネル領域は前記ドレイン
    の上位に形成され、ここで前記ソースは前記チャンネル
    領域の上位に形成され、 前記上位のシリコン層の第２部分の中にイオンを選択的
    に注入して、ＰＭＯＳトランジスタのドレイン、チャン
    ネル領域、及びソースを形成し、ここで前記ドレインは
    前記酸化物層の上位に直接に形成され、ここで前記ＰＭ
    ＯＳチャンネル領域は前記ドレインの上位に形成され、
    ここで前記ソースは前記チャンネル領域の上位に形成さ
    れ、そしてここで前記ドレインは前記ＮＭＯＳトランジ
    スタのドレインと接触し、 エッチングにより前記ＮＭＯＳ及びＰＭＯＳのソース及
    びチャンネル領域を通してゲートトレンチを形成し、こ
    こで前記ゲートトレンチは前記ＮＭＯＳ及びＰＭＯＳの
    ドレインで終了し、そして、ここで前記ゲートトレンチ
    は前記ＮＭＯＳ及びＰＭＯＳのチャンネル領域の側面部
    を露出させ、 前記前記ＮＭＯＳ及びＰＭＯＳのチャンネル領域の上位
    に位置し、そして前記ゲートトレンチをライニングする
    ゲート酸化物層を形成し、 前記ゲート酸化物層の上位にポリシリコン層を堆積し、 前記ポリシリコン層をエッチバックしてポリシリコン側
    壁を形成し、これによって前記密接した縦形のＮＭＯＳ
    及びＰＭＯＳトランジスタ対のゲートを形成し、前記ポ
    リシリコン層をエッチバックする前記工程の後に、前記
    密接した縦形のＮＭＯＳ及びＰＭＯＳトランジスタ対の
    上位に層間誘電体層を堆積し、 前記層間誘電体層を通って開口をエッチングにより形成
    して、前記ＰＭＯＳのソース及びドレインと前記ＮＭＯ
    Ｓのソース及びドレインを露出させ、 その後、前記ＰＭＯＳのソース及びドレインと前記ＮＭ
    ＯＳのソース及びドレインの中に金属シリサイド層を形
    成し、 前記層間誘電体層と前記上位のシリコン層の上位に金属
    層を堆積し、そして前記金属層をパターン化して接続ラ
    インを形成することにより、前記集積回路の製造におい
    て前記インバータを完成させることを含む、前記方法。
  14. 【請求項１４】 前記金属シリサイド層はチタンシリサ
    イド及びコバルトシリサイドの群の一つから成る、請求
    項１３記載の方法。
  15. 【請求項１５】 前記上位のシリコン層は約２０００オ
    ングストローム〜３０００オングストロームの厚さを含
    む、請求項１３記載の方法。
  16. 【請求項１６】 前記上位のシリコン層の第１部分の中
    にイオンを選択的に注入して、ＮＭＯＳトランジスタの
    ドレイン、チャンネル領域、及びソースを形成する工程
    は約２２０ＫｅＶ〜５００ＫｅＶのエネルギー及び約３
    ×１０15イオン／ｃｍ2〜４×１０15イオン／ｃｍ2の線
    量でヒ素イオンを注入することを含むドレイン注入処方
    を含む、請求項１３記載の方法。
  17. 【請求項１７】 前記上位のシリコン層の第１部分の中
    にイオンを選択的に注入して、ＮＭＯＳトランジスタの
    ドレイン、チャンネル領域、及びソースを形成する工程
    は約４５ＫｅＶ〜７０ＫｅＶのエネルギー及び約３×１
    ０15イオン／ｃｍ2〜４×１０15イオン／ｃｍ2の線量で
    ヒ素イオンを注入することを含むソース注入処方を含
    む、請求項１３記載の方法。
  18. 【請求項１８】 前記上位のシリコン層の第２部分の中
    にイオンを選択的に注入して、ＰＭＯＳトランジスタの
    ドレイン、チャンネル領域、及びソースを形成する工程
    は約４０ＫｅＶ〜９０ＫｅＶのエネルギー及び約３×１
    ０15イオン／ｃｍ2〜４×１０15イオン／ｃｍ2の線量で
    ホウ素イオンを注入することを含むドレイン注入処方を
    含む、請求項１３記載の方法。
  19. 【請求項１９】 前記上位のシリコン層の第２部分の中
    にイオンを選択的に注入して、ＰＭＯＳトランジスタの
    ドレイン、チャンネル領域、及びソースを形成する工程
    は約２ＫｅＶ〜４ＫｅＶのエネルギー及び約２×１０15
    イオン／ｃｍ 2〜４×１０15イオン／ｃｍ2の線量でホウ
    素イオンを注入することを含むソース注入処方を含む、
    請求項１３記載の方法。
  20. 【請求項２０】 前記ゲート酸化物層は約１５オングス
    トローム〜２０オングストロームの厚さに形成される、
    請求項１３記載の方法。
  21. 【請求項２１】 前記ポリシリコン層は約８００オング
    ストローム〜１２００オングストロームの厚さに堆積す
    る、請求項１３記載の方法。
  22. 【請求項２２】 前記上位のシリコン層中に浅いトレン
    チアイソレーションを形成して、計画された前記密接し
    た縦形のＮＭＯＳ及びＰＭＯＳトランジスタ対を絶縁す
    ることを更に含む、請求項１３記載の方法。
  23. 【請求項２３】 密接した縦形のＮＭＯＳ及びＰＭＯＳ
    トランジスタ対であって、 酸化物層が上位のシリコン層と下位のシリコン層との間
    に挟まれているシリコン注入酸化物を含む基板、前記上
    位のシリコン層中の縦形のＮＭＯＳトランジスタ、及び
    前記上位のシリコン層中の縦形のＰＭＯＳトランジス
    タ、を含み、前記縦形ＮＭＯＳトランジスタは、前記酸
    化物層の上位に形成されるドレイン、前記ドレインの一
    部の上位に形成されるチャンネル領域、前記チャンネル
    領域の上位に形成されるソース、前記ドレインの頂面と
    前記チャンネル領域の垂直面を露出させるゲートトレン
    チ、及びゲート酸化物層を間に挟んで前記チャンネル領
    域の垂直面に隣接するポリシリコン側壁スペーサを含む
    ゲート、を含み、そして前記縦形ＰＭＯＳトランジスタ
    は、前記酸化物層の上位に形成されるドレインであっ
    て、このドレインが前記縦形ＮＭＯＳトランジスタドレ
    インに接触するドレイン、前記ドレインの一部の上位に
    形成されるチャンネル領域、前記チャンネル領域の上位
    に形成されるソース、前記ドレインの頂面と前記チャン
    ネル領域の垂直面を露出させるゲートトレンチ、及びゲ
    ート酸化物層を間に挟んで前記チャンネル領域の垂直面
    に隣接するポリシリコン側壁スペーサを含むゲート、を
    含む、前記密接した縦形のＮＭＯＳ及びＰＭＯＳトラン
    ジスタ対。
  24. 【請求項２４】 前記密接した縦形のＮＭＯＳ及びＰＭ
    ＯＳトランジスタ対はＣＭＯＳインバータを形成する、
    請求項２３記載のデバイス。
  25. 【請求項２５】 前記密接した縦形のＮＭＯＳ及びＰＭ
    ＯＳトランジスタ対の上位に形成される層間誘電体層で
    あって、前記層間誘電体層は前記ＰＭＯＳのソース及び
    ドレインと前記ＮＭＯＳのソース及びドレインを露出さ
    せる開口を有する前記層間誘電体層、 前記ＰＭＯＳのソース及びドレインと前記ＮＭＯＳのソ
    ース及びドレインの中に形成される金属シリサイド層、
    及び前記層間誘電体層と前記金属層の上位に形成される
    パターン化された金属層、を更に含む、請求項２３記載
    のデバイス。
  26. 【請求項２６】 前記金属シリサイド層はチタンシリサ
    イド及びコバルトシリサイドの群の一つから成る、請求
    項２３記載のデバイス。
  27. 【請求項２７】 前記上位のシリコン層は約２０００オ
    ングストローム〜３０００オングストロームの厚さを含
    む、請求項２３記載のデバイス。
  28. 【請求項２８】 前記ＮＭＯＳトランジスタのドレイン
    は約９００オングストローム〜１０００オングストロー
    ムの接合厚さ及び約１×１０20イオン／ｃｍ 3〜１×１
    ０21イオン／ｃｍ3の濃度を含む、請求項２３記載のデ
    バイス。
  29. 【請求項２９】 前記ＮＭＯＳトランジスタのチャンネ
    ル領域は約５００オングストローム〜１０００オングス
    トロームの接合厚さ及び約１×１０17イオン／ｃｍ3〜
    ５×１０18イオン／ｃｍ3の濃度を含む、請求項２３記
    載のデバイス。
  30. 【請求項３０】 前記ＮＭＯＳトランジスタのソースは
    約８００オングストローム〜１０００オングストローム
    の接合厚さ及び約１×１０20イオン／ｃｍ3〜１×１０
    21イオン／ｃｍ3の濃度を含む、請求項２３記載のデバ
    イス。
  31. 【請求項３１】 前記ＰＭＯＳトランジスタのドレイン
    は約９００オングストローム〜１０００オングストロー
    ムの接合厚さ及び約１×１０20イオン／ｃｍ 3〜１×１
    ０21イオン／ｃｍ3の濃度を含む、請求項２３記載のデ
    バイス。
  32. 【請求項３２】 前記ＰＭＯＳトランジスタのチャンネ
    ル領域は約５００オングストローム〜１０００オングス
    トロームの接合厚さ及び約１×１０17イオン／ｃｍ3〜
    ５×１０18イオン／ｃｍ3の濃度を含む、請求項２３記
    載のデバイス。
  33. 【請求項３３】 前記ＰＭＯＳトランジスタのソースは
    約８００オングストローム〜１０００オングストローム
    の接合厚さ及び約１×１０20イオン／ｃｍ3〜１×１０
    21イオン／ｃｍ3の濃度を含む、請求項２３記載のデバ
    イス。
  34. 【請求項３４】 前記上位のシリコン層中に浅いトレン
    チ素子分離を更に含み、これにより残留基板から前記密
    接した縦形のＮＭＯＳ及びＰＭＯＳトランジスタ対を絶
    縁する、請求項２３記載のデバイス。
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