CN102105978A - 半导体存储器件 - Google Patents

Abstract

本发明提供一半导体器件，能减低环绕栅极晶体管的栅极电极的外围的硅氮化膜膜厚。本发明的半导体器件使用MOS晶体管而构成，MOS晶体管具有于衬底的垂直方向配置漏极、栅极、以及源极，且栅极环绕柱状半导体层的构造，具备：硅化物层，自动对准性地形成于配置于柱状半导体层的上部和下部的各扩散层上，且为了于形成硅化物层时保护柱状半导体层的侧壁，于柱状半导体层的侧壁形成第1绝缘膜后才形成；以及第2绝缘膜，于形成硅化物层且去除第1绝缘膜后，以包覆形成于柱状半导体层的下部的源极或漏极区域、形成于柱状半导体层的侧壁的栅极电极、和形成于柱状半导体层上部的源极或漏极区域的方式而形成。

Description

半导体存储器件

技术领域

本发明涉及一种半导体器件及其制造方法，特别是有关具有柱状半导体层，且将其侧壁(side wall)作为沟道区域，并以栅极电极环绕沟道区域的方式而形成的纵型MOS(Metal Oxide Semiconductor；金属氧化物半导体)晶体管的SGT(Surrounding Gate Transistor，环绕栅极晶体管)的构造及其制造方法。

背景技术

为了实现LSI(Large-Scale Integration；大规模集成电路)的高集成化与高性能化，而提出有SGT，该SGT为形成柱状半导体层于半导体衬底的表面，且具有以环绕柱状半导体层的方式而形成于其侧壁的栅极的纵型栅极晶体管(例如专利文献1：日本特开平2-188966)。由于SGT于垂直方向配置漏极、栅极、以及源极，故相较于现有技术的平面型晶体管，可大幅缩小晶体管的占有面积。

图37表示专利文献1的SGT的鸟瞰图(a)和截面构造(b)。参照这些附图说明SGT。于硅衬底上形成柱状硅层501，以环绕柱状硅层501的方式形成栅极绝缘膜502，以环绕栅极绝缘膜502的方式形成栅极电极503。于周围形成有栅极电极的柱状硅层501的侧面形成晶体管的沟道。柱状硅层501的上下形成有源极漏极区域的下部扩散层504和上部扩散层505。上部扩散层505经由接点而连接于配线层。

专利文献1：日本特开平2-188966

发明内容

(发明所欲解决的问题)

但，将图37所示的专利文献1的SGT使用于CPU(Central Processing Unit；中央处理器)等高集成且高性能的逻辑器件时，为了提升晶体管性能， 必须于源极漏极区域以自动对准(self-alignment)方式形成硅化物层，以减低源极漏极区域的寄生电阻。另一方面，通过提升晶体管性能，而使SGT的占有面积不会增加极为重要。

本发明有鉴于所述的课题而研发，其目的在于通过减低SGT的栅极电极的外围的硅氮化膜膜厚而缩小SGT和由SGT所形成的电路占有面积，特别是如SRAM(Static random access memory；静态随机存取存储器)的SGT和接点为以最小间隔所配置的电路的占有面积。

(解决问题的手段)

为了解决所述的课题，本发明具有如下的构成。根据本发明的一个特征，为使用MOS晶体管而构成的半导体器件，

所述MOS晶体管具有下述构造：于衬底的垂直方向配置漏极、栅极、以及源极，且所述栅极环绕柱状半导体层，并具备：

硅化物层(silicide layer)，自动对准性地形成于配置于所述柱状半导体层的上部和下部的各扩散层上，且为了于形成该硅化物层时保护所述柱状半导体层的侧壁，于所述柱状半导体层的侧壁形成第1绝缘膜后才形成；

第2绝缘膜，于形成所述硅化物层且去除所述第1绝缘膜后，以包覆形成于所述柱状半导体层的下部的源极或漏极区域、形成于柱状半导体层的侧壁的栅极电极、及形成于柱状半导体层的上部的源极或漏极区域的方式而形成；以及

第3绝缘膜，作为层间膜而包覆所述第2绝缘膜。

本发明的较优选的实施方式为在所述半导体器件中，包覆柱状半导体层的侧壁和栅极电极的所述第2绝缘膜的第1部分的厚度Ts、以及包覆柱状半导体层的上部和下部的所述第2绝缘膜的第2部分的厚度Tt大致相同，且具有0.8Tt＜Ts＜1.2Ts的关系。

此外，本发明的另一较优选的实施方式为在所述半导体器件中，包覆柱状半导体层的侧壁和栅极电极的所述第2绝缘膜的第1部分的厚度Ts、以及包覆柱状半导体层的上部和下部的所述第2绝缘膜的第2部分的厚度Tt具有0.5Tt＜Ts＜1.0Ts的关系。

此外，本发明的另一较优选的实施方式为在所述半导体器件中，包覆柱状半导体层的侧壁和栅极电极的所述第2绝缘膜的第1部分的厚度Ts、以 及包覆柱状半导体层的上部和下部的所述第2绝缘膜的第2部分的厚度Tt具有0.25Tt＜Ts＜0.5Ts的关系。

此外，本发明的另一较优选的实施方式为在所述半导体器件中，所述第2绝缘膜为硅氮化膜，所述第3绝缘膜为硅氧化膜。

此外，本发明的另一实施方式，为一种制造使用具有于垂直方向配置漏极、栅极、以及源极，且所述栅极环绕柱状半导体层的构造的MOS晶体管而构成的半导体器件的方法，具有下列步骤：

将硅衬底进行蚀刻而形成柱状半导体层的步骤；

于形成于所述柱状半导体层的上部和下部的源极区域或漏极区城的各扩散层以及所述柱状半导体层的侧壁的表面形成栅极绝缘膜的步骤；

于所述栅极绝缘膜的表面形成栅极导电膜的步骤；

将所述栅极绝缘膜和所述栅极导电膜分别进行蚀刻而形成栅极电极的步骤；

于配置于所述柱状半导体层的上部和下部的扩散层上自动对准性地形成硅化物层时，于所述柱状半导体层的侧壁形成用以保护所述柱状半导体层的侧壁的第1绝缘膜的步骤；

于配置于所述柱状半导体层的上部和下部的各扩散层上自动对准性地形成硅化物层的步骤；

形成所述硅化物层后，去除所述第1绝缘膜的步骤；

于所述柱状半导体层和所述栅极电极上形成第2绝缘膜而作为接点阻挡物(contact stopper)的步骤；以及

于所述第2绝缘膜上成膜第3绝缘膜而作为层间膜的步骤。

本发明的较优选实施方式为在制造所述半导体器件的方法中，所述第1绝缘膜和第2绝缘膜为硅氮化膜，所述第3绝缘膜为硅氧化膜。

附图说明

图1为本发明的第1实施例的平面图和截面图。

图2为依步骤顺序表示本发明的第1实施例的制造方法的步骤图。

图3为依步骤顺序表示本发明的第1实施例的制造方法的步骤图。

图4为依步骤顺序表示本发明的第1实施例的制造方法的步骤图。

图5为依步骤顺序表示本发明的第1实施例的制造方法的步骤图。

图6为依步骤顺序表示本发明的第1实施例的制造方法的步骤图。

图7为依步骤顺序表示本发明的第1实施例的制造方法的步骤图。

图8为依步骤顺序表示本发明的第1实施例的制造方法的步骤图。

图9为依步骤顺序表示本发明的第1实施例的制造方法的步骤图。

图10为依步骤顺序表示本发明的第1实施例的制造方法的步骤图。

图11为将本发明和现有技术例作比较的平面图和截面图。

图12为本发明的第2实施例的平面图和截面图。

图13为本发明的第3实施例的SRAM的等效电路图。

图14为本发明的第3实施例的SRAM的平面图。

图15为本发明的第3实施例的SRAM的截面图。

图16为依步骤顺序表示本发明的第3实施例的SRAM的制造方法的步骤图。

图17为依步骤顺序表示本发明的第3实施例的SRAM的制造方法的步骤图。

图18为依步骤顺序表示本发明的第3实施例的SRAM的制造方法的步骤图。

图19为依步骤顺序表示本发明的第3实施例的SRAM的制造方法的步骤图。

图20为依步骤顺序表示本发明的第3实施例的SRAM的制造方法的步骤图。

图21为依步骤顺序表示本发明的第3实施例的SRAM的制造方法的步骤图。

图22为依步骤顺序表示本发明的第3实施例的SRAM的制造方法的步骤图。

图23为依步骤顺序表示本发明的第3实施例的SRAM的制造方法的步骤图。

图24为依步骤顺序表示本发明的第3实施例的SRAM的制造方法的步骤图。

图25为依步骤顺序表示本发明的第3实施例的SRAM的制造方法的步 骤图。

图26为依步骤顺序表示本发明的第3实施例的SRAM的制造方法的步骤图。

图27为依步骤顺序表示本发明的第3实施例的SRAM的制造方法的步骤图。

图28为依步骤顺序表示本发明的第3实施例的SRAM的制造方法的步骤图。

图29为依步骤顺序表示本发明的第3实施例的SRAM的制造方法的步骤图。

图30为依步骤顺序表示本发明的第3实施例的SRAM的制造方法的步骤图。

图31为依步骤顺序表示本发明的第3实施例的SRAM的制造方法的步骤图。

图32为依步骤顺序表示本发明的第3实施例的SRAM的制造方法的步骤图。

图33为依步骤顺序表示本发明的第3实施例的SRAM的制造方法的步骤图。

图34为依步骤顺序表示本发明的第3实施例的SRAM的制造方法的步骤图。

图35为将本发明的第3实施例的SRAM的本发明和未使用本发明的情形作比较的平面图。

图36为将本发明的第3实施例的SRAM的本发明和未使用本发明的情形作比较的截面图。

图37为表示本发明的实施例的鸟瞰图和截面图。

其中，附图标记说明如下：

101、201  柱状硅层        102、202  栅极绝缘膜

103、203  栅极电极        104、204  下部扩散层

105、205  上部扩散层      106  硅氮化膜间隔物

107、207  下部硅化物层    108、208  上部硅化物层

109、209  接点阻挡物用硅氮化膜

110  接点            301  埋入氧化膜

302a、302b  平面状硅层

303a、303b、305a、305b  N⁺漏极扩散层

304a、304b  P⁺漏极扩散层

306a、306b  存取晶体管源极扩散层上接点

307a、407a、307b、407b  存取晶体管字线上接点

310a、410a、310b、410b  平面状硅层上接点

311a、411a、311b、411b  栅极配线上接点

313a、313b  漏极部硅化物层

314  N⁺源极扩散层区域

315  源极部硅化物层

316  P⁺源极扩散层区域

317  栅极绝缘膜

318  栅极电极

318a、318b、318c、318d  栅极配线

319  掩模

321a、321b  存取晶体管柱状硅层

322a、322b  驱动晶体管柱状硅层

323a、323b  负载晶体管柱状硅层

324a、324b  N⁺植入区域

325  P⁺植入区域

331  硅氧化膜

332  硅氮化膜侧壁

333  抗蚀剂

334、335    硅氮化膜

具体实施方式

将使用单体的SGT的本发明的实施例表示如下。

(实施例1)

图1中(a)为SGT的平面图，图1中(b)为截面图。参考这些附图说明有关于本实施例的SGT。于硅衬底上形成柱状半导体层101，以环绕柱状半导体层101的方式形成栅极绝缘膜102，以环绕栅极绝缘膜102的方式形成栅极电极103。于周围形成有栅极电极的柱状半导体层101的侧面形成晶体管的沟道部。于柱状半导体层101的上下形成源极漏极区域的下部扩散层104和上部扩散层105，于下部扩散层上形成硅化物层107，于上部扩散层上形成硅化物层108。以包覆柱状半导体层和栅极的方式形成接点阻挡物用的氮化膜109，上部扩散层105连接于接点110。在本实施例的SGT中，去除掉形成硅化物时必要的由包覆栅极的氮化膜等所构成的间隔物(spacer)，且包覆栅极的氮化膜仅为接点阻挡物用氮化膜109，故能将1个SGT的面积抑制于必要最低限度的大小。

将用以形成本实施例的SGT的制造方法表示如下。

如图2所示，将硅衬底进行蚀刻而形成柱状半导体层101。

如图3所示，将栅极绝缘膜102和栅极导电膜103予以成膜。

如图4所示，于栅极绝缘膜的表面形成栅极导电膜后，分别将栅极绝缘膜和栅极导电膜进行蚀刻而形成栅极电极103。

如图5所示，通过离子植入法而形成下部扩散层104和上部扩散层105。

如图6所示，将硅氮化膜予以成膜，且进行蚀刻。通过硅氮化膜106包覆柱状半导体层的侧壁部与栅极电极，据此能于源极漏极扩散层上自动对准性地形成硅化物，且能抑制来自柱状半导体层的侧壁的硅化物化、或栅极电极和扩散层间的经由硅化物的短路现象等。

又，在本步骤中所成膜的绝缘膜以不会溶解于硅化物前处理所使用的氟酸的硅氮化膜等为优选。

如图7所示，在将Co或Ni等金属予以溅镀后，加以热处理而去除未反应的金属，借此仅于下部扩散层104上和上部扩散层105上自动对准性地形成硅化物层(107、108)。

如图8所示，通过湿式蚀刻法去除于硅化物化前形成的硅氮化膜间隔物106。在该步骤中，通过去除形成于栅极电极上的硅氮化膜间隔物106，能缩小SGT所占有的面积。

如图9所示，将接点阻挡物用的硅氮化膜109予以成膜。继而将层间膜 的硅氧化膜予以成膜。

如图10所示，形成接点110。

本发明的特征如在制造步骤的说明中所叙述，在形成硅化物层于源极漏极扩散层上后，通过去除形成于栅极电极上的硅氮化膜间隔膜，能缩小SGT的占有面积，且能缩小SGT彼此间的间隔或SGT和接点的间隔。在现有技术的SGT中，和平面晶体管的制造步骤不同，在栅极形成后，包覆栅极的绝缘膜的膜厚量，会使SGT的占有面积变大，结果，增加电路占有面积。在本发明中，注意到该点，而于最后形成为使形成于栅极电极的外围的绝缘膜仅形成为接点阻挡物用的硅氮化膜的构造。

图11为表示使用本发明时的SGT的平面图(a)和截面图(b)、以及使用现有技术时的SGT的平面图(c)和截面图(d)。未使用本发明时，则未去除氮化膜间隔物126而存在于接点阻挡物用的硅氮化膜129的内侧。因此，SGT的占有面积变大。

例如，氮化膜间隔物膜厚为30nm时，通过使用本发明而能将SGT和接点间的间隔缩小达30nm。通常在逻辑电路部中，由于为了缩小面积，许多的接点以最小间隔和SGT作配置，故通过使用本发明而能缩小逻辑电路的面积。

(实施例2)

本实施例为通过调整接点阻挡物氮化膜的成膜方法和构造而用以缩小SGT的占有面积的实施例。

图12中(a)为表示本实施例的单体SGT的平面图，图12中(b)为表示截面图。

在本实施例中，和实施例1不同的点为在本发明中，关于接点阻挡物氮化膜的形状，相较于成膜于栅极电极上的膜厚，实际上作为接点阻挡物而使用的成膜于柱状半导体层上表面与下部扩散层上部的膜厚为更厚而形成的构造。通过如所述使接点阻挡物氮化膜予以成膜的方式，能不增加SGT的占有面积，而具有接点阻挡物的功能。

在现有技术的平面晶体管中，接点阻挡物氮化膜以覆盖范围佳的成膜条件而予以成膜者居多。但，在SGT中若使用覆盖范围佳的膜时，则存在增加横方向的面积的问题。本发明如所述通过抑制横方向的成膜膜厚，而能充分 确保往纵方向的成膜膜厚。如此的氮化膜的构造能通过溅镀的成膜、或使用CVD(Chemical Vapor Deposition；化学气相沉积)的反应速率控制的成膜、或溅镀和CVD的组合的成膜而实现。

将形成于栅极电极周围的接点阻挡物氮化膜膜厚设成Ts、将成膜于上部硅化物层上的接点阻挡物氮化膜膜厚设成Tt时，通常成立0.8Tt＜Ts＜1.2Tt。为了抑制SGT所占有的面积的增加，调整接点阻挡物氮化膜的成膜条件，而以能成立0.5Tt＜Ts＜1.0Tt的关系的氮化膜的形状为优选。该情形时，能在保持上部硅化物层上的氮化膜膜厚Tt的状态下抑制面积的增加。当0.25Tt＜Ts＜0.5Tt的关系成立时，更能抑制面积的增加。

(实施例3)

将易于作定量性地评价使用本发明的功效的SRAM单元(cell)的实施例表示如下。特别是在本实施例中，以使用形成于SOI(silicon-on-insulator；绝缘层上覆硅)衬底上的SGT的CMOS(Complementary Metal-Oxide Semiconductor；互补型金属氧化物半导体)型6T-SRAM为例表示本发明的功效。

首先，图13为表示使用本实施例的CMOS型6T-SRAM的存储器单元的等效电路图。在图13中，BL1和BLB1为比特(bit)线、WL1为字线，Vcc1为电源电位，Vss1为接地电位，Qn11和Qn21为用以存取于存储器单元的存取晶体管，Qn31和Qn41为驱动存储器单元的驱动晶体管，Qp11和Qp21为供应电荷于存储器单元的负载晶体管(load transistor)，Qa和Qb为表示用以存储数据(data)的存储节点。

以下作为图13的存储器单元的动作的一例，说明有关存储“L”的数据于存储节点Qa，存储“H”的数据于存储节点Qb时的读取动作。进行读取时，比特线BL1和BLB1预充电(precharge)成“H”电位。在预充电完成后，字线WL1形成“H”，而存取晶体管Qn11和Qn21形成导通状态，形成“H”的比特线BL1的电位由于存储节点Qb为接近“H”电位的值，故驱动晶体管Qn31形成导通状态，自存取晶体管Qn11通过存储节点Qa、驱动晶体管Qn31而进行放电，使其接近“L”电位。另一方面，比特线BLB1的电位由于存储节点Qa为接近“L”电位的值，故驱动晶体管Qn41形成不导通状态，由于不进行放电，相反地由负载晶体管Qp21供应电荷，故维持接近“H” 电位的值的状态。在形成BL1和BLB1的电位差能通过感测放大器(sense amplifier)予以放大的位准的时点，虽未图示，但通过启动连接于比特线的感测放大器，即可使存储器单元的数据放大并予以输出。

图14为表示本发明的实施例的SRAM存储器单元的布局图。为了易懂起见、图14中(b)为自图14中(a)削除配线层的示意图。在SRAM单元阵列内，图14所示的单位单元(unit cell)为重复配置。图15中(a)至图15中(d)为表示图14的布局图的剖线A-A’至D-D’的截面构造。

以下，参考图14和图15说明有关本实施例的布局。于埋入氧化膜层(BOX)301上形成平面状硅层(302a、302b)，所述平面状硅层(302a、302b)通过杂质植入等方式，而由N⁺扩散层(303a、303b、305a、305b)、以及P⁺扩散层(304a、304b)所构成，形成于相同的平面状硅层的N⁺扩散层和P⁺扩散层通过形成于平面状硅层(302a、302b)的表面的硅化物层(313a、313b)而相互连接。平面状硅层(302a、302b)分别具有存储节点(Qa、Qb)的功能。Qn11和Qn21为用以存取于NMOS的存储器单元的存取晶体管，Qn31和Qn41为用以驱动NMOS的存储器单元的驱动晶体管，Qp11和Qp21为供应电荷于PMOS的存储器单元的负载晶体管。形成于平面状硅层302a上的接点310a通过节点连接配线Na1，而和形成于从驱动晶体管Qn41和负载晶体管Qp21的栅极电极延伸的栅极配线上的接点311b相连接，形成于平面状硅层302b上的接点310b通过节点连接配线Nb1，而和形成于从驱动晶体管Qn31和负载晶体管Qp11的栅极电极延伸的栅极配线上的接点311a相连接。形成于存取晶体管Qn11上部的接点306a连接于比特线BL1，形成于存取晶体管Qn21上部的接点306b连接于比特线BLB1。形成于自存取晶体管Qn11的栅极电极延伸的栅极配线上的接点307a、以及形成于自存取晶体管Qn21的栅极电极延伸的栅极配线上的接点307b连接于字线WL 1。形成于驱动晶体管(Qn31、Qn41)上部的接点(308a、308b)分别连接于接地电位的配线层(Vss1a、Vss1b)，形成于负载晶体管(Qp11、Qp21)上部的接点(309a、309b)连接于电源电位的配线层Vcc1。

图14为表示N⁺植入区域(324a、324b)、以及P⁺植入区域325。在本实施例的SRAM单元阵列区域中，形成N⁺植入区域(324a、324b)、以及P⁺植入区域325的图案由单纯的线条和空间所形成。此外，由于所述SRAM单元 为存储节点与栅极配线的形状仅为由长方形而构成，故易于进行OPC(Optical Proximity Correction，光学邻近效应修正)的图案形状的修正，且为适合于实现小的SRAM单元面积的布局。

在本发明中，将构成SRAM的各晶体管的源极和漏极定义如下：对于驱动晶体管(Qn31、Qn41)，将形成于连接于接地电压的柱状半导体层上部的扩散层定义为源极扩散层，将形成于柱状半导体层的下部的扩散层定义为漏极扩散层。关于负载晶体管(Qp11、Qp21)，将形成于连接于电源电压的柱状半导体层的上部的扩散层定义为源极扩散层，将形成于柱状半导体层的下部的扩散层定义为漏极扩散层。关于存取晶体管(Qn11、Qn21)，根据动作状态，虽形成于柱状半导体层的上部的扩散层、以及成于下部的扩散层均形成源极或漏极，但为了方便起见，将形成于柱状半导体层的上部的扩散层定义为源极扩散层，将形成于柱状半导体层的下部的扩散层定义为漏极扩散层。

继而参照图15的截面构造说明有关本发明的SRAM的构造。如图15中(a)所示，于埋入氧化膜层(BOX)301上形成存储节点的平面状硅层(302a、302b)，所述平面状硅层(302a、302b)通过杂质植入等方式而形成N⁺漏极扩散层(303a、305b)。由于用以分离平面状硅层(302a、302b)的元件分离仅通过将平面状硅层进行蚀刻而分离即可形成，故形成元件分离所必需的步骤数较少，而能形成最小加工尺寸的元件分离。于N⁺漏极扩散层(303a、305b)上形成硅化物层(313a、313b)。于N⁺漏极扩散层303a上形成构成存取晶体管Qn11的柱状硅层321a，于N⁺漏极扩散层305b上形成构成驱动晶体管Qn41的柱状硅层322b。各个柱状硅层的周围形成有栅极绝缘膜317和栅极电极318。柱状硅层上部通过杂质植入等而形成N⁺源极扩散层314，源极扩散层表面形成有硅化物层315。形成于存取晶体管Qn11上的接点306a连接于比特线BL1，形成于自存取晶体管Qn11的栅极延伸的栅极配线318a上的接点307a连接于字线WL1，形成于驱动晶体管Qn41上的接点308b连接于接地电位的配线Vss1b。

如图15中(b)所示，于埋入氧化膜层(BOX)301上形成存储节点的平面状硅层(302a、302b)，所述平面状硅层(302a、302b)通过杂质植入等方式而形成N⁺漏极扩散层(303a、305b)。于N⁺漏极扩散层(303a、305b)上形成硅化物层(313a、313b)。形成于漏极扩散层303a上的接点310a形成于N⁺漏极扩散层 303a和P⁺漏极扩散层304a的边界上，通过存储节点连接配线Na1而连接于形成于自驱动晶体管Qn41和负载晶体管Qp21的栅极电极延伸的栅极配线318d上的接点311b。

如图15中(c)所示，于埋入氧化膜层(BOX)301上形成存储节点的平面状硅层(302a、302b)，所述平面状硅层(302a、302b)通过杂质植入等方式而形成P⁺源极扩散层(304a、304b)。于P⁺漏极扩散层(304a、304b)表面形成硅化物层(313a、313b)。于P⁺漏极扩散层304a上形成构成负载晶体管Qp11的柱状硅层323a，于P⁺漏极扩散层304b上形成构成负载晶体管Qp21的柱状硅层323b。各个柱状硅层的周围形成栅极绝缘膜317和栅极电极318。柱状硅层上部通过杂质植入等而形成P⁺源极扩散层316，于源极扩散层表面形成硅化物层315。形成于负载晶体管(Qp11、Qp21)上的接点(309a、309b)均通过配线层而连接于电源电位配线Vcc1。

如图15中(d)所示，于埋入氧化膜层(BOX)301上形成存储节点的平面状硅层(302a、302b)，所述平面状硅层通过杂质植入等方式而形成N⁺漏极扩散层(303a、305b)、以及P⁺漏极扩散层304a。于漏极扩散层上形成硅化物层313a，且通过硅化物层313a而直接连接N⁺漏极扩散层(303a、305b)和P⁺漏极扩散层304a。于N⁺漏极扩散层303a上形成构成存取晶体管Qn11的柱状硅层321a，于N⁺漏极扩散层305a上形成构成驱动晶体管Qn31的柱状硅层322a，于P⁺漏极扩散层304a上形成构成负载晶体管Qp11的柱状硅层323a。N⁺漏极扩散层303a和P⁺漏极扩散层304a和N⁺漏极扩散层305a通过形成于平面状硅层332a表面的硅化物层313a而直接连接。各个柱状硅层的周围形成栅极绝缘膜317和栅极电极318。各个柱状硅层上部通过杂质植入等而形成源极扩散层，于源极扩散层表面形成硅化物层315。形成于存取晶体管Qn11上的接点306a连接于比特线BL1，形成于驱动晶体管Qn31上的接点308a连接于电源电位配线Vss1a，形成于负载晶体管Qp11上的接点309a连接于电源电位配线Vcc1a。

形成于自驱动晶体管Qn31和负载晶体管Qp11的栅极电极延伸的栅极配线318c上的接点311a通过存储节点连接配线Nb1而连接于形成在存储节点302b的漏极扩散层上的接点310b。形成于配线上的接点311a通过配线层而和连接于平面状硅层305b的接点316b相连接。

在所述SRAM单元中，形成于存储节点的平面状硅层(302a、302b)的N ⁺漏极扩散层和P⁺漏极扩散层通过形成于平面状硅层表面的硅化物层而直接连接，据此而使存取晶体管、驱动晶体管、以及负载晶体管的漏极区域达至共通化，并具有SRAM的存储节点的功能。

在本实施例中，由于在形成硅化物层后去除硅氮化膜间隔物，故形成于栅极电极周围的氮化膜仅通过接点阻挡物用硅氮化膜而形成。因此，可将接点和柱状硅层的间隔形成较窄，且能缩小SRAM面积。

以下参照图16至图34说明有关用以形成本发明的半导体器件的制造方法的一例。在各附图中，(a)为平面图，(b)为D-D’间的截面图。

如图16所示，将硅氮化膜的掩模(mask)319成膜于形成于埋入氧化膜(BOX)301上的SOI衬底上。然后，通过光刻(Lithography)法而形成柱状硅层(321a至323a、321b至323b)的图案，通过蚀刻法而形成柱状硅层(321a至323a、321b至323b)。此时，于柱状半导体底部以平面状形成硅。

如图17所示，将平面状硅层予以分离而形成成为存储节点的平面状硅层(302a、302b)。由于所述的元件分离能形成为仅分离平面状硅层，故可减少步骤数，且能形成具有最小加工尺寸的分离宽度的元件分离。

如图18所示，于N⁺植入区域和P⁺植入区域分别通过离子植入等方式导入杂质，且于平面状硅层(302a、302b)形成柱状硅层下部的漏极扩散层。此时，以杂质到达埋入氧化膜301，且杂质更包覆柱状硅层的底部而分布的方式而调整植入条件为优选。此外，通过硅氮化膜319而于柱状硅层上部作成未导入杂质。

如图19所示，将栅极绝缘膜317予以成膜后，再将栅极导电膜318予以成膜。

如图20所示，将硅氧化膜331予以成膜而埋入柱状硅层间。

如图21所示，通过CMP法将硅氧化膜331、柱状硅层上部的栅极导电膜318、以及栅极绝缘膜317进行研磨，而使栅极上表面平坦化。在进行CMP法时，将柱状硅层上部的硅氮化膜掩模319作为CMP的阻挡物使用。通过将硅氮化膜掩模319作为CMP的阻挡物使用的方式，即能重现性佳地控制CMP研磨量。

如图22所示，为了决定栅极长度，将栅极导电膜318和硅氧化膜331 进行蚀刻而形成柱状硅层侧壁的栅极电极。此时，使用对硅氮化膜掩模319能取得高选择比的蚀刻条件。

如图23所示，将硅氮化膜予以成膜，且通过回蚀而形成硅氮化膜侧壁332于金属栅极的上部。此时，以残留于栅极上的硅氮化膜侧壁332正好包覆栅极的方式而设定硅氮化膜成膜量和回蚀量。由于以该硅氮化膜侧壁所包覆的部分的栅极于后步骤的栅极蚀刻时受到保护，故能以期望的膜厚而自动对准性地形成栅极电极。

如图24所示，通过湿式蚀刻法去除残留于金属栅极上的硅氧化膜331。

如图25所示，使用抗蚀剂或多层抗蚀剂，并通过光刻法而形成栅极配线图案333。

如图26所示，将抗蚀剂333作为掩模，而将栅极导电膜和栅极绝缘膜进行蚀刻且予以去除。据此而能形成栅极配线(318a至318d)。

如图27所示，通过湿式处理而去除硅氮化膜掩模319、以及硅氮化膜侧壁332。

如图28所示，将硅氮化膜间隔物334予以成膜。

如图29所示，将硅氮化膜进行回蚀，作成以硅氮化膜间隔物334包覆柱状硅层的侧壁和栅极电极的侧壁的构造。由于通过作成此种构造的方式而能以硅氮化膜间隔物334包覆栅极绝缘膜317，故能防止对后步骤的栅极绝缘膜的湿式处理所导致的损害、或杂质植入所导致的损害。

此外，通过包覆柱状硅层和栅极电极的侧壁的硅氮化膜间隔物334，而能抑制起因子硅化物层的漏极-栅极间、以及源极-栅极间的短路现象。

如图30所示，于N⁺植入区域和P⁺植入区域分别通过离子植入法等导入杂质，而形成柱状硅层上部的源极扩散层(314、316)。

如图31所示，将Co或Ni等的金属予以溅镀，且进行热处理，借此而能选择性地使源极漏极扩散层进行硅化物化，而形成漏极扩散层上的硅化物层(313a、313b)、以及柱状硅层上部的源极扩散层上的硅化物层315。

如图32所示，通过湿式蚀刻或干式蚀刻而去除存在于柱状硅层和栅极电极的侧壁的硅氮化膜间隔物334。

如图33所示，将接点阻挡物用的硅氮化膜335予以成膜。

如图34所示，在形成层间膜的硅氧化膜后形成接点(306a至310a、306b 至310b)。

图35中(a)为表示使用本发明时的SRAM单元，图35中(b)为表示未使用本发明时的SRAM单元。在图35的(a)中，包覆形成于柱状硅层的周围的栅极电极的氮化膜仅形成为接点阻挡物用的硅氮化膜335，相对于此在图35的(b)中，包覆形成于柱状硅层的周围的栅极电极的氮化膜成为形成于硅化物化前的的硅氮化膜间隔物434、以及接点阻挡物用硅氮化膜435的层叠构造。

在SRAM单元中，由于柱状硅层和接点以最密间隔形成于纵方向，故将本发明和现有技术例作比较时，则能使本发明的柱状硅层和接点的间隔减小达硅氮化膜间隔物的膜厚程度。

在SRAM中，于纵方向存在4个柱状硅层和接点以最小间隔排列的处所。具体而言，在图35(a)当中，柱状硅层Qn11和Qp11、以及接点310a以最小间隔而形成，此外，柱状硅层Qp11和Qn31、以及接点311a以最小间隔而形成。此外，于SRAM单元的横方向存在2个柱状硅层和接点间隔以最小间隔而排列的处所。具体而言，在图35的(a)中，柱状硅层Qn11和Qn41、以及接点307a以最小间隔而形成。

和实施例1的情形同样地，将硅氮化膜间隔物的膜厚作成30nm时，柱状硅层和接点的最小间隔于使用本发明时缩小达30nm。因此，SRAM单元的纵方向的长度缩小达30nm×4＝120nm。将柱状硅层的直径作成30nm，将栅极膜厚作成50nm，将接点尺寸作成60nm，以及将元件分离宽度作成60nm时，由于现有技术例的SRAM单元的纵方向的长度可估计为840nm程度，故能将SRAM单元的纵方向的长度收缩14％程度。

同样地，由于SRAM的横方向的长度具有以最小间隔而形成柱状硅层和接点的2个处所，故缩小达30nm×2＝60nm。将柱状硅层的直径作成30nm，将栅极膜厚作成50nm，将接点尺寸作成60nm，以及将元件分离宽度作成60nm时，由于现有技术例的SRAM单元的横方向的长度可估计为560nm程度，故能将SRAM单元的横方向的长度收缩11％程度。

根据以上的情形，估计本发明和现有技术例的SRAM面积时，则形成

本发明：690nm×420nm＝0.29μm²

现有技术例：810nm×480nm＝0.39μm²

在本发明中能将SRAM单元面积缩小成现有技术例的74％程度。

如所述在本发明中，通过减低SGT的栅极电极的外围的硅氮化膜厚，而能缩小由SGT所形成的电路占有面积。

权利要求书(按照条约第19条的修改)

1.(删除)

2.(删除)

3.(删除)

4.(删除)

5.(删除)

6.(修改后)一种制造半导体器件的方法，该半导体器件使用具有源极或漏极分别配置于形成于硅衬底上的柱状半导体层的上部和下部且栅极电极环绕柱状半导体层的构造的MOS晶体管而构成，其特征在于，具备：

将硅衬底进行蚀刻而形成柱状半导体层的步骤；

于形成于所述柱状半导体层的上部和下部的源极或漏极的各扩散层以及所述柱状半导体层的侧壁的表面形成栅极绝缘膜的步骤；

于所述栅极绝缘膜的表面形成栅极导电膜的步骤；

将所述栅极绝缘膜和所述栅极导电膜分别进行蚀刻而形成栅极电极的步骤；

于配置于所述柱状半导体层的上部和下部的扩散层上，仅于扩散层露出于表面的部分形成硅化物层时，将至少保护所述柱状半导体层上部的侧壁不会受到硅化物化的第1绝缘膜形成于所述柱状半导体层上部的侧壁形成第1绝缘膜的步骤；

于配置于所述柱状半导体层的上部和下部的扩散层上，仅于扩散层露出于表面的部分形成硅化物层的步骤；

于形成所述硅化物层后，去除所述第1绝缘膜的步骤；

于所述柱状半导体层和所述栅极电极上形成第2绝缘膜而作为接点阻挡物的步骤；以及

于所述第2绝缘膜上形成第3绝缘膜而作为层间膜的步骤。

7.(修改后)根据权利要求6所述的制造半导体器件的方法，其特征在于，所述第1绝缘膜为硅氧化膜、硅氮化膜、或硅氧化膜与硅氮化膜的层叠膜。

8.(增加)根据权利要求6或7所述的制造半导体器件的方法，其特征在于，所述第2绝缘膜为硅氮化膜，所述第3绝缘膜为硅氧化膜。

Claims (7)

1.一种半导体器件，使用MOS晶体管而构成，其特征在于，

所述MOS晶体管具有下述构造：源极或漏极分别配置于形成于硅衬底上的柱状半导体层的上部和下部，且栅极电极环绕柱状半导体层，并具备：

上部硅化物层和下部硅化物层，自动对准性地形成于配置于所述柱状半导体层的上部和下部的源极或漏极的表面，且为了于形成该硅化物层时保护所述柱状半导体层的侧壁和栅极电极的表面，于所述柱状半导体层的侧壁和栅极电极的表面形成第1绝缘膜后才形成；

第2绝缘膜，于形成所述上部硅化物层和所述下部硅化物层，且去除所述第1绝缘膜后，以包覆形成于所述柱状半导体层的上部的源极或漏极、形成于柱状半导体层的侧壁的栅极电极、以及形成于柱状半导体层的下部的源极或漏极的方式而形成；以及

第3绝缘膜，作为层间膜包覆所述第2绝缘膜。

2.根据权利要求1所述的半导体器件，其特征在于，包覆栅极电极的所述第2绝缘膜的第1部分的厚度Ts、以及包覆柱状半导体层的上表面的所述第2绝缘膜的第2部分的厚度Tt具有0.8Tt＜Ts＜1.2Tt的关系。

3.根据权利要求1所述的半导体器件，其特征在于，包覆栅极电极的所述第2绝缘膜的第1部分的厚度Ts、以及包覆柱状半导体层的上表面的所述第2绝缘膜的第2部分的厚度Tt具有0.5Tt＜Ts＜1.0Tt的关系。

4.根据权利要求1所述的半导体器件，其特征在于，包覆栅极电极的所述第2绝缘膜的第1部分的厚度Ts、以及包覆柱状半导体层的上表面的所述第2绝缘膜的第2部分的厚度Tt具有0.25Tt＜Ts＜0.5Tt的关系。

5.根据权利要求1所述的半导体器件，其特征在于，所述第2绝缘膜为硅氮化膜，所述第3绝缘膜为硅氧化膜。

6.一种制造半导体器件的方法，该半导体器件使用具有源极或漏极分别配置于形成于硅衬底上的柱状半导体层的上部和下部且栅极电极环绕柱状半导体层的构造的MOS晶体管而构成，其特征在于，具备：

将硅衬底进行蚀刻而形成柱状半导体层的步骤；

于形成于所述柱状半导体层的上部和下部的源极或漏极的各扩散层以及所述柱状半导体层的侧壁的表面形成栅极绝缘膜的步骤；

于所述栅极绝缘膜的表面形成栅极导电膜的步骤；

将所述栅极绝缘膜和所述栅极导电膜分别进行蚀刻而形成栅极电极的步骤；

于配置于所述柱状半导体层的上部和下部的扩散层上自动对准性地形成硅化物层时，为了保护所述柱状半导体层的侧壁和栅极电极的表面，于所述柱状半导体层的侧壁和栅极电极的表面形成第1绝缘膜的步骤；

于配置于所述柱状半导体层的上部和下部的各扩散层上自动对准性地形成硅化物层的步骤；

于形成所述硅化物层后，去除所述第1绝缘膜的步骤；

于所述柱状半导体层和所述栅极电极上形成第2绝缘膜而作为接点阻挡物的步骤；以及

于所述第2绝缘膜上形成第3绝缘膜而作为层间膜的步骤。

7.根据权利要求6所述的制造半导体器件的方法，其特征在于，所述第1绝缘膜和第2绝缘膜为硅氮化膜，所述第3绝缘膜为硅氧化膜。

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