[go: up one dir, main page]

WO2009110050A1 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
WO2009110050A1
WO2009110050A1 PCT/JP2008/052567 JP2008052567W WO2009110050A1 WO 2009110050 A1 WO2009110050 A1 WO 2009110050A1 JP 2008052567 W JP2008052567 W JP 2008052567W WO 2009110050 A1 WO2009110050 A1 WO 2009110050A1
Authority
WO
WIPO (PCT)
Prior art keywords
silicon layer
layer
columnar
forming
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2008/052567
Other languages
English (en)
French (fr)
Inventor
富士雄 舛岡
智彦 工藤
紳太郎 新井
広記 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Unisantis Electronics Japan Ltd
Original Assignee
Unisantis Electronics Japan Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to PCT/JP2008/052567 priority Critical patent/WO2009110050A1/ja
Application filed by Unisantis Electronics Japan Ltd filed Critical Unisantis Electronics Japan Ltd
Priority to TW098104443A priority patent/TW200939360A/zh
Priority to KR1020107020179A priority patent/KR101123987B1/ko
Priority to PCT/JP2009/052559 priority patent/WO2009102061A1/ja
Priority to CN2009801053018A priority patent/CN101946330B/zh
Priority to EP09709791.9A priority patent/EP2244301A4/en
Priority to JP2009553485A priority patent/JP5356259B2/ja
Publication of WO2009110050A1 publication Critical patent/WO2009110050A1/ja
Priority to US12/704,004 priority patent/US8163605B2/en
Anticipated expiration legal-status Critical
Priority to US13/354,579 priority patent/US8178399B1/en
Priority to JP2013177262A priority patent/JP5639698B2/ja
Priority to JP2014182563A priority patent/JP5914946B2/ja
Priority to JP2014182564A priority patent/JP5886391B2/ja
Priority to JP2014217392A priority patent/JP5860520B2/ja
Priority to JP2015247504A priority patent/JP6002310B2/ja
Priority to JP2016023855A priority patent/JP6118434B2/ja
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6735—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes having gates fully surrounding the channels, e.g. gate-all-around
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/025—Manufacture or treatment of FETs having insulated gates [IGFET] of vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6728—Vertical TFTs

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof.
  • SGT Surrounding Gate Transistor
  • the SGT provides a channel region so as to surround the side surface of the columnar semiconductor, a large gate width is realized in a small occupied area. That is, it is required to flow a large on-current in a small occupied area. Since a large on-current flows, it is difficult to apply a desired voltage to the source, drain, and gate when the resistance of the source, drain, and gate is high. Therefore, an SGT manufacturing method including a design for reducing the resistance of the source, drain, and gate is required. In addition, since a large on-current flows, it is necessary to reduce the contact resistance.
  • a gate is formed by depositing a gate material, transferring a gate pattern to a resist on a substrate by lithography, and etching the gate material. That is, in the conventional MOS transistor, the gate length is designed by the gate pattern.
  • the gate length is not designed by the gate pattern, but is designed by the manufacturing method, so that the variation in the gate length and the gate length is determined by the manufacturing method.
  • SGT needs to reduce the manufacturing cost like a conventional MOS transistor. Therefore, it is required to reduce the number of manufacturing processes.
  • the post-process after forming the metal gate must always be a manufacturing process that considers metal contamination by the metal gate.
  • Non-patent Document 1 In order to achieve both a metal gate process and a high-temperature process in SGT, it is necessary to use a metal gate last process for creating a metal gate after a high-temperature process.
  • an object of the present invention is to provide an SGT manufacturing method capable of obtaining a structure for reducing resistance of the source, drain, and gate, a desired gate length, a source, drain shape, and a columnar semiconductor diameter.
  • a method of manufacturing a semiconductor device the step of forming a planar semiconductor layer on an oxide film formed on a substrate and forming a columnar first conductive semiconductor layer on the planar semiconductor layer; Forming a second conductivity type semiconductor layer in a planar semiconductor layer below the columnar first conductivity type semiconductor layer; Forming a dummy gate insulating film and a dummy gate electrode around the columnar first conductive semiconductor layer; Forming a second conductive semiconductor layer on top of the columnar first conductive semiconductor layer; Forming a metal-semiconductor compound in a second conductive semiconductor layer formed in a planar semiconductor layer below the columnar first conductive semiconductor layer; Forming a compound of a metal and a semiconductor in a second conductivity type semiconductor layer formed on the top of the columnar first conductivity type semiconductor layer; Removing the dummy gate insulating film and the dummy gate electrode; Forming a gate insulating film and a metal gate electrode around the columnar first conductive semiconductor layer;
  • the length from the center of the columnar first conductivity type semiconductor layer to the end of the planar semiconductor layer is: The length from the center of the columnar first conductivity type semiconductor layer to the side wall; The thickness of the gate insulating film, The thickness of the gate electrode, The thickness of the insulating film formed in a sidewall shape on the side wall of the gate; The method of manufacturing a semiconductor device described above, wherein the sum is greater than.
  • the planar semiconductor layer is a planar silicon layer
  • the first conductivity type semiconductor layer is a first conductivity type silicon layer
  • the second conductivity type semiconductor layer is a second conductivity type silicon layer.
  • the planar semiconductor layer is a planar silicon layer
  • the first conductivity type semiconductor layer is a p-type silicon layer or a non-doped silicon layer
  • the second conductivity type semiconductor layer is an n-type silicon layer. Is the method.
  • the planar semiconductor layer is a planar silicon layer
  • the first conductivity type semiconductor layer is an n-type silicon layer or a non-doped silicon layer
  • the second conductivity type semiconductor layer is a p-type silicon layer. Is the method.
  • a silicon layer for forming a columnar first conductivity type silicon layer and a planar silicon layer is formed on the oxide film formed on the substrate, Forming a pad oxide film on the silicon layer forming the columnar first conductivity type silicon layer and the planar silicon layer; Impurity implantation for threshold adjustment is performed on the silicon layer forming the columnar first conductivity type silicon layer and the planar silicon layer through the pad oxide film, and annealing is performed for impurity activation and diffusion.
  • the method of manufacturing a semiconductor device includes a step of forming a silicon nitride film that is used as a mask when forming the columnar first conductivity type silicon layer.
  • a silicon layer for forming a columnar first conductivity type silicon layer and a planar silicon layer is formed on the oxide film formed on the substrate, Forming a pad oxide film on the silicon layer forming the columnar first conductivity type silicon layer and the planar silicon layer, and forming a silicon nitride film used as a mask when forming the columnar first conductivity type silicon layer And a process of Forming a silicon oxide film on the silicon nitride film; A step of applying a resist, forming a pattern in which the columnar first conductivity type silicon layer is inverted by lithography using lithography, and forming a hole penetrating the silicon oxide film at a position where the columnar first conductivity type silicon layer is formed When, A step of depositing amorphous silicon or polysilicon so as to fill a hole formed in the silicon oxide film; Polishing and removing amorphous silicon or polysilicon of silicon oxide film by chemical mechanical polishing, By removing the silicon oxide film by etching
  • a silicon layer for forming a columnar first conductivity type silicon layer and a planar silicon layer is formed on the oxide film formed on the substrate, Forming a pad oxide film on the silicon layer forming the columnar first conductivity type silicon layer and the planar silicon layer, and forming a silicon nitride film used as a mask when forming the columnar first conductivity type silicon layer And a process of Forming a silicon oxide film on the silicon nitride film; A step of applying a resist, forming a pattern in which the columnar first conductivity type silicon layer is inverted by lithography using lithography, and forming a hole penetrating the silicon oxide film at a position where the columnar first conductivity type silicon layer is formed When, And a step of reducing the diameter of the hole penetrating the silicon oxide film by depositing an oxide film and performing etch back.
  • the method of manufacturing a semiconductor device is characterized in that the end point detection is performed and the height of the columnar first conductivity type silicon layer is controlled.
  • the thickness of the amorphous silicon or polysilicon mask which is the second hard mask is smaller than the height of the columnar first conductivity type silicon layer.
  • the columnar shape is due to the relief of unevenness on the side wall of the columnar substitutional conductivity type silicon layer that becomes the channel part, the removal of the silicon surface in which carbon or the like is implanted during dry etching, and contamination of by-products generated during the next dry etching.
  • the method for manufacturing a semiconductor device includes a step of dry-etching the planar silicon layer to form a planar silicon layer below the columnar first conductivity type silicon layer and removing the resist.
  • impurities of the second conductivity type are introduced into the surface of the planar silicon layer by impurity implantation or the like, so Forming a second conductivity type silicon layer on the planar silicon layer.
  • the column diameter of the columnar first conductivity type silicon layer is The method of manufacturing a semiconductor device, wherein the diameter is smaller than a column diameter of a silicon nitride film mask which is a first hard mask.
  • the implantation angle of the impurity implantation used for forming the second conductivity type silicon layer formed in the planar silicon layer below the columnar first conductivity type silicon layer is 0 to 6 degrees. It is a manufacturing method.
  • the second conductivity type silicon layer formed on the planar silicon layer below the columnar first conductivity type silicon layer is formed without implanting impurities into the upper portion of the columnar first conductivity type semiconductor layer.
  • the sacrificial oxide film is removed by etching, a gate insulating film such as a silicon oxide film or a silicon nitride film is formed, and amorphous silicon or polysilicon is formed as a dummy gate electrode so that the columnar first conductivity type silicon layer is embedded.
  • An antireflection film layer (BARC layer) and a resist are applied, and a gate wiring pattern is formed from the resist using lithography.
  • a silicon nitride film is formed, Etch back the silicon nitride film to expose the second conductive silicon layer formed on the planar silicon layer below the columnar first conductivity type silicon layer and the upper portion of the columnar first conductivity type silicon layer; Forming a silicon nitride sidewall on the sidewall of the gate electrode; Introducing a second conductivity type impurity into the upper portion of the columnar first conductivity type silicon layer by impurity implantation or the like
  • the dummy gate electrode and the silicon nitride film sidewall are formed on the upper part of the second conductive type silicon layer formed on the planar silicon layer below the columnar first conductive type silicon layer and on the upper part of the columnar first conductive type silicon layer.
  • the compounding of metal and semiconductor from the side wall of the columnar first conductivity type silicon layer is controlled by covering the side wall of the columnar first conductivity type silicon layer with a dummy gate electrode and a dummy gate insulating film.
  • a step of forming a silicon nitride film or the like A step of forming a silicon oxide film and an amorphous silicon or polysilicon layer, and a step of planarizing the amorphous silicon or polysilicon layer by CMP and controlling the same level as the amorphous silicon or the polysilicon layer and the silicon oxide film.
  • a step of dry etching the silicon oxide film Including A step of controlling the heights of the silicon nitride film and the silicon oxide film to be the same by using the silicon nitride film as an etching end point detection by etching all of the silicon oxide film; A step of dry etching the silicon nitride film; Including A step of controlling the height of the silicon nitride film and the silicon oxide film to be the same as the height of the dummy gate by using the dummy gate electrode as an etching end point detection, after all the silicon nitride film is etched; A process of dry etching the dummy gate electrode and the amorphous silicon or polysilicon layer; Removing the silicon oxide film by wet etching; forming a high-k gate oxide film; Forming a metal gate layer; A step of dry etching the metal gate layer; Including The process of controlling the height of the silicon oxide film and the metal gate layer to be the same by using the silicon oxide film as an etch
  • Forming a silicon nitride film or the like as a contact stopper A step of planarizing by chemical mechanical polishing after forming a silicon oxide film as an interlayer film; A step of applying a resist, forming a pattern with the resist using lithography, and forming a contact hole by etching on the second conductive type silicon layer formed on the gate electrode and on the columnar first conductive type silicon layer.
  • a resist is applied, a pattern is formed by resist using lithography, and a contact hole is formed by etching on the second conductivity type silicon layer formed on the planar silicon layer below the columnar first conductivity type silicon layer.
  • a barrier metal such as tantalum (Ta), tantalum nitride (TaN), titanium (Ti), or titanium nitride (TiN) in the contact hole, a metal such as tungsten (W), copper (Cu), or an alloy containing copper
  • a contact plug by chemical mechanical polishing, forming a film by sputtering or plating, and Forming a first layer wiring etching stopper such as silicon carbide (SiC), and subsequently forming a low dielectric constant film that is an interlayer film of the first wiring layer; Patterning the first layer wiring to form a groove pattern of the first wiring layer; After depositing a barrier metal such as tantalum (Ta), tantalum nitride (TaN), titanium (Ti), or titanium nitride (TiN), a metal such as tungsten (W), copper (Cu), or an alloy containing copper is sputtered. Forming the first layer wiring by chemical mechanical polishing, and
  • the method of manufacturing a semiconductor device includes an etching process of an interlayer film of a contact hole on a columnar silicon layer, a contact hole on a gate wiring, and a contact hole on a planar silicon layer below a columnar silicon layer and a contact stopper.
  • the method of manufacturing a semiconductor device includes a step of etching an interlayer film in a contact hole above a columnar silicon layer using a resist as a mask, and etching a contact stopper after etching the interlayer film.
  • a method of manufacturing a semiconductor device the step of forming a planar semiconductor layer on an oxide film formed on a substrate and forming a columnar first conductive semiconductor layer on the planar semiconductor layer; Forming a second conductivity type semiconductor layer in a planar semiconductor layer below the columnar first conductivity type semiconductor layer; Forming a dummy gate insulating film and a dummy gate electrode around the columnar first conductive semiconductor layer; Forming a second conductive semiconductor layer on top of the columnar first conductive semiconductor layer; Forming a metal-semiconductor compound in a second conductive semiconductor layer formed in a planar semiconductor layer below the columnar first conductive semiconductor layer; Forming a compound of a metal and a semiconductor in a second conductivity type semiconductor layer formed on the top of the columnar first conductivity type semiconductor layer; Removing the dummy gate insulating film and the dummy gate electrode; Forming a gate insulating film and a metal gate electrode around the columnar first
  • the length from the center of the columnar first conductivity type semiconductor layer to the end of the planar semiconductor layer is: The length from the center of the columnar first conductivity type semiconductor layer to the side wall; The thickness of the gate insulating film, The thickness of the gate electrode, The thickness of the insulating film formed in a sidewall shape on the side wall of the gate; By being greater than the sum of A compound of a metal and a semiconductor can be formed on the second conductive semiconductor layer formed on the planar semiconductor layer below the columnar first conductive semiconductor layer, The resistance of the second conductive semiconductor layer formed in the planar semiconductor layer below the columnar first conductive semiconductor layer can be reduced.
  • a silicon layer for forming a columnar first conductivity type silicon layer and a planar silicon layer is formed on the oxide film formed on the substrate, Forming a pad oxide film on the silicon layer forming the columnar first conductivity type silicon layer and the planar silicon layer; Impurity implantation for threshold adjustment is performed on the silicon layer forming the columnar first conductivity type silicon layer and the planar silicon layer through the pad oxide film, and annealing is performed for impurity activation and diffusion.
  • a silicon layer for forming a columnar first conductivity type silicon layer and a planar silicon layer is formed on the oxide film formed on the substrate, Forming a pad oxide film on the silicon layer forming the columnar first conductivity type silicon layer and the planar silicon layer, and forming a silicon nitride film used as a mask when forming the columnar first conductivity type silicon layer And a process of Forming a silicon oxide film on the silicon nitride film; A step of applying a resist, forming a pattern in which the columnar first conductivity type silicon layer is inverted by lithography using lithography, and forming a hole penetrating the silicon oxide film at a position where the columnar first conductivity type silicon layer is formed When, A step of depositing amorphous silicon or polysilicon so as to fill a hole formed in the silicon oxide film; Polishing and removing amorphous silicon or polysilicon of silicon oxide film by chemical mechanical polishing, By removing the silicon oxide film by etching, Forming an nitride
  • a silicon layer for forming a columnar first conductivity type silicon layer and a planar silicon layer is formed on the oxide film formed on the substrate, Forming a pad oxide film on the silicon layer forming the columnar first conductivity type silicon layer and the planar silicon layer, and forming a silicon nitride film used as a mask when forming the columnar first conductivity type silicon layer And a process of Forming a silicon oxide film on the silicon nitride film; A step of applying a resist, forming a pattern in which the columnar first conductivity type silicon layer is inverted by lithography using lithography, and forming a hole penetrating the silicon oxide film at a position where the columnar first conductivity type silicon layer is formed When, By depositing an oxide film and performing etch back to reduce the diameter of the hole penetrating the silicon oxide film, By reducing the column diameter of the columnar first conductivity type silicon layer formed later, the short channel effect of the transistor can be suppressed and the leakage current can be reduced.
  • a step of forming a columnar first conductivity type silicon layer by dry etching By using the first hard mask and the second hard mask as a mask, a step of forming a columnar first conductivity type silicon layer by dry etching, The amorphous silicon or polysilicon mask that is the second hard mask is all etched, and the plasma emission intensity that can be detected by the dry etching apparatus changes. By detecting this change in the plasma emission intensity, the dry etching is performed. End point detection can be performed, and the height of the columnar first conductivity type silicon layer can be controlled.
  • the thickness of the amorphous silicon or polysilicon mask as the second hard mask is smaller than the height of the columnar first conductivity type silicon layer, so that the end point of dry etching can be detected.
  • the present invention Using the sacrificial oxide film formed during the sacrificial oxidation of the first conductivity type silicon layer as a through oxide film, impurities of the second conductivity type are introduced into the surface of the planar silicon layer by impurity implantation or the like, and the lower portion of the columnar first conductivity type silicon layer is introduced.
  • impurities of the second conductivity type are introduced into the surface of the planar silicon layer by impurity implantation or the like, and the lower portion of the columnar first conductivity type silicon layer is introduced.
  • the column diameter of the columnar first conductivity type silicon layer is By being smaller than the column diameter of the silicon nitride film mask which is the first hard mask, Impurities can be prevented from being implanted from the side walls of the first conductivity type silicon layer during implantation.
  • the impurity implantation angle used for forming the second conductivity type silicon layer formed in the planar silicon layer below the columnar first conductivity type silicon layer is 0 ° to 6 °, Impurities can be prevented from being implanted from the side wall of the columnar first conductivity type silicon layer during implantation.
  • the present invention By forming a second conductivity type silicon layer formed on the planar silicon layer below the columnar first conductivity type silicon layer without implanting impurities into the upper portion of the columnar first conductivity type semiconductor layer, Since the implantation conditions of the upper part of the columnar first conductivity type silicon layer and the planar silicon layer below the columnar first conductivity type silicon layer can be easily optimized, the short channel effect can be suppressed and the leakage current can be suppressed. it can.
  • the sacrificial oxide film is removed by etching, a gate insulating film such as a silicon oxide film or a silicon nitride film is formed, and amorphous silicon or polysilicon is formed as a dummy gate electrode so that the columnar first conductivity type silicon layer is embedded.
  • a process of By polishing amorphous silicon or polysilicon by chemical mechanical polishing and flattening the upper surface of the dummy gate electrode In chemical mechanical polishing, by using a silicon nitride film as a first hard mask as a stopper for chemical mechanical polishing, The chemical mechanical polishing amount can be suppressed with good reproducibility.
  • the present invention By oxidizing the amorphous silicon or polysilicon surface that is the gate electrode and forming a silicon oxide film on the amorphous silicon or polysilicon surface, With this silicon oxide film, the silicidation of the dummy gate conductive film can be prevented in the silicidation step performed in a later step. As a result, the dummy gate conductive film can be easily removed.
  • An antireflection film layer (BARC layer) and a resist are applied, and a dummy gate wiring pattern is formed from the resist using lithography.
  • a silicon nitride film is formed, Etch back the silicon nitride film to expose the second conductive silicon layer formed on the planar silicon layer below the columnar first conductivity type silicon layer and the upper portion of the columnar first conductivity type silicon layer;
  • the dummy gate electrode and the silicon nitride film sidewall are formed on the upper part of the second conductive type silicon layer formed on the planar silicon layer below the columnar first conductive type silicon layer and on the upper part of the columnar first conductive type silicon layer.
  • Type silicon layer can be prevented from short circuit, By covering the side wall of the upper part of the columnar first conductivity type silicon layer with the dummy gate electrode and the dummy gate insulating film, the compounding of metal and semiconductor from the side wall of the columnar first conductivity type silicon layer can be controlled.
  • Forming a silicon nitride film or the like A step of forming a silicon oxide film and an amorphous silicon or polysilicon layer, and a step of planarizing the amorphous silicon or polysilicon layer by CMP and controlling the same level as the amorphous silicon or the polysilicon layer and the silicon oxide film.
  • a step of dry etching the silicon oxide film Including A step of controlling the heights of the silicon nitride film and the silicon oxide film to be the same by using the silicon nitride film as an etching end point detection by etching all of the silicon oxide film; A step of dry etching the silicon nitride film; Including A step of controlling the height of the silicon nitride film and the silicon oxide film to be the same as the height of the dummy gate by using the dummy gate electrode as an etching end point detection, after all the silicon nitride film is etched; Dry etching the dummy gate electrode and the polysilicon layer; Removing the silicon oxide film by wet etching; forming a high-k gate oxide film; Forming a metal gate layer; A step of dry etching the metal gate layer; Including The process of controlling the height of the silicon oxide film and the metal gate layer to be the same by using the silicon oxide film as the etching end point detection by etching the
  • Forming a silicon nitride film or the like as a contact stopper A step of planarizing by chemical mechanical polishing after forming a silicon oxide film as an interlayer film; A step of applying a resist, forming a pattern with the resist using lithography, and forming a contact hole by etching on the second conductive type silicon layer formed on the gate electrode and on the columnar first conductive type silicon layer.
  • a resist is applied, a pattern is formed by resist using lithography, and a contact hole is formed by etching on the second conductivity type silicon layer formed on the planar silicon layer below the columnar first conductivity type silicon layer.
  • a barrier metal such as tantalum (Ta), tantalum nitride (TaN), titanium (Ti), or titanium nitride (TiN) in the contact hole, a metal such as tungsten (W), copper (Cu), or an alloy containing copper
  • a contact plug by chemical mechanical polishing, forming a film by sputtering or plating, and Forming a first layer wiring etching stopper such as silicon carbide (SiC), and subsequently forming a low dielectric constant film that is an interlayer film of the first wiring layer; Patterning the first layer wiring to form a groove pattern of the first wiring layer;
  • a barrier metal such as tantalum (Ta), tantalum nitride (TaN), titanium (Ti), or titanium nitride (TiN)
  • a metal such as tungsten (W), copper (Cu), or an alloy containing copper is sputtered.
  • a barrier metal such as tantalum (Ta), tantalum
  • Etching of the interlayer film and contact stopper of the contact hole on the upper part of the columnar silicon layer, the contact hole on the gate wiring, and the contact hole on the planar silicon layer below the columnar silicon layer can be performed simultaneously.
  • the interlayer film in the contact hole above the columnar silicon layer may be etched, and the contact stopper may be etched after the interlayer film is etched.
  • Etching the interlayer film in the contact hole above the columnar silicon layer By separately etching the interlayer film of the contact hole on the gate wiring and the contact hole on the planar silicon layer below the columnar silicon layer, Optimization of contact hole etching conditions above the columnar silicon layer, The etching conditions for the contact hole on the gate wiring and the contact hole on the planar silicon layer below the columnar silicon layer can be optimized.
  • FIG. 41A is a plan view of an NMOS SGT formed using the present invention
  • FIG. 37B is a cross-sectional view taken along the cut line AA ′ of FIG.
  • An NMOS SGT formed using the present invention will be described below with reference to FIG.
  • a planar silicon layer 112 is formed on the BOX layer 120 formed on the Si substrate 111
  • a columnar silicon layer 113 is formed on the planar silicon layer 112, and a gate insulating film 145 and a periphery of the columnar silicon layer 113 are formed.
  • a gate electrode 147 is formed.
  • An N + drain diffusion layer 200 is formed on the planar silicon layer 112 below the columnar silicon layer, and an N + source diffusion layer 201 is formed on the columnar silicon layer.
  • FIG. 42 is a cross-sectional view taken along the cut line BB ′ of FIG.
  • Wa is the length from the center of the silicon pillar 113 to the end of the planar silicon layer 112
  • Wp is the length from the center of the silicon pillar 113 to the side wall
  • Wox is the thickness of the gate oxide film 145
  • Wg is the gate electrode 147.
  • Ws is the width of the nitride film sidewall 133.
  • the SGT operates as a transistor by connecting the N + source diffusion layer to the GND potential, connecting the N + drain diffusion layer to the Vcc potential, and applying a potential of 0 to Vcc to the gate electrode.
  • the N + diffusion layer formed above the columnar silicon layer may be an N + source diffusion layer
  • the N + diffusion layer formed on the planar silicon layer below the columnar silicon layer may be an N + drain diffusion layer.
  • FIG. 1 shows a manufacturing process for forming the SGT of the present invention
  • FIGS. 2 to 35 show an example of manufacturing the SGT according to the present invention.
  • A) is a plan view
  • (b) is a cross-sectional view along A-A ′.
  • pad oxide film 121 is formed on SOI layer 110 using an SOI substrate in which BOX layer 120 is formed on Si substrate 111 and silicon layer 110 is formed on BOX layer 120. .
  • lot formation may be performed, laser mark formation may be performed, and pad oxide film cleaning may be performed. Further, the pad oxide film thickness may be measured after the pad oxidation (steps 1, 2, 3, 4, 5 in FIG. 1).
  • a silicon nitride film 130 as a first hard mask is formed, and then a silicon oxide film 122 is formed.
  • the nitride film thickness may be measured.
  • the oxide film thickness may be measured after the silicon oxide film is deposited (steps 6, 7, 8, and 9 in FIG. 1).
  • a resist is applied, a pattern is formed by inverting the columnar silicon layer with lithography using lithography, and a hole penetrating the silicon oxide film 122 is formed at a position where the columnar silicon layer is formed by dry etching. .
  • Dimensional measurement and inspection may be performed after lithography. Further, cleaning may be performed after etching (steps 10, 11, 12, 13, 14, 15, 16, and 17 in FIG. 1).
  • an oxide film 129 is deposited, Referring to FIG. 44, by etching back oxide film 129, the diameter of the hole penetrating silicon oxide film 122 can be reduced.
  • amorphous silicon or polysilicon 140 is formed so as to fill holes formed in silicon oxide film 122. Cleaning may be performed before depositing amorphous silicon or polysilicon. In addition, the film thickness may be measured after deposition (steps 18, 19, and 20 in FIG. 1).
  • amorphous silicon or polysilicon 140 on silicon oxide film 122 is polished and removed by CMP (chemical mechanical polishing). After polishing, the film thickness may be measured (steps 21 and 22 in FIG. 1).
  • Step 23 in FIG. 7 by removing silicon oxide film 122 by wet etching using hydrofluoric acid or the like, or by dry etching, amorphous silicon serving as a second hard mask at the time of dry etching of the columnar silicon layer in the subsequent process, or Polysilicon 140 is formed. (Step 23 in FIG. 1)
  • amorphous silicon or polysilicon 140 is sacrificial oxidized to form silicon oxide film 128, and the dimensions of amorphous silicon or polysilicon 140 are reduced.
  • cleaning before sacrificial oxidation may be performed.
  • the film thickness may be measured after oxidation (steps 24, 25, and 26 in FIG. 1).
  • the silicon oxide film 128 on the surface of amorphous silicon or polysilicon 140 is removed by wet etching using hydrofluoric acid or dry etching. (Step 27 in FIG. 1).
  • silicon nitride film 130 and pad oxide film 121 as the first hard mask are etched by dry etching using amorphous silicon or polysilicon 140 as the second hard mask as a mask. (Steps 28 and 29 in FIG. 1).
  • columnar silicon layer 113 is formed by dry etching using silicon nitride film 130 as the first hard mask and amorphous silicon or polysilicon 140 as the second hard mask as a mask. After etching, organic matter removal, inspection using SEM, and step confirmation may be performed (steps 30, 31, 32, and 33 in FIG. 1). During dry etching, the amorphous silicon or polysilicon 140, which is the second hard mask, is also etched. When all of the amorphous silicon or polysilicon 140 is etched, the plasma emission intensity that can be detected by the dry etching apparatus is increased.
  • the end point of etching can be detected, and the height of the columnar silicon layer 113 can be stably controlled regardless of the etching rate.
  • the film thickness Tn (FIG. 10) of the amorphous silicon or polysilicon 140 before the columnar silicon layer dry etching needs to be smaller than the height Tp of the columnar silicon layer. is there.
  • the planar silicon layer 112 is formed on the buried oxide film layer 120.
  • columnar silicon layer 113 and planar silicon layer 112 are used to alleviate unevenness on the side wall of columnar silicon layer 113 serving as a channel portion and to remove a silicon surface into which carbon or the like is implanted during dry etching.
  • the silicon oxide film 123 is formed by sacrificing the surface. Before sacrificial oxidation, cleaning before sacrificial oxidation may be performed. Further, the sacrificial oxide film thickness may be measured after sacrificial oxidation (steps 34, 35, and 36 in FIG. 1).
  • a resist 150 is applied, and a pattern of the source diffusion layer is formed from the resist using lithography.
  • the sacrificial oxide film 123 formed by the above-described sacrificial oxidation on the columnar silicon layer 113 and the planar silicon layer 112 protects the silicon surface from contamination such as by-products generated during the next dry etching.
  • overlay error measurement, dimension measurement, and inspection may be performed (steps 37, 38, 39, 40, and 41 in FIG. 1).
  • planar silicon layer 112 is processed by dry etching, and planar silicon layer 112 is separated. (FIG. 1, steps 42 and 43)
  • step confirmation may be performed (steps 44, 45, and 46 in FIG. 1).
  • impurities such as P and As are introduced into the surface of planar silicon layer 112 by impurity implantation or the like to form N + source diffusion layer 200 (steps 47 and 48 in FIG. 1).
  • the number of manufacturing steps can be reduced by using the sacrificial oxide film 123 formed during the sacrificial oxidation of the columnar silicon layer 113 and the planar silicon layer 112 as a through oxide film.
  • the transistor characteristics may fluctuate. Therefore, it is essential that the columnar silicon pillar widths Wp1 and Wp2 are smaller than the width Wn of the nitride film 130.
  • Wp1 is the width of the lower part of the columnar silicon layer
  • Wp2 is the width of the upper part of the columnar silicon layer.
  • impurities are not implanted from the side wall of the columnar silicon layer 113 at the time of implantation, it is preferable to implant the impurities at a small angle, that is, 0 to 6 degrees.
  • the silicon nitride film 130 formed on the columnar silicon layer 113 is not implanted into the upper portion of the columnar silicon layer 113.
  • the implantation into the N + source diffusion layer 200 is preferably 0 °, but the implantation into the drain diffusion layer, which will be formed later on the columnar silicon layer 113, is formed in a self-aligned manner with the gate electrode.
  • the respective implantation conditions can be easily optimized. The channel effect can be suppressed and the leakage current can be suppressed.
  • sacrificial oxide film 123 is removed by wet etching with hydrofluoric acid or the like (step 49 in FIG. 1), and a silicon oxide film or a silicon oxynitride film is formed as dummy gate insulating film 124. Cleaning may be performed before forming the insulating film. Further, the film thickness may be measured after the formation (steps 50, 51, and 52 in FIG. 1).
  • amorphous silicon or polysilicon 141 is formed as a dummy gate conductive film so as to bury columnar silicon layer 113.
  • the film thickness may be measured after film formation (steps 53 and 54 in FIG. 1).
  • amorphous silicon or polysilicon 141 is polished by CMP to flatten the upper surface of the dummy gate conductive film.
  • CMP by using the silicon nitride film 130, which is the first hard mask, as a CMP stopper, the CMP polishing amount can be controlled with good reproducibility. (Step 55 in FIG. 1)
  • the surface of amorphous silicon or polysilicon 141 that is a dummy gate conductive film is oxidized to form silicon oxide film 125 on the surface of amorphous silicon or polysilicon 141.
  • the silicon oxide film 125 can prevent silicidation of the dummy gate conductive film in a silicidation process performed in a later process. As a result, the dummy gate conductive film can be easily removed. Cleaning may be performed before forming the insulating film. (FIG. 1, steps 56 and 57)
  • BARC layer 161 and resist 160 are applied, and a gate wiring pattern is formed by resist 160 using lithography. After pattern formation, overlay error measurement, dimension measurement, and inspection may be performed (steps 58, 59, 60, 61, 62 in FIG. 1).
  • BARC layer 161 and amorphous silicon or polysilicon 141 as a dummy gate conductive film are etched to form dummy gate electrode 141, and the resist and BARC layer are removed. . Thereafter, shape measurement may be performed (steps 63, 64, 65, 66, and 67 in FIG. 1).
  • silicon nitride film 130 on columnar silicon 113 is removed by dry etching or wet etching. (Step 68 in FIG. 1).
  • a silicon nitride film 132 is formed. After film formation, the film thickness may be measured (steps 69 and 70 in FIG. 1).
  • silicon nitride film 132 is etched back to expose the upper surface of N + source diffusion layer 200 and the upper surface of columnar silicon 113, and the side wall of gate 141 is covered with nitride films 133 and 134.
  • organic substance removal and shape measurement may be performed (steps 71, 72, and 73 in FIG. 1).
  • the nitride films 133 and 134 separate the dummy gate electrode 141, the source diffusion layer 200, and the N + drain diffusion layer formed later on the columnar silicon, so that the gate electrode 141, the source diffusion layer 200, and the drain diffusion layer formed of silicide are separated. Short circuit can be prevented.
  • the silicon nitride films 133 and 134 are silicon oxide films, they are etched by hydrofluoric acid used for cleaning / peeling process and silicide pretreatment, so that the silicon nitride films 133 and 134 are films not soluble in hydrofluoric acid such as silicon nitride films. Preferably there is.
  • an impurity such as P or As is introduced into the upper portion of columnar silicon layer 113 by impurity implantation or the like, and N + drain diffusion layer 201 is formed. Activation may be performed after the introduction of impurities (steps 74 and 75 in FIG. 1).
  • a metal film such as Ni or Co is sputtered, and the surface of source 200 and drain 201 is silicided by applying heat treatment, and the unreacted metal film is removed, thereby forming silicide on drain diffusion layer 201.
  • the silicide layer 153 on the layer 152 and the source diffusion layer 200 is formed.
  • the oxide film may be removed (steps 76, 77, 78, 79 in FIG. 1). It is essential that the dummy gate electrode be covered with the oxide film 125 and the nitride films 133 and 134 so that the silicide layer is not formed on the dummy gate electrode 141 surrounding the columnar silicon layer. The reason is that the silicide gate is not formed on the dummy gate electrode, thereby facilitating the removal of the dummy gate in the subsequent process.
  • a silicon nitride film 135 or the like is formed. After formation, the film thickness may be measured. (FIG. 1, steps 80 and 81)
  • a silicon oxide film 126 and an amorphous silicon or polysilicon layer are formed. After film formation, the film thickness may be measured. (Fig. 1, Steps 82, 83, 84, 85, 86)
  • the amorphous silicon or polysilicon layer is planarized by CMP.
  • the silicon oxide film 126 as a CMP stopper, the CMP polishing amount can be controlled with good reproducibility.
  • silicon oxide film 126 is dry etched. At this time, the etching amount of the silicon oxide film can be controlled with good reproducibility by using the silicon nitride film 135 for detecting the end point of etching. (Step 88 in FIG. 1)
  • silicon nitride film 135 is dry etched. At this time, the etching amount of the silicon nitride film can be controlled with good reproducibility by using the dummy gate electrode as the etching end point detection. Organic substances may be removed after dry etching. (Step 89 in FIG. 1)
  • dummy gate electrode 141 and polysilicon layer 142 are dry etched. Further, the silicon oxide film 124 is removed by wet etching. (FIG. 1, steps 90 and 91)
  • a high-k gate oxide film 145 is formed. Further, a metal gate layer 147 is formed and planarized by CMP. Cleaning may be performed before forming the insulating film. Further, heat treatment may be performed after the formation. The planarization of CMP can control the CMP polishing amount with high reproducibility by using the silicon nitride film 135 as a CMP stopper. (Fig. 1, Steps 92, 93, 94, 95, 96, 97)
  • metal gate layer 147 is dry etched. At this time, the etching amount of the metal gate layer can be controlled with good reproducibility by using the silicon oxide film 126 as end point detection of the etching of the metal gate layer. As a result, the gate length of the metal gate can be controlled with good reproducibility and small fluctuation. (Step 98 in FIG. 1)
  • a silicon nitride film 136 is formed. Further, a silicon oxide film 127 is formed, and the silicon oxide film 127 is planarized by CMP. At this time, the film thicknesses of the silicon nitride film 136 and the silicon oxide film 127 may be measured after the CMP. (FIG. 1, steps 99, 100, 101, 102, 103, 104)
  • contact holes are formed by etching on silicide 151 and metal gate layer 147 above columnar silicon layer 113. Before etching the contact hole, contact mask exposure is performed. Further, dimension measurement, overlay error measurement, and inspection may be performed. Further, after the contact hole is formed, the plasma resist is removed. Thereafter, cleaning may be performed, and dimension measurement, oxide film thickness measurement, inspection, and wafer container replacement may be performed (FIG. 1 steps 105, 106, 107, 108, 109, 110, 111, 112, 113, 114, 115, 116).
  • a resist 162 is applied, and a pattern of the source diffusion layer is formed by the resist using lithography. Further, dimension measurement, overlay error measurement, and inspection may be performed. (FIG. 1, steps 117, 118, 119, 120, 121)
  • a contact hole is formed by etching on silicide 150 above planar silicon layer 112. Further, after the contact hole is formed, the plasma resist is peeled off. Thereafter, cleaning may be performed to perform dimension measurement, oxide film thickness measurement, inspection, and wafer container replacement (steps 122, 123, 124, 125, 126, 127, 128, and 129 in FIG. 1). Referring to FIG. 45, the etching of the interlayer film and the contact stopper in the contact hole in the upper part of the columnar silicon layer, the contact hole in the gate wiring, and the contact hole in the planar silicon layer under the columnar silicon layer are simultaneously performed. You can also. Further, referring to FIG.
  • the resist 162 may be used as a mask to etch the interlayer film in the contact hole above the columnar silicon layer, and the contact stopper may be etched after the interlayer film is etched.
  • Etching the interlayer film in the contact hole above the columnar silicon layer By separately etching the interlayer film of the contact hole on the gate wiring and the contact hole on the planar silicon layer below the columnar silicon layer, Optimization of contact hole etching conditions above the columnar silicon layer, It is also possible to optimize the etching conditions for the contact hole on the gate wiring and the contact hole on the planar silicon layer below the columnar silicon layer.
  • tantalum (Ta), tantalum nitride (TaN) or the like as barrier metal 171 is formed in the contact hole, and then copper (Cu) 170 is formed by sputtering or plating, and contact 172 is formed by CMP. , 173, 174.
  • Titanium (Ti) or titanium nitride (TiN) may be used as the barrier metal.
  • tungsten (W) may be used.
  • an alloy containing copper may be used.
  • backside treatment, inspection, and heat treatment may be performed. Further, inspection may be performed after CMP (steps 130, 131, 132, 133, 134, 135, and 136 in FIG. 1).
  • SiC 180 (silicon carbide) is formed as an etching stopper for the first layer wiring, and subsequently, a Low-k film 190 which is an interlayer film of the first wiring layer is formed. At this time, the film thickness may be measured and inspected (steps 137, 138, 139, and 140 in FIG. 1). Subsequently, the first layer wiring is patterned to form a groove pattern of the first wiring layer. After patterning, dimension measurement, overlay error measurement, and inspection may be performed. After the groove pattern is formed, the plasma resist may be stripped and inspected (steps 141, 142, 143, 144, 145, 146, 147 in FIG. 1).
  • first layer wirings 177, 178, 179 are formed by CMP.
  • Titanium (Ti) or titanium nitride (TiN) may be used as the barrier metal.
  • tungsten (W) may be used.
  • an alloy containing copper may be used.
  • backside treatment, inspection, and heat treatment may be performed. Further, inspection may be performed after CMP (steps 148, 149, 150, 151, 152, 153, and 154 in FIG. 1).
  • nitride film deposition, interlayer insulating film deposition, and interlayer insulating film thickness measurement may be performed (steps 155, 156, and 157 in FIG. 1).
  • Manufacturing method of semiconductor device of the present invention The top view which shows the manufacture example of the semiconductor device which concerns on this invention.
  • A-A 'sectional process drawing showing a manufacturing example of a semiconductor device according to the invention The top view which shows the manufacture example of the semiconductor device which concerns on this invention.
  • A-A 'sectional process drawing showing a manufacturing example of a semiconductor device according to the invention The top view which shows the manufacture example of the semiconductor device which concerns on this invention.
  • A-A 'sectional process drawing showing a manufacturing example of a semiconductor device according to the invention The top view which shows the manufacture example of the semiconductor device which concerns on this invention.
  • A-A 'sectional process drawing showing a manufacturing example of a semiconductor device according to the invention The top view which shows the manufacture example of the semiconductor device which concerns on this invention.
  • A-A 'sectional process drawing showing a manufacturing example of a semiconductor device according to the present invention The top view which shows the manufacture example of the semiconductor device which concerns on this invention.
  • FIG. 42 is a cross-sectional view of FIG. 41.
  • the top view which shows the manufacture example of the semiconductor device which concerns on this invention.
  • A-A 'sectional process drawing showing a manufacturing example of a semiconductor device according to the invention.
  • the top view which shows the manufacture example of the semiconductor device which concerns on this invention.
  • A-A 'sectional process drawing showing a manufacturing example of a semiconductor device according to the invention.
  • the top view which shows the manufacture example of the semiconductor device which concerns on this invention.
  • A-A 'sectional process drawing showing a manufacturing example of a semiconductor device according to the invention.
  • the top view which shows the manufacture example of the semiconductor device which concerns on this invention.
  • A-A 'sectional process drawing showing a manufacturing example of a semiconductor device according to the invention The top view which shows the manufacture example of the semiconductor device which concerns on this invention.
  • Silicide layer 152 Silicide layer 152. Silicide layer 152. Silicide layer 160. Resist 161. BARC layer 162. Resist 170. Cu 171. Barrier metal 172. Contact 173. Contact 174. Contact 175. Barrier metal 176. Cu 177. First layer wiring 178. First layer wiring 179. First layer wiring 180. Etching stopper 190. Interlayer film 200 of the first wiring layer. N + source diffusion layer 201. N + drain diffusion layer

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

　ソース、ドレイン、ゲートの低抵抗化のための構造と所望のゲート長、ソース、ドレイン形状と柱状半導体の直径が得られるＳＧＴの製造方法を提供することを課題とする。 　柱状の第１導電型半導体層を形成する工程と、柱状の第１導電型半導体層の下部に第２導電型半導体層を形成する工程と、柱状の第１導電型半導体層の周囲にダミーゲート絶縁膜およびダミーゲート電極を形成する工程と、ゲートの上部且つ柱状の第１導電型半導体層の上部側壁に、ゲート絶縁膜を介して第１の絶縁膜を形成する工程と、ゲートの側壁に第１の絶縁膜を形成する工程と、柱状の第１導電型半導体層の上部に第２導電型半導体層を形成する工程と、柱状の第１導電型半導体層の上部と下部に形成した第２導電型半導体層とゲートに金属と半導体の化合物を形成する工程とダミーゲート絶縁膜およびダミーゲート電極を除去しゲート絶縁膜およびメタルゲート電極を形成する工程を含む。

Description

半導体装置の製造方法
この発明は、半導体装置とその製造方法に関するものである。
半導体集積回路、なかでもＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。ＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。この様な問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが柱状半導体層を取り囲む構造のＳｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）が提案された（例えば、特許文献１、特許文献２、特許文献３）。
ＳＧＴは、柱状半導体の側面を取り囲むようにチャネル領域を設けるため、大きいゲート幅を小さい占有面積内に実現する。すなわち、小さい占有面積に大きなオン電流を流すことが求められる。大きなオン電流が流れるため、ソース、ドレイン、ゲートの抵抗が高いと、ソース、ドレイン、ゲートに所望の電圧を印加することが難しくなる。そのため、ソース、ドレイン、ゲートの低抵抗化のための設計を含むＳＧＴの製造方法が必要となる。また、大きなオン電流が流れるため、コンタクトの低抵抗化が必要となる。
従来のＭＯＳトランジスタにおいて、ゲートは、ゲート材を堆積し、リソグラフィによりゲートパターンを基板上のレジストに転写しゲート材をエッチングすることにより、形成される。すなわち、従来のＭＯＳトランジスタにおいて、ゲート長はゲートパターンにより設計される。
ＳＧＴは、柱状半導体の側面がチャネル領域であるため、基板に対して垂直に、電流が流れる。すなわち、ＳＧＴにおいて、ゲート長は、ゲートパターンにより設計されず、製造方法により設計されるため、製造方法によりゲート長とゲート長のばらつきが決定される。
ＳＧＴにおいて、微細化に伴って発生するリーク電流の増大を抑えるために、柱状半導体の直径を小さくすることが求められる。また、ソース、ドレインの最適化を行うことによりショートチャネル効果を抑制しリーク電流を抑えることができる製造方法が必要となる。
ＳＧＴは従来のＭＯＳトランジスタと同じように製造コストを下げる必要がある。そのために、製造工程数を少なくすることが求められる。
ゲート電極にポリシリコンではなくメタルを用いることにより、空乏化を抑制できかつ、ゲート電極を低抵抗化できる。しかし、メタルゲートを形成した後工程は常にメタルゲートによるメタル汚染を考慮した製造工程にする必要がある。
また、従来のＭＯＳトランジスタにおいて、メタルゲートプロセスと高温プロセスを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスが実際の製品で用いられている。(非特許文献１)そのためＳＧＴにおいてもメタルゲートプロセスと高温プロセスを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスを用いる必要がある。
特開平２－７１５５６ 特開平２－１８８９６６ 特開平３－１４５７６１ IEDM2007 K.Mistry et.al
そこで、ソース、ドレイン、ゲートの低抵抗化のための構造と所望のゲート長、ソース、ドレイン形状と柱状半導体の直径が得られるＳＧＴの製造方法を提供することを課題とする。
本発明の１態様では、
半導体装置の製造方法であって、基板上に形成された酸化膜上に、平面状半導体層が形成され、平面上半導体層上に柱状の第１導電型半導体層を形成する工程と、
柱状の第１導電型半導体層の下部の平面状半導体層に第２導電型半導体層を形成する工程と、
柱状の第１導電型半導体層の周囲にダミーゲート絶縁膜およびダミーゲート電極を形成する工程と、
柱状の第１導電型半導体層の上部に第２導電型半導体層を形成する工程と、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層に金属と半導体の化合物を形成する工程と、
柱状の第１導電型半導体層の上部に形成した第２導電型半導体層に金属と半導体の化合物を形成する工程と、
ダミーゲート絶縁膜およびダミーゲート電極を除去する工程と、
柱状の第１導電型半導体層の周囲にゲート絶縁膜およびメタルゲート電極を形成する工程と、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層上にコンタクトを形成する工程と、
メタルゲート電極上にコンタクトを形成する工程と、
柱状の第１導電型半導体層の上部に形成した第２導電型半導体層上にコンタクトを形成する工程と、を含むことを特徴とする半導体装置の製造方法である。
また、本発明の好ましい態様では、
柱状の第１導電型半導体層の中心から平面状半導体層の端までの長さは、
柱状の第１導電型半導体層の中心から側壁までの長さと、
ゲート絶縁膜の厚さと、
ゲート電極の厚さと、
ゲートの側壁にサイドウォール状に形成した絶縁膜の厚さと、
の和より大きいことを特徴とする前記の半導体装置の製造方法である。
また、本発明の好ましい態様では、
平面状半導体層は平面状シリコン層であり、第１導電型半導体層は第１導電型シリコン層であり、第２導電型半導体層は第２導電型シリコン層である前記半導体装置の製造方法。
また、本発明の好ましい態様では、
平面状半導体層は平面状シリコン層であり、第１導電型半導体層はｐ型シリコン層または、ノンドープのシリコン層であり、第２導電型半導体層はｎ型シリコン層である前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
平面状半導体層は平面状シリコン層であり、第１導電型半導体層はｎ型シリコン層または、ノンドープのシリコン層であり、第２導電型半導体層はｐ型シリコン層である前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と、
パット酸化膜越しに、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層にしきい値調整用の不純物注入を行い、不純物の活性化及び拡散のためにアニールを行い、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層の不純物分布を均一化する工程と、
柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程を含むことを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と
柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
シリコン窒化膜上にシリコン酸化膜を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層を反転したパターンを形成し、柱状の第１導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
アモルファスシリコン、あるいはポリシリコンをシリコン酸化膜に形成されたホールを埋め込むように成膜する工程と、
化学機械研磨によりシリコン酸化膜のアモルファスシリコン、あるいはポリシリコンを研磨して除去する工程と、
エッチングにより、シリコン酸化膜を除去することにより、
第２のハードマスクであるアモルファスシリコン、あるいはポリシリコンマスクを形成する工程と、
アモルファスシリコン、あるいはポリシリコンマスクを犠牲酸化して、アモルファスシリコン、あるいはポリシリコンマスクの寸法を縮小する工程と
アモルファスシリコン、あるいはポリシリコンマスク表面のシリコン酸化膜をエッチングにより除去する工程と
を含むことを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と
柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
シリコン窒化膜上にシリコン酸化膜を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層を反転したパターンを形成し、柱状の第１導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
酸化膜を堆積し、エッチバックを行うことで、前記シリコン酸化膜を貫通するホールの径を小さくする工程と
を含むことを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
第２のハードマスクであるアモルファスシリコン、あるいはポリシリコンマスクをマスクとして、ドライエッチングによりシリコン窒化膜及びパット酸化膜をエッチングし、第１のハードマスクであるシリコン窒化膜マスクを形成する工程と、
第１のハードマスク及び第２のハードマスクをマスクとして、柱状の第１導電型シリコン層をドライエッチングにより形成する工程と、
を含み、
第２のハードマスクであるアモルファスシリコン、あるいはポリシリコンマスクが全てエッチングされ、ドライエッチング装置において検出することが可能なプラズマ発光強度が変化し、このプラズマ発光強度の変化を検出することにより、ドライエッチングの終点検出を行い、柱状の第１導電型シリコン層の高さを制御することを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
第２のハードマスクであるアモルファスシリコン、あるいはポリシリコンマスクの厚さは、柱状の第１導電型シリコン層の高さより小さいことを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
チャネル部となる柱状の代導電型シリコン層の側壁の凹凸の緩和や、ドライエッチング中にカーボンなどが打ち込まれたシリコン表面の除去と、次工程のドライエッチング時に生じる副生成物等の汚染から柱状の第１導電型シリコン層を保護するため、形成された柱状の第１導電型シリコン層を犠牲酸化する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層のパターンを形成する工程と、
平面状シリコン層をドライエッチングし、柱状の第１導電型シリコン層の下部の平面状シリコン層を形成し、レジストを除去する工程を含むことを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
第１導電型シリコン層犠牲酸化時に形成された犠牲酸化膜をスルー酸化膜として不純物注入等により平面状シリコン層表面に第２導電型の不純物を導入し、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層を形成することを特徴とする前記半導体装置の製造方法。
また、本発明の好ましい態様では、
柱状の第１導電型シリコン層の柱径は、
第１のハードマスクであるシリコン窒化膜マスクの柱径より小さいことを特徴とする前記半導体装置の製造方法。
また、本発明の好ましい態様では、
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層形成に用いる不純物注入の注入角は、０度～６度であることを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
柱状の第１導電型半導体層の上部に不純物を注入せず、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層を形成することを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
犠牲酸化膜をエッチングで除去し、シリコン酸化膜やシリコン窒化膜といったゲート絶縁膜を形成し、ダミーゲート電極としてアモルファスシリコン、あるいはポリシリコンを、柱状の第１導電型シリコン層を埋め込むように成膜する工程と、
化学機械研磨によりアモルファスシリコン、あるいはポリシリコンを研磨し、ダミーゲート電極の上面を平坦化する工程と、
を含み、
化学機械研磨において、第１のハードマスクであるシリコン窒化膜を化学機械研磨のストッパーとして使用することにより、再現性よく化学機械研磨研磨量を抑制することを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
ゲート電極であるアモルファスシリコン、あるいはポリシリコン表面を酸化し、アモルファスシリコン、あるいはポリシリコン表面にシリコン酸化膜を形成する工程と、
を含み、
このシリコン酸化膜により、後工程において行われるシリサイド化の工程で、ダミーゲート導電膜のシリサイド化を防ぐことができる。その結果ダミーゲート導電膜の除去を容易に行うことができることを特徴とする前記の半導体装置の製造方法である。
また、本発明の好ましい態様では、
反射防止膜層（ＢＡＲＣ層）及びレジストを塗布し、リソグラフィーを用いてレジストによりゲート配線パターンを形成し、
レジストをマスクとして、反射防止膜層（ＢＡＲＣ層）、及びダミーゲート電極であるアモルファスシリコン、あるいはポリシリコンをエッチングして、ダミーゲート電極及びダミーゲート配線パターンを形成する工程と、
柱状の第１導電型シリコン層上部のシリコン窒化膜をドライエッチングもしくはウェットエッチングにより除去する工程と、
シリコン窒化膜を成膜し、
シリコン窒化膜をエッチバックして、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部を露出し、
ゲート電極の側壁にシリコン窒化膜サイドウォールを形成する工程と、
不純物注入等により柱状の第１導電型シリコン層の上部に第２導電型の不純物を導入し、柱状の第１導電型シリコン層の上部に第２導電型シリコン層を形成する工程と、
ニッケル（Ｎｉ）もしくはコバルト（Ｃｏ）等の金属膜をスパッタし、熱処理を加えることで、
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層と、
柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層の表面を金属と半導体の化合物化し、未反応の金属膜を除去することによって
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層と、柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層上に金属と半導体の化合物を形成する工程と、
を含み、
シリコン窒化膜サイドウォールとダミーゲート上のシリコン酸化膜により
ダミーゲート電極に金属と半導体の化合物を形成することを防ぐことができる。
また、ダミーゲート電極とシリコン窒化膜サイドウォールにより柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層の上部と柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層の上部のみに金属と半導体の化合物を形成することができるため、
金属と半導体の化合物によるゲート電極と柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層の短絡を防止できることを特徴とし、
柱状の第１導電型シリコン層上部の側壁をダミーゲート電極とダミーゲート絶縁膜で覆うことにより、柱状の第１導電型シリコン層の側壁からの金属と半導体の化合物化を制御することを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では
シリコン窒化膜等を成膜する工程と、
シリコン酸化膜とアモルファスシリコン、あるいはポリシリコン層を成膜する工程と
アモルファスシリコン、あるいはポリシリコン層をＣＭＰにより平坦化し、かつアモルファスシリコン、あるいはポリシリコン層とシリコン酸化膜と同じ高さに制御する工程と、
シリコン酸化膜をドライエッチングする工程と、
を含み、
シリコン酸化膜が全てエッチングされ、シリコン窒化膜をエッチングの終点検出として使用することにより、シリコン窒化膜とシリコン酸化膜の高さを同じに制御する工程と、
シリコン窒化膜をドライエッチングする工程と、
を含み、
シリコン窒化膜が全てエッチングされ、ダミーゲート電極をエッチングの終点検出として使用することにより、シリコン窒化膜とシリコン酸化膜の高さをダミーゲートの高さと同じに制御する工程と、
ダミーゲート電極とアモルファスシリコン、あるいはポリシリコン層をドライエッチングする工程と、
シリコン酸化膜をウェットエッチングにより除去する工程と、
ｈｉｇｈ－ｋゲート酸化膜を成膜する工程と、
メタルゲート層を成膜する工程と、
メタルゲート層をドライエッチングする工程と、
を含み、
メタルゲート層が全てエッチングされ、シリコン酸化膜をエッチングの終点検出として使用することにより、シリコン酸化膜とメタルゲート層の高さを同じに制御する工程と、
を含み、
メタルゲートのゲート長を変動ばらつきも小さく、シリコン酸化膜とシリコン窒化膜の膜厚の和がゲート長になるように制御できることを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
コンタクトストッパーとしてシリコン窒化膜等を成膜する工程と、
層間膜としてシリコン酸化膜を成膜後、化学機械研磨により平坦化する工程と、
レジストを塗布し、リソグラフィーを用いてレジストによりパターンを形成し、ゲート電極上、柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層上に、エッチングによりコンタクト孔を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストによりパターンを形成し、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層上に、エッチングによりコンタクト孔を形成する工程と、
を含み、
コンタクト孔にタンタル（Ｔａ）や窒化タンタル（ＴａＮ）や、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）といったバリアメタルを成膜後、タングステン（Ｗ）や銅（Ｃｕ）及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によってコンタクトプラグを形成する工程と、
炭化ケイ素（ＳｉＣ）などの第１層配線のエッチングストッパーを成膜し、続いて第１配線層の層間膜である低誘電率膜を成膜する工程と、
第１層配線をパターニングして、第１配線層の溝パターンを形成し、
タンタル（Ｔａ）や窒化タンタル（ＴａＮ）や、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）といったバリアメタルを成膜後、タングステン（Ｗ）や銅（Ｃｕ）及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によって第１層配線を形成する工程とを含む前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜のエッチングとコンタクトストッパーのエッチング工程を含む前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔とゲート配線上のコンタクト孔のエッチングを行い、
レジストをマスクにして、柱状シリコン層上部のコンタクト孔の層間膜のエッチングを行い、層間膜のエッチング後、コンタクトストッパーをエッチングする工程を含む前記半導体装置の製造方法である。
本発明では、
本発明の１態様では、
半導体装置の製造方法であって、基板上に形成された酸化膜上に、平面状半導体層が形成され、平面上半導体層上に柱状の第１導電型半導体層を形成する工程と、
柱状の第１導電型半導体層の下部の平面状半導体層に第２導電型半導体層を形成する工程と、
柱状の第１導電型半導体層の周囲にダミーゲート絶縁膜およびダミーゲート電極を形成する工程と、
柱状の第１導電型半導体層の上部に第２導電型半導体層を形成する工程と、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層に金属と半導体の化合物を形成する工程と、
柱状の第１導電型半導体層の上部に形成した第２導電型半導体層に金属と半導体の化合物を形成する工程と、
ダミーゲート絶縁膜およびダミーゲート電極を除去する工程と、
柱状の第１導電型半導体層の周囲にゲート絶縁膜およびメタルゲート電極を形成する工程と、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層上にコンタクトを形成する工程と、
メタルゲート電極上にコンタクトを形成する工程と、
柱状の第１導電型半導体層の上部に形成した第２導電型半導体層上にコンタクトを形成する工程と、を含むことを特徴とする半導体装置の製造方法により、
ソース、ドレイン、ゲートの低抵抗化のための構造と所望のゲート長、ソース、ドレイン形状と柱状半導体の直径が得られるＳＧＴの製造方法を提供する。
また、本発明では、
柱状の第１導電型半導体層の中心から平面状半導体層の端までの長さは、
柱状の第１導電型半導体層の中心から側壁までの長さと、
ゲート絶縁膜の厚さと、
ゲート電極の厚さと、
ゲートの側壁にサイドウォール状に形成した絶縁膜の厚さと、
の和より大きいことを特徴とすることにより、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層に金属と半導体の化合物を形成することができ、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層を低抵抗化することができる。
また、本発明では、
基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と、
パット酸化膜越しに、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層にしきい値調整用の不純物注入を行い、不純物の活性化及び拡散のためにアニールを行い、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層の不純物分布を均一化する工程と、
柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程を含むことにより、
次工程で成膜するシリコン窒化膜とシリコンとの応力を緩和するために成膜するパッド酸化膜を不純物注入時のスルー酸化膜としても用いることで、製造工程数を削減することができ、製造コストを下げることができる。
また、本発明では、
基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と
柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
シリコン窒化膜上にシリコン酸化膜を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層を反転したパターンを形成し、柱状の第１導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
アモルファスシリコン、あるいはポリシリコンをシリコン酸化膜に形成されたホールを埋め込むように成膜する工程と、
化学機械研磨によりシリコン酸化膜のアモルファスシリコン、あるいはポリシリコンを研磨して除去する工程と、
エッチングにより、シリコン酸化膜を除去することにより、
第２のハードマスクであるアモルファスシリコン、あるいはポリシリコンマスクを形成する工程と、
アモルファスシリコン、あるいはポリシリコンマスクを犠牲酸化して、アモルファスシリコン、あるいはポリシリコンマスクの寸法を縮小する工程と
アモルファスシリコン、あるいはポリシリコンマスク表面のシリコン酸化膜をエッチングにより除去する工程と
を含むことにより、
後に形成される柱状の第１導電型シリコン層の柱径を小さくできることにより、トランジスタのショートチャネル効果を抑制し、リーク電流を低減できる。
また、本発明では、
基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と
柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
シリコン窒化膜上にシリコン酸化膜を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層を反転したパターンを形成し、柱状の第１導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
酸化膜を堆積し、エッチバックを行うことで、前記シリコン酸化膜を貫通するホールの径を小さくする工程と
を含むことにより、
後に形成される柱状の第１導電型シリコン層の柱径を小さくできることにより、トランジスタのショートチャネル効果を抑制し、リーク電流を低減できる。
また、本発明では、
第２のハードマスクであるアモルファスシリコン、あるいはポリシリコンマスクをマスクとして、ドライエッチングによりシリコン窒化膜及びパット酸化膜をエッチングし、第１のハードマスクであるシリコン窒化膜マスクを形成する工程と、
第１のハードマスク及び第２のハードマスクをマスクとして、柱状の第１導電型シリコン層をドライエッチングにより形成する工程により、
第２のハードマスクであるアモルファスシリコン、あるいはポリシリコンマスクが全てエッチングされ、ドライエッチング装置において検出することが可能なプラズマ発光強度が変化し、このプラズマ発光強度の変化を検出することにより、ドライエッチングの終点検出を行い、柱状の第１導電型シリコン層の高さを制御することができる。
また、本発明では、
第２のハードマスクであるアモルファスシリコン、あるいはポリシリコンマスクの厚さは、柱状の第１導電型シリコン層の高さより小さいことを特徴とすることにより、ドライエッチングの終点検出を行うことができる。
また、本発明では、
チャネル部となる柱状の第１導電型シリコン層の側壁の凹凸の緩和や、ドライエッチング中にカーボンなどが打ち込まれたシリコン表面の除去と、次工程のドライエッチング時に生じる副生成物等の汚染から柱状の第１導電型シリコン層を保護するため、形成された柱状の第１導電型シリコン層を犠牲酸化する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層のパターンを形成する工程と、
平面状シリコン層をドライエッチングし、柱状の第１導電型シリコン層の下部の平面状シリコン層を形成し、レジストを除去する工程を含むことにより、
犠牲酸化により形成された酸化膜を第１導電型シリコン層保護膜として使用するため、製造工程数を削減することができ、製造コストを下げることができる。
また、本発明では、
第１導電型シリコン層犠牲酸化時に形成された犠牲酸化膜をスルー酸化膜として不純物注入等により平面状シリコン層表面に第２導電型の不純物を導入し、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層を形成することにより、
犠牲酸化により形成された酸化膜を第１導電型シリコン層保護膜として使用し、さらに不純物注入時のスルー酸化膜として使用するため、製造工程数を削減することができ、製造コストを下げることができる。
また、本発明では、
柱状の第１導電型シリコン層の柱径は、
第１のハードマスクであるシリコン窒化膜マスクの柱径より小さいことを特徴とすることにより、
注入時に第１導電型シリコン層の側壁から不純物が打ち込まれることを防ぐことができる。
また、本発明では、
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層形成に用いる不純物注入の注入角は、０度～６度であることを特徴とすることにより、
注入時に柱状の第１導電型シリコン層の側壁から不純物が打ち込まれることを防ぐことができる。
また、本発明では、
柱状の第１導電型半導体層の上部に不純物を注入せず、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層を形成することにより、
柱状の第１導電型シリコン層上部と、柱状の第１導電型シリコン層の下部の平面状シリコン層の注入条件を容易に最適化できるため、ショートチャネル効果を抑制しリーク電流を抑制することができる。
また、本発明では、
犠牲酸化膜をエッチングで除去し、シリコン酸化膜やシリコン窒化膜といったゲート絶縁膜を形成し、ダミーゲート電極としてアモルファスシリコン、あるいはポリシリコンを、柱状の第１導電型シリコン層を埋め込むように成膜する工程と、
化学機械研磨によりアモルファスシリコン、あるいはポリシリコンを研磨し、ダミーゲート電極の上面を平坦化する工程により、
化学機械研磨において、第１のハードマスクであるシリコン窒化膜を化学機械研磨のストッパーとして使用することにより、
再現性よく化学機械研磨研磨量を抑制することができる。
また、本発明では、
ゲート電極であるアモルファスシリコン、あるいはポリシリコン表面を酸化し、アモルファスシリコン、あるいはポリシリコン表面にシリコン酸化膜を形成する工程により、
このシリコン酸化膜により、後工程において行われるシリサイド化の工程で、ダミーゲート導電膜のシリサイド化を防ぐことができる。その結果ダミーゲート導電膜の除去を容易に行うことができる。
また、本発明では、
反射防止膜層（ＢＡＲＣ層）及びレジストを塗布し、リソグラフィーを用いてレジストによりダミーゲート配線パターンを形成し、
レジストをマスクとして、反射防止膜層（ＢＡＲＣ層）、及びダミーゲート電極であるアモルファスシリコン、あるいはポリシリコンをエッチングして、ダミーゲート電極及びゲート配線パターンを形成する工程と、
柱状の第１導電型シリコン層上部のシリコン窒化膜をドライエッチングもしくはウェットエッチングにより除去する工程と、
シリコン窒化膜を成膜し、
シリコン窒化膜をエッチバックして、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部を露出し、
ゲート電極の側壁にシリコン窒化膜サイドウォール、すなわち絶縁膜サイドウォールを形成する工程と、
不純物注入等により柱状の第１導電型シリコン層の上部に第２導電型の不純物を導入し、柱状の第１導電型シリコン層の上部に第２導電型シリコン層を形成する工程と、
ニッケル（Ｎｉ）もしくはコバルト（Ｃｏ）等の金属膜をスパッタし、熱処理を加えることで、
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層と、
柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層の表面を金属と半導体の化合物化し、未反応の金属膜を除去することによって
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層と、柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層上に金属と半導体の化合物を形成する工程により、
シリコン窒化膜サイドウォールとダミーゲート上のシリコン酸化膜により
ダミーゲート電極に金属と半導体の化合物を形成することを防ぐことができる。
また、ダミーゲート電極とシリコン窒化膜サイドウォールにより柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層の上部と柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層の上部のみに金属と半導体の化合物を形成することができるため、
金属と半導体の化合物によるゲート電極と柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層の短絡を防止でき、
柱状の第１導電型シリコン層上部の側壁をダミーゲート電極とダミーゲート絶縁膜で覆うことにより、柱状の第１導電型シリコン層の側壁からの金属と半導体の化合物化を制御することができる。
また、本発明では、
シリコン窒化膜等を成膜する工程と、
シリコン酸化膜とアモルファスシリコン、あるいはポリシリコン層を成膜する工程と
アモルファスシリコン、あるいはポリシリコン層をＣＭＰにより平坦化し、かつアモルファスシリコン、あるいはポリシリコン層とシリコン酸化膜と同じ高さに制御する工程と、
シリコン酸化膜をドライエッチングする工程と、
を含み、
シリコン酸化膜が全てエッチングされ、シリコン窒化膜をエッチングの終点検出として使用することにより、シリコン窒化膜とシリコン酸化膜の高さを同じに制御する工程と、
シリコン窒化膜をドライエッチングする工程と、
を含み、
シリコン窒化膜が全てエッチングされ、ダミーゲート電極をエッチングの終点検出として使用することにより、シリコン窒化膜とシリコン酸化膜の高さをダミーゲートの高さと同じに制御する工程と、
ダミーゲート電極とポリシリコン層をドライエッチングする工程と、
シリコン酸化膜をウェットエッチングにより除去する工程と、
high-kゲート酸化膜を成膜する工程と、
メタルゲート層を成膜する工程と、
メタルゲート層をドライエッチングする工程と、
を含み、
メタルゲート層が全てエッチングされ、シリコン酸化膜をエッチングの終点検出として使用することにより、シリコン酸化膜とメタルゲート層の高さを同じに制御する工程により、
メタルゲートのゲート長を変動ばらつきも小さく、シリコン酸化膜とシリコン窒化膜の膜厚の和がゲート長になるように制御できる。
また、本発明では、
コンタクトストッパーとしてシリコン窒化膜等を成膜する工程と、
層間膜としてシリコン酸化膜を成膜後、化学機械研磨により平坦化する工程と、
レジストを塗布し、リソグラフィーを用いてレジストによりパターンを形成し、ゲート電極上、柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層上に、エッチングによりコンタクト孔を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストによりパターンを形成し、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層上に、エッチングによりコンタクト孔を形成する工程と、
コンタクト孔にタンタル（Ｔａ）や窒化タンタル（ＴａＮ）や、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）といったバリアメタルを成膜後、タングステン（Ｗ）や銅（Ｃｕ）及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によってコンタクトプラグを形成する工程と、
炭化ケイ素（ＳｉＣ）などの第１層配線のエッチングストッパーを成膜し、続いて第１配線層の層間膜である低誘電率膜を成膜する工程と、
第１層配線をパターニングして、第１配線層の溝パターンを形成し、
タンタル（Ｔａ）や窒化タンタル（ＴａＮ）や、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）といったバリアメタルを成膜後、タングステン（Ｗ）や銅（Ｃｕ）及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によって第１層配線を形成する工程とを含むことにより、
コンタクトの低抵抗化ができる。
また、本発明では、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜のエッチングとコンタクトストッパーのエッチングを同時に行うことができる。
また、本発明では、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔とゲート配線上のコンタクト孔のエッチングを行い、
レジストをマスクにして、柱状シリコン層上部のコンタクト孔の層間膜のエッチングを行い、層間膜のエッチング後、コンタクトストッパーをエッチングしてもよい。
柱状シリコン層上部のコンタクト孔の層間膜のエッチングと、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜のエッチングを別々に行うことで、
柱状シリコン層上部のコンタクト孔のエッチング条件の最適化と、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング条件の最適化を行うことができる。
図４１（ａ）は本発明を用いて形成されたＮＭＯＳ ＳＧＴの平面図であり、図３７（ｂ）は、図３７（ａ）のカットラインＡ－Ａ'に沿った断面図である。以下に図４１を参照して、本発明を用いて形成されたＮＭＯＳ ＳＧＴについて説明する。
Ｓｉ基板１１１上に形成されたＢＯＸ層１２０上に、平面状シリコン層１１２が形成され、平面状シリコン層１１２上に柱状シリコン層１１３が形成され、柱状シリコン層１１３の周囲にゲート絶縁膜１４５およびゲート電極１４７が形成されている。柱状シリコン層の下部の平面状シリコン層１１２には、Ｎ＋ドレイン拡散層２００が形成され、柱状シリコン層の上部にはＮ＋ソース拡散層２０１が形成されている。Ｎ＋ドレイン拡散層２００上にはコンタクト１７９が形成され、Ｎ＋ソース拡散層２０１上にはコンタクト１７８が形成され、ゲート電極１４７aより延在するゲート配線１４７ｂ上にはコンタクト１７７が形成されている。
図４２は図４１（ｂ）のカットラインＢ－Ｂ'に沿った断面図である。ソース領域を低抵抗化するためにはソース領域にシリサイドを形成することが必要である。そのため、平面シリコン層１１２にシリサイドを形成するためには以下の条件が必要である。
Ｗａ>Ｗｐ+Ｗｏｘ+Ｗｇ+Ｗｓ　式（１）
ここでＷａはシリコン柱１１３の中心から平面シリコン層１１２の端までの長さ、Ｗｐはシリコン柱１１３の中心から側壁までの長さ、Ｗｏｘはゲート酸化膜１４５の厚さ、Ｗｇはゲート電極１４７の幅、Ｗｓは窒化膜サイドウォール１３３の幅である。
Ｎ＋ソース拡散層をＧＮＤ電位に接続し、Ｎ＋ドレイン拡散層をＶｃｃ電位に接続し、ゲート電極に０～Ｖｃｃの電位を与えることにより上記ＳＧＴはトランジスタ動作を行う。
また、柱状シリコン層の上部に形成されるＮ＋拡散層がＮ＋ソース拡散層であり、柱状シリコン層下部の平面状シリコン層に形成されるＮ＋拡散層がＮ＋ドレイン拡散層でもよい。
以下に本発明のＳＧＴを形成するための製造方法の一例を図１～図３５を参照して説明する。なお、これらの図面では、同一の構成要素に対しては同一の符号が付されている。図１は、本発明のＳＧＴを形成するための製造工程であり、図２～図３５は、この発明に係るＳＧＴの製造例を示している。（ａ）は平面図、（ｂ）はＡ－Ａ’の断面図を示している。
図２を参照して、Ｓｉ基板上１１１にＢＯＸ層１２０が形成され、ＢＯＸ層１２０上にシリコン層１１０が形成されたＳＯＩ基板を用いて、ＳＯＩ層１１０上にパッド酸化膜１２１を成膜する。パッド酸化膜を形成する前に、ロット形成を行い、レーザーマーク形成を行い、パッド酸化膜洗浄を行うこともある。また、パッド酸化後に、パッド酸化膜厚測定を行うこともある（図１ステップ１、２、３、４、５）。
図３を参照して、第１のハードマスクであるシリコン窒化膜１３０成膜し、続いてシリコン酸化膜１２２を成膜する。シリコン窒化膜成膜後、窒化膜厚測定を行うこともある。また、シリコン酸化膜堆積後、酸化膜厚測定を行うこともある（図１ステップ６，７、８、９）。
図４を参照して、レジストを塗布し、リソグラフィーを用いてレジストにより柱状シリコン層を反転したパターンを形成し、柱状シリコン層の形成箇所にシリコン酸化膜１２２を貫通するホールをドライエッチングにより形成する。リソグラフィー後に、寸法測定、検査を行うこともある。また、エッチング後に洗浄を行うこともある（図１ステップ１０，１１、１２、１３、１４、１５、１６、１７）。
この後、図４３を参照して、酸化膜１２９を堆積し、
図４４を参照して、酸化膜１２９をエッチバックを行うことで、シリコン酸化膜１２２を貫通するホールの径を小さくすることもできる。
図５を参照して、アモルファスシリコン、あるいはポリシリコン１４０をシリコン酸化膜１２２に形成されたホールを埋め込むように成膜する。アモルファスシリコン、あるいはポリシリコン堆積前に、洗浄を行うこともある。また、堆積後に、膜厚を測定することもある（図１ステップ１８，１９，２０）。
図６を参照して、ＣＭＰ（化学機械研磨）によりシリコン酸化膜１２２上のアモルファスシリコン、あるいはポリシリコン１４０を研磨して除去する。研磨後、膜厚を測定することもある（図１ステップ２１、２２）。
図７を参照して、フッ酸などによるウェットエッチング、またはドライエッチングによって、シリコン酸化膜１２２を除去することにより、後工程の柱状シリコン層のドライエッチング時に第２のハードマスクとなるアモルファスシリコン、あるいはポリシリコン１４０を形成する。（図１ステップ２３）
図８を参照して、アモルファスシリコン、あるいはポリシリコン１４０を犠牲酸化し、シリコン酸化膜１２８を形成し、アモルファスシリコン、あるいはポリシリコン１４０の寸法を縮小する。犠牲酸化前に、犠牲酸化前洗浄を行ってもよい。また、酸化後に、膜厚を測定してもよい（図１ステップ２４，２５、２６）。この犠牲酸化により、図１１で形成される柱状シリコン層１１３の寸法を縮小することができる。この柱状シリコン層の径を小さくできることにより、ショートチャネル効果を抑制し、リーク電流を低減できる。
図９を参照して、アモルファスシリコン、あるいはポリシリコン１４０表面のシリコン酸化膜１２８をフッ酸などによるウェットエッチング、またはドライエッチングによって除去する。（図１ステップ２７）。
図１０を参照して、第２のハードマスクであるアモルファスシリコン、あるいはポリシリコン１４０をマスクとして、ドライエッチングにより第１のハードマスクであるシリコン窒化膜１３０及びパッド酸化膜１２１をエッチングする。（図１ステップ２８、２９）。
図１１を参照して、第１のハードマスクであるシリコン窒化膜１３０及び第２のハードマスクであるアモルファスシリコン、あるいはポリシリコン１４０をマスクにして、柱状シリコン層１１３をドライエッチングにより形成する。エッチング後、有機物除去、ＳＥＭを用いた検査、段差確認を行ってもよい（図１ステップ３０，３１、３２、３３）。ドライエッチング時には、第２のハードマスクであるアモルファスシリコン、あるいはポリシリコン１４０もエッチングされ、アモルファスシリコン、あるいはポリシリコン１４０が全てエッチングされると、ドライエッチング装置において検出することが可能なプラズマ発光強度が変化するため、このプラズマ発光強度の変化を検出することにより、エッチングの終点検出が可能になり、エッチングレートによらず安定して柱状シリコン層１１３の高さを制御することができる。
上記の終点検出方法を用いるためには、柱状シリコン層ドライエッチング前のアモルファスシリコン、あるいはポリシリコン１４０の膜厚Ｔｎ（図１０）が、柱状シリコン層の高さＴｐより小さく形成されている必要がある。
また、このときに埋め込み酸化膜層１２０上に平面状シリコン層１１２を形成する。
図１２を参照して、チャネル部となる柱状シリコン層１１３の側壁の凹凸の緩和や、ドライエッチング中にカーボンなどが打ち込まれたシリコン表面の除去のため、柱状シリコン層１１３及び平面状シリコン層１１２表面を犠牲酸化し、シリコン酸化膜１２３を形成する。犠牲酸化前に、犠牲酸化前洗浄を行ってもよい。また、犠牲酸化後に、犠牲酸化膜厚を測定してもよい（図１ステップ３４，３５、３６）。
図１３を参照して、レジスト１５０を塗布し、リソグラフィーを用いてレジストによりソース拡散層のパターンを形成する。このときに、柱状シリコン層１１３及び平面状シリコン層１１２上には上記の犠牲酸化により形成された犠牲酸化膜１２３により、次工程のドライエッチング時に生じる副生成物等の汚染からシリコン表面が保護される。リソグラフィー後、オーバーレイ誤差計測、寸法測定、検査を行ってもよい（図１ステップ３７、３８、３９、４０、４１）。
図１４を参照して、平面状シリコン層１１２をドライエッチングにより加工して、平面状シリコン層１１２を分離する。（図１ステップ４２、４３）
図１５を参照して、レジストを除去する。その後、ＳＥＭによる検査、段差確認を行ってもよい（図１ステップ４４、４５、４６）。
図１６を参照して、不純物注入等により平面状シリコン層１１２表面にＰやＡｓなどの不純物を導入し、Ｎ＋ソース拡散層２００を形成する（図１ステップ４７、４８）。このときに、柱状シリコン層１１３、平面状シリコン層１１２の犠牲酸化時に形成された犠牲酸化膜１２３をスルー酸化膜として使用することで、製造工程数を削減することができる。
また、注入時に柱状シリコン層１１３の側壁から不純物が打ち込まれるとトランジスタ特性が変動する要因になる。そこで、窒化膜１３０の幅であるＷｎよりも柱状シリコン柱の幅Ｗｐ１, Ｗｐ２は小さいことが必須である。ただし、Ｗｐ１は、柱状シリコン層下部の幅、Ｗｐ２は、柱状シリコン層上部の幅である。
また、注入時に柱状シリコン層１１３の側壁から不純物が打ち込まれないために、小さい角度、すなわち０度～６度で不純物を注入することが好ましい。
また、本工程においては柱状シリコン層１１３上に形成されるシリコン窒化膜１３０により、柱状シリコン層１１３の上部への注入は行われない。N+ソース拡散層２００への注入は０°であることが好ましいが、後に柱状シリコン層１１３の上部に形成されるドレイン拡散層への注入はゲート電極と自己整合的に形成されるため、角度をつけて注入することが好ましい。上記のように平面状シリコン層に形成されるソース拡散層と柱状シリコン層上部に形成されるドレイン拡散層への注入を別々に行うことにより、それぞれの注入条件を容易に最適化できるため、ショートチャネル効果を抑制しリーク電流を抑制することができる。
図１７を参照して、犠牲酸化膜１２３をフッ酸などによるウェットエッチングで除去し（図１ステップ４９）、ダミーゲート絶縁膜１２４としてシリコン酸化膜やシリコン酸窒化膜を形成する。絶縁膜形成前に、洗浄を行ってもよい。また、形成後に、膜厚測定を行ってもよい（図１ステップ５０、５１、５２）。
図１８を参照して、ダミーゲート導電膜としてアモルファスシリコン、あるいはポリシリコン１４１を、柱状シリコン層１１３を埋め込むように成膜する。成膜後に膜厚測定を行ってよい（図１ステップ５３、５４）。
図１９を参照して、ＣＭＰによりアモルファスシリコン、あるいはポリシリコン１４１を研磨し、ダミーゲート導電膜の上面を平坦化する。ＣＭＰにおいて、第１のハードマスクであるシリコン窒化膜１３０をＣＭＰのストッパーとして使用することにより、再現性よくＣＭＰ研磨量を制御することができる。（図１ステップ５５）
図２０を参照して、ダミーゲート導電膜であるアモルファスシリコン、あるいはポリシリコン１４１表面を酸化して、アモルファスシリコン、あるいはポリシリコン１４１表面にシリコン酸化膜１２５を形成する。このシリコン酸化膜１２５により、後工程において行われるシリサイド化の工程で、ダミーゲート導電膜のシリサイド化を防ぐことができる。その結果ダミーゲート導電膜の除去を容易に行うことができる。絶縁膜形成前に、洗浄を行ってもよい。（図１ステップ５６，５７）
図２１を参照して、ＢＡＲＣ層１６１及びレジスト１６０を塗布し、リソグラフィーを用いてレジスト１６０によりゲート配線パターンを形成する。パターン形成後、オーバーレイ誤差測定、寸法測定、検査を行ってもよい（図１ステップ５８、５９、６０、６１、６２）。
図２２を参照して、レジスト１６０をマスクとして、ＢＡＲＣ層１６１及びダミーゲート導電膜であるアモルファスシリコン、あるいはポリシリコン１４１をエッチングして、ダミーゲート電極１４１を形成し、レジスト及びＢＡＲＣ層を除去する。その後、形状測定を行ってもよい（図１ステップ６３、６４、６５、６６、６７）。
図２３を参照して、柱状シリコン１１３上部のシリコン窒化膜１３０をドライエッチングもしくはウェットエッチングにより除去する。（図１ステップ６８）。
図２４を参照して、シリコン窒化膜１３２を成膜する。成膜後、膜厚を測定してもよい（図１ステップ６９，７０）。
図２５を参照して、シリコン窒化膜１３２をエッチバックして、Ｎ+ソース拡散層２００の上面および柱状シリコン１１３上部の表面を露出させ、ゲート１４１側壁を窒化膜１３３，１３４で覆う。エッチング後、有機物除去、形状測定を行ってもよい（図１ステップ７１、７２、７３）。この窒化膜１３３，１３４によりダミーゲート電極１４１とソース拡散層２００及び柱状シリコン上部に後に形成されるN＋ドレイン拡散層が分離されるため、シリサイドによるゲート電極１４１とソース拡散層２００及びドレイン拡散層のショートを防止できる。また、柱状シリコン１１３上部のゲート電極１４１の側壁を窒化膜１３４で覆うことにより、柱状シリコン層１１３の側壁からのシリサイド化を制御することができる。さらに、ダミーゲート電極のシリサイド化を防ぐことができる。
このシリコン窒化膜１３３，１３４がシリコン酸化膜である場合には、洗浄・剥離工程やシリサイド前処理に使用されるフッ酸によりエッチングされてしまうので、シリコン窒化膜などのフッ酸に溶けない膜であることが好ましい。
図２６を参照して、不純物注入等により柱状シリコン層１１３の上部にＰやＡｓなどの不純物を導入し、Ｎ＋ドレイン拡散層２０１を形成する。不純物導入後、活性化を行ってもよい（図１ステップ７４、７５）。
図２７を参照して、ＮｉもしくはＣｏ等の金属膜をスパッタし、熱処理を加えることでソース２００ドレイン２０１表面をシリサイド化して、未反応の金属膜を除去することによってドレイン拡散層２０１上のシリサイド層１５２、およびソース拡散層２００上のシリサイド層１５３を形成する。シリサイド層を形成する前に、酸化膜を剥離してもよい（図１ステップ７６、７７、７８、７９）。
柱状シリコン層を囲むダミーゲート電極上１４１にシリサイド層が形成されないように酸化膜１２５や窒化膜１３３、１３４によりダミーゲート電極は覆われることが必須である。理由はダミーゲート電極にシリサイド層が形成されないことにより、後工程のダミーゲートの除去を容易にするためである。
図２８を参照して、シリコン窒化膜１３５等を成膜する。形成後、膜厚を測定してもよい。（図１ステップ８０、８１）
図２９を参照して、シリコン酸化膜１２６とアモルファスシリコン、あるいはポリシリコン層を成膜する。成膜後、膜厚を測定してもよい。（図１ステップ８２、８３、８４、８５、８６）
図３０を参照して、アモルファスシリコン、あるいはポリシリコン層をCMPにより平坦化する。このとき、シリコン酸化膜１２６をＣＭＰのストッパーとして使用することにより、再現性よくＣＭＰ研磨量を制御することができる。（図１ステップ８７）
図３１を参照して、シリコン酸化膜１２６をドライエッチングする。このとき、シリコン窒化膜１３５をエッチングの終点検出として使用することにより、再現性よくシリコン酸化膜のエッチング量を制御することができる。（図１ステップ８８）
図３２を参照して、シリコン窒化膜１３５をドライエッチングする。このとき、ダミーゲート電極をエッチングの終点検出として使用することにより、再現性よくシリコン窒化膜のエッチング量を制御することができる。ドライエッチング後に有機物除去してもよい。（図１ステップ８９）
図３３を参照して、ダミーゲート電極１４１とポリシリコン層１４２をドライエッチングする。さらに、シリコン酸化膜１２４をウェットエッチングにより除去する。（図１ステップ９０、９１）
図３４を参照して、high-kゲート酸化膜１４５を成膜する。さらに、メタルゲート層１４７を成膜し、ＣＭＰで平坦化する。絶縁膜形成前に、洗浄を行ってもよい。また、形成後に、熱処理を行ってもよい。また、ＣＭＰの平坦化は、シリコン窒化膜１３５をＣＭＰのストッパーとして使用することにより、再現性よくＣＭＰ研磨量を制御することができる。（図１ステップ９２、９３、９４、９５、９６、９７）
図３５を参照して、メタルゲート層１４７をドライエッチングする。このとき、シリコン酸化膜１２６をメタルゲート層のエッチングの終点検出として使用することにより、再現性よくメタルゲート層のエッチング量を制御することができる。その結果、メタルゲートのゲート長を再現性よくまた、変動も小さく制御できる。（図１ステップ９８）
図３６を参照して、シリコン窒化膜１３６を成膜する。さらにシリコン酸化膜１２７を成膜し、シリコン酸化膜１２７をＣＭＰで平坦化する。このとき、ＣＭＰ後にシリコン窒化膜１３６とシリコン酸化膜１２７の膜厚を測定してもよい。（図１ステップ９９、１００、１０１、１０２、１０３、１０４）
図３７を参照して、柱状シリコン層１１３上部のシリサイド１５１上、メタルゲート層１４７上にコンタクト孔をエッチングして形成する。コンタクト孔をエッチングする前に、コンタクトマスク露光を行う。また、寸法測定、オーバーレイ誤差計測、検査を行ってもよい。また、コンタクト孔形成後、プラズマレジスト剥離を行う。その後、洗浄を行い、寸法測定、酸化膜厚測定、検査、ウェハ容器交換を行ってもよい（図１ステップ１０５、１０６、１０７、１０８、１０９、１１０、１１１、１１２、１１３、１１４、１１５、１１６）。
図３８を参照して、平面シリコン層１１２上部のシリサイド１５０上にコンタクト孔をエッチングして形成するために、レジスト１６２を塗布し、リソグラフィーを用いてレジストによりソース拡散層のパターンを形成する。また、寸法測定、オーバーレイ誤差計測、検査を行ってもよい。（図１ステップ１１７、１１８、１１９、１２０、１２１）
図３９を参照して、平面シリコン層１１２上部のシリサイド１５０上にコンタクト孔をエッチングして形成する。また、コンタクト孔形成後、プラズマレジスト剥離を行う。その後、洗浄を行い、寸法測定、酸化膜厚測定、検査、ウェハ容器交換を行ってもよい（図１ステップ１２２、１２３、１２４、１２５、１２６、１２７、１２８、１２９）。
また、図４５を参照して、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜のエッチングとコンタクトストッパーのエッチングを同時に行うこともできる。
また、図４６を参照して、柱状シリコン層下部の平面状シリコン層上のコンタクト孔とゲート配線上のコンタクト孔のエッチングを行い、
図４７を参照して、レジスト１６２をマスクにして、柱状シリコン層上部のコンタクト孔の層間膜のエッチングを行い、層間膜のエッチング後、コンタクトストッパーをエッチングしてもよい。
柱状シリコン層上部のコンタクト孔の層間膜のエッチングと、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜のエッチングを別々に行うことで、
柱状シリコン層上部のコンタクト孔のエッチング条件の最適化と、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング条件の最適化を行うこともできる。
図４０を参照して、コンタクト孔にバリアメタル１７１であるタンタル（Ｔａ）や窒化タンタル（ＴａＮ）などを成膜後、銅（Ｃｕ）１７０をスパッタやめっきにより成膜して、ＣＭＰによってコンタクト１７２、１７３、１７４を形成する。バリアメタルとしてチタン（Ｔｉ）や窒化チタン（ＴｉＮ）を用いてもよい。また、タングステン（Ｗ）を用いてもよい。また、銅を含む合金を用いてもよい。成膜後、裏面処理、検査、熱処理を行ってもよい。また、ＣＭＰ後、検査を行ってもよい（図１ステップ１３０、１３１、１３２、１３３、１３４、１３５、１３６）。
図４１を参照して、第１層配線のエッチングストッパーとしてＳｉＣ１８０（炭化ケイ素）を成膜し、続いて第１配線層の層間膜であるＬｏｗ－ｋ膜１９０を成膜する。このとき、膜厚を測定し、検査をしてもよい（図１ステップ１３７、１３８，１３９、１４０）。続いて、第１層配線をパターニングして、第１配線層の溝パターンを形成する。パターニング後、寸法測定、オーバーレイ誤差測定、検査を行ってもよい。溝パターン形成後、プラズマレジスト剥離、検査を行ってもよい（図１ステップ１４１、１４２、１４３、１４４、１４５、１４６、１４７）。続いて、バリアメタル１７５であるＴａやＴａＮを成膜後、Ｃｕ１７６をスパッタやめっきにより成膜して、ＣＭＰによって第１層配線１７７，１７８，１７９を形成する。バリアメタルとしてチタン（Ｔｉ）や窒化チタン（ＴｉＮ）を用いてもよい。また、タングステン（Ｗ）を用いてもよい。また、銅を含む合金を用いてもよい。成膜後、裏面処理、検査、熱処理を行ってもよい。また、ＣＭＰ後、検査を行ってもよい（図１ステップ１４８、１４９、１５０、１５１、１５２、１５３、１５４）。
その後、窒化膜堆積、層間絶縁膜堆積、層間絶縁膜厚測定を行ってもよい（図１ステップ１５５、１５６、１５７）。
また、パッドヴィアマスク露光、寸法測定、オーバーレイ誤差測定、検査、パッドヴィアエッチング、プラズマレジスト剥離、エッチング後洗浄、寸法測定、酸化膜厚測定、検査、メタル前洗浄、ウェハ容器交換、アルミ堆積、裏面処理、パッドアルミ露光、オーバーレイ誤差測定、寸法測定、検査、パッドアルミエッチング、プラズマレジスト剥離、メタルエッチング後洗浄、光学検査、ＳＥＭ検査、酸化膜厚測定、絶縁膜堆積、絶縁膜厚測定、絶縁膜露光、光学検査、絶縁膜エッチング、プラズマレジスト剥離、絶縁膜洗浄、検査、熱処理を行ってもよい（図１ステップ１５８以降１９７まで）。
パッドヴィアの前に、多層配線を行ってもよい。
本発明の半導体装置の製造方法 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 図４１の断面図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。
符号の説明
１１０．シリコン層
１１１．Ｓｉ基板
１１２．平面状シリコン層
１１３．柱状シリコン層
１２０．ＢＯＸ層
１２１．パッド酸化膜
１２２．シリコン酸化膜
１２３．犠牲酸化膜
１２４．ダミーゲート絶縁膜
１２５．シリコン酸化膜
１２６．層間膜
１２８．シリコン酸化膜
１３０．シリコン窒化膜
１３１．シリコン窒化膜
１３２．シリコン窒化膜
１３３．シリコン窒化膜
１３４．シリコン窒化膜
１３５．シリコン窒化膜
１３５．コンタクトストッパー
１４０．アモルファスシリコン、あるいはポリシリコン
１４１．アモルファスシリコン、あるいはポリシリコン（ダミーゲート電極）
１４５．High-kゲート絶縁膜
１４７．メタルゲート
１５０．レジスト
１５１．シリサイド層
１５２．シリサイド層
１５２．シリサイド層
１６０．レジスト
１６１．ＢＡＲＣ層
１６２．レジスト
１７０．Ｃｕ
１７１．バリアメタル
１７２．コンタクト
１７３．コンタクト
１７４．コンタクト
１７５．バリアメタル
１７６．Ｃｕ
１７７．第１層配線
１７８．第１層配線
１７９．第１層配線
１８０．エッチングストッパー
１９０．第１配線層の層間膜
２００．Ｎ＋ソース拡散層
２０１．Ｎ＋ドレイン拡散層

Claims (22)

  1. 　半導体装置の製造方法であって、
    　基板上に形成された酸化膜上に、平面状半導体層が形成され、平面上半導体層上に柱状の第１導電型半導体層を形成する工程と、
    　柱状の第１導電型半導体層の下部の平面状半導体層に第２導電型半導体層を形成する工程と、
    　柱状の第１導電型半導体層の周囲にダミーゲート絶縁膜およびダミーゲート電極を形成する工程と、
    　柱状の第１導電型半導体層の上部に第２導電型半導体層を形成する工程と、
    　柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層に金属と半導体の化合物を形成する工程と、
    　柱状の第１導電型半導体層の上部に形成した第２導電型半導体層に金属と半導体の化合物を形成する工程と、
    　ダミーゲート絶縁膜およびダミーゲート電極を除去する工程と、
    　柱状の第１導電型半導体層の周囲にゲート絶縁膜およびメタルゲート電極を形成する工程と、
    　柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層上にコンタクトを形成する工程と、
    　柱状の第１導電型半導体層の上部に形成した第２導電型半導体層上にコンタクトを形成する工程と、
    　メタルゲート電極上にコンタクトを形成する工程と、
    　を含むことを特徴とする半導体装置の製造方法。
  2. 　柱状の第１導電型半導体層の中心から平面状半導体層の端までの長さは、
    　柱状の第１導電型半導体層の中心から側壁までの長さと、
    　ゲート絶縁膜の厚さと、
    　ゲート電極の厚さと、
    　ゲートの側壁にサイドウォール状に形成した絶縁膜の厚さと、
    　の和より大きいことを特徴とする、請求項１に記載の半導体装置。
  3. 　前記平面状半導体層は平面状シリコン層であり、第１導電型半導体層は第１導電型シリコン層であり、第２導電型半導体層は第２導電型シリコン層である、請求項１又は２に記載の半導体装置。
  4. 　平面状半導体層は平面状シリコン層であり、第１導電型半導体層はｐ型シリコン層または、ノンドープのシリコン層であり、第２導電型半導体層はｎ型シリコン層である、請求項３に記載の半導体装置。
  5. 　平面状半導体層は平面状シリコン層であり、第１導電型半導体層はｎ型シリコン層または、ノンドープのシリコン層であり、第２導電型半導体層はｐ型シリコン層である請求項３に記載の半導体装置。
  6. 　基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
    　柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と、
    　パット酸化膜越しに、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層にしきい値調整用の不純物注入を行い、不純物の活性化及び拡散のためにアニールを行い、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層の不純物分布を均一化する工程と、
    　柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程を含むことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置の製造方法。
  7. 　基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
    　柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と
    　柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
    　シリコン窒化膜上にシリコン酸化膜を形成する工程と、
    　レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層を反転したパターンを形成し、柱状の第１導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
    　アモルファスシリコン、あるいはポリシリコンをシリコン酸化膜に形成されたホールを埋め込むように成膜する工程と、
    　化学機械研磨によりシリコン酸化膜のアモルファスシリコン、あるいはポリシリコンを研磨して除去する工程と、
    　エッチングにより、シリコン酸化膜を除去することにより、
    　第２のハードマスクであるアモルファスシリコン、あるいはポリシリコンマスクを形成する工程と、
    　アモルファスシリコン、あるいはポリシリコンマスクを犠牲酸化して、アモルファスシリコン、あるいはポリシリコンマスクの寸法を縮小する工程と
    　アモルファスシリコン、あるいはポリシリコンマスク表面のシリコン酸化膜をエッチングにより除去する工程と
    を含むことを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置の製造方法。
  8. 　また、本発明の好ましい態様では、
    　基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
    　柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と
    　柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
    　シリコン窒化膜上にシリコン酸化膜を形成する工程と、
    　レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層を反転したパターンを形成し、柱状の第１導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
    　酸化膜を堆積し、エッチバックを行うことで、前記シリコン酸化膜を貫通するホールの径を小さくする工程と
    を含むことを特徴とする請求項１乃至７のうちいずれか一項に記載の半導体装置の製造方法。
  9. 　第２のハードマスクであるアモルファスシリコン、あるいはポリシリコンマスクをマスクとして、ドライエッチングによりシリコン窒化膜及びパット酸化膜をエッチングし、第１のハードマスクであるシリコン窒化膜マスクを形成する工程と、
    　第１のハードマスク及び第２のハードマスクをマスクとして、柱状の第１導電型シリコン層をドライエッチングにより形成する工程と、
    を含み、
    　第２のハードマスクであるアモルファスシリコン、あるいはポリシリコンマスクが全てエッチングされ、ドライエッチング装置において検出することが可能なプラズマ発光強度が変化し、このプラズマ発光強度の変化を検出することにより、ドライエッチングの終点検出を行い、柱状の第１導電型シリコン層の高さを制御することを特徴とする請求項１乃至８のうちいずれか一項に記載の半導体装置の製造方法。
  10. 　第２のハードマスクであるアモルファスシリコン、あるいはポリシリコンマスクの厚さは、柱状の第１導電型シリコン層の高さより小さいことを特徴とする請求項１乃至９のうちいずれか一項に記載の半導体装置の製造方法。
  11. 　チャネル部となる柱状の第１導電型シリコン層の側壁の凹凸の緩和や、ドライエッチング中にカーボンなどが打ち込まれたシリコン表面の除去と、次工程のドライエッチング時に生じる副生成物等の汚染から柱状の第１導電型シリコン層を保護するため、形成された柱状の第１導電型シリコン層を犠牲酸化する工程と、
    　レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層のパターンを形成する工程と、
    　平面状シリコン層をドライエッチングし、柱状の第１導電型シリコン層の下部の平面状シリコン層を形成し、レジストを除去する工程と、をさらに含むことを特徴とする請求項１乃至１０のうちいずれか一項に記載の半導体装置の製造方法。
  12. 　第１導電型シリコン層犠牲酸化時に形成された犠牲酸化膜をスルー酸化膜として不純物注入等により平面状シリコン層表面に第２導電型の不純物を導入し、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層を形成することを特徴とする、請求項１乃至１１のうちいずれか一項に記載の半導体装置の製造方法。
  13. 　柱状の第１導電型シリコン層の柱径は、第１のハードマスクであるシリコン窒化膜マスクの柱径より小さいことを特徴とする請求項１乃至１２のうちいずれか一項に記載の半導体装置の製造方法。
  14. 　柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層形成に用いる不純物注入の注入角は、０度～６度であることを特徴とする、請求項１乃至１３のうちいずれか一項に記載の半導体装置の製造方法。
  15. 　柱状の第１導電型半導体層の上部に不純物を注入せず、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層を形成することを特徴とする、請求項１乃至１４のうちいずれか一項に記載の半導体装置の製造方法。
  16. 　犠牲酸化膜をエッチングで除去し、シリコン酸化膜やシリコン窒化膜といったゲート絶縁膜を形成し、だミーゲート電極としてアモルファスシリコン、あるいはポリシリコンを、柱状の第１導電型シリコン層を埋め込むように成膜する工程と、
    　化学機械研磨によりアモルファスシリコン、あるいはポリシリコンを研磨し、ダミーゲート電極の上面を平坦化する工程と、
    を含み、
    　化学機械研磨において、第１のハードマスクであるシリコン窒化膜を化学機械研磨のストッパーとして使用することにより、再現性よく化学機械研磨研磨量を抑制することを特徴とする、請求項１乃至１５のうちいずれか一項に記載の半導体装置の製造方法。
  17. 　ゲート電極であるアモルファスシリコン、あるいはポリシリコン表面を酸化し、アモルファスシリコン、あるいはポリシリコン表面にシリコン酸化膜を形成する工程と、
    を含み、
    　このシリコン酸化膜により、後工程において行われるシリサイド化の工程で、ダミーゲート導電膜のシリサイド化を防ぐとともに、ダミーゲート導電膜の除去を容易に行うことができるようにしたことを特徴とする、請求項１乃至１６のうちいずれか一項に記載の請求項半導体装置の製造方法。
  18. 　反射防止膜層（ＢＡＲＣ層）及びレジストを塗布し、リソグラフィーを用いてレジストによりゲート配線パターンを形成し、
    　レジストをマスクとして、反射防止膜層（ＢＡＲＣ層）、及びダミーゲート電極であるアモルファスシリコン、あるいはポリシリコンをエッチングして、ダミーゲート電極及びダミーゲート配線パターンを形成する工程と、
    　柱状の第１導電型シリコン層上部のシリコン窒化膜をドライエッチングもしくはウェットエッチングにより除去する工程と、
    　シリコン窒化膜を成膜し、
    　シリコン窒化膜をエッチバックして、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部を露出し、
    　ゲート電極の側壁にシリコン窒化膜サイドウォールを形成する工程と、
    　不純物注入等により柱状の第１導電型シリコン層の上部に第２導電型の不純物を導入し、柱状の第１導電型シリコン層の上部に第２導電型シリコン層を形成する工程と、
    　ニッケル（Ｎｉ）もしくはコバルト（Ｃｏ）等の金属膜をスパッタし、熱処理を加えることで、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層と、柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層の表面を金属と半導体の化合物化し、未反応の金属膜を除去することによって柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層と、柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層上に金属と半導体の化合物を形成する工程と、を含み、
    　シリコン窒化膜サイドウォールとダミーゲート上のシリコン酸化膜により、ダミーゲート電極に金属と半導体の化合物を形成することを防ぐことができるとともに、ダミーゲート電極とシリコン窒化膜サイドウォールにより柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層の上部と柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層の上部のみに金属と半導体の化合物を形成することができるため、金属と半導体の化合物によるゲート電極と柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層の短絡を防止できることを特徴とし、
    　柱状の第１導電型シリコン層上部の側壁を、
    　ダミーゲート電極とダミーゲート絶縁膜で覆うことにより、柱状の第１導電型シリコン層の側壁からの金属と半導体の化合物化を制御することを特徴とする請求項１乃至１７のうちいずれか一項に記載の半導体装置の製造方法。
  19. 　シリコン窒化膜等を成膜する工程と、
    　シリコン酸化膜とアモルファスシリコン、あるいはポリシリコン層を成膜する工程と
    　アモルファスシリコン、あるいはポリシリコン層をCMPにより平坦化し、かつアモルファスシリコン、あるいはポリシリコン層とシリコン酸化膜と同じ高さに制御する工程と、
    　シリコン酸化膜をドライエッチングする工程と、
    を含み、
    　シリコン酸化膜が全てエッチングされ、シリコン窒化膜をエッチングの終点検出として使用することにより、シリコン窒化膜とシリコン酸化膜の高さを同じに制御する工程と、
    　シリコン窒化膜をドライエッチングする工程と、を含み、
    　シリコン窒化膜が全てエッチングされ、ダミーゲート電極をエッチングの終点検出として使用することにより、シリコン窒化膜とシリコン酸化膜の高さをダミーゲートの高さと同じに制御する工程と、
    　ダミーゲート電極とポリシリコン層をドライエッチングする工程と、
    　シリコン酸化膜をウェットエッチングにより除去する工程と、
    　high-kゲート酸化膜を成膜する工程と、
    　メタルゲート層を成膜する工程と、
    　メタルゲート層をドライエッチングする工程と、を含み、
    　メタルゲート層が全てエッチングされ、シリコン酸化膜をエッチングの終点検出として使用することにより、シリコン酸化膜とメタルゲート層の高さを同じに制御する工程と、を含み、
    　メタルゲートのゲート長を変動ばらつきも小さく、シリコン酸化膜とシリコン窒化膜の膜厚の和がゲート長になるように制御できることを特徴とする請求項１乃至１８のうちいずれか一項に記載の半導体装置の製造方法。
  20. 　コンタクトストッパーとしてシリコン窒化膜等を成膜する工程と、
    　層間膜としてシリコン酸化膜を成膜後、化学機械研磨により平坦化する工程と、
    　レジストを塗布し、リソグラフィーを用いてレジストによりパターンを形成し、ゲート電極上、柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層上に、エッチングによりコンタクトを形成する工程と、
    　レジストを塗布し、リソグラフィーを用いてレジストによりパターンを形成し、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層上に、エッチングによりコンタクトを形成する工程と、を含み、
    　コンタクトにバリアメタルであるタンタル（Ｔａ）や窒化タンタル（ＴａＮ）などを成膜後、銅（Ｃｕ）をスパッタやめっきにより成膜して、化学機械研磨によってコンタクトプラグを形成する工程と、
    　第１層配線のエッチングストッパーとして炭化ケイ素（ＳｉＣ）を成膜し、続いて第１配線層の層間膜である低誘電率膜を成膜する工程と、
    　第１層配線をパターニングして、第１配線層の溝パターンを形成し、
    　バリアメタルであるタンタル（Ｔａ）や窒化タンタル（ＴａＮ）を成膜後、銅（Ｃｕ）をスパッタやめっきにより成膜して、化学機械研磨によって第１層配線を形成する工程とを含む請求項１乃至１９のうちいずれか一項に記載の半導体装置の製造方法。
  21. 　柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜のエッチングとコンタクトストッパーのエッチング工程とを含む請求項１乃至２０のうちいずれか一項に記載の半導体装置の製造方法。
  22. 　柱状シリコン層下部の平面状シリコン層上のコンタクト孔とゲート配線上のコンタクト孔のエッチングを行い、
    　レジストをマスクにして、柱状シリコン層上部のコンタクト孔の層間膜のエッチングを行い、層間膜のエッチング後、コンタクトストッパーをエッチング工程とを含む請求項１乃至２０のうちいずれか一項に記載の半導体装置の製造方法。
PCT/JP2008/052567 2008-02-15 2008-02-15 半導体装置の製造方法 Ceased WO2009110050A1 (ja)

Priority Applications (15)

Application Number Priority Date Filing Date Title
PCT/JP2008/052567 WO2009110050A1 (ja) 2008-02-15 2008-02-15 半導体装置の製造方法
TW098104443A TW200939360A (en) 2008-02-15 2009-02-12 Method of producing semiconductor device
KR1020107020179A KR101123987B1 (ko) 2008-02-15 2009-02-16 반도체 장치의 제조방법
PCT/JP2009/052559 WO2009102061A1 (ja) 2008-02-15 2009-02-16 半導体装置の製造方法
CN2009801053018A CN101946330B (zh) 2008-02-15 2009-02-16 半导体器件的制造方法
EP09709791.9A EP2244301A4 (en) 2008-02-15 2009-02-16 METHOD FOR PRODUCING A SEMICONDUCTOR COMPONENT
JP2009553485A JP5356259B2 (ja) 2008-02-15 2009-02-16 半導体装置の製造方法
US12/704,004 US8163605B2 (en) 2008-02-15 2010-02-11 Production method for semiconductor device
US13/354,579 US8178399B1 (en) 2008-02-15 2012-01-20 Production method for semiconductor device
JP2013177262A JP5639698B2 (ja) 2008-02-15 2013-08-28 半導体装置の製造方法
JP2014182563A JP5914946B2 (ja) 2008-02-15 2014-09-08 半導体装置の製造方法
JP2014182564A JP5886391B2 (ja) 2008-02-15 2014-09-08 半導体装置の製造方法
JP2014217392A JP5860520B2 (ja) 2008-02-15 2014-10-24 半導体装置の製造方法
JP2015247504A JP6002310B2 (ja) 2008-02-15 2015-12-18 半導体装置の製造方法
JP2016023855A JP6118434B2 (ja) 2008-02-15 2016-02-10 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2008/052567 WO2009110050A1 (ja) 2008-02-15 2008-02-15 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
WO2009110050A1 true WO2009110050A1 (ja) 2009-09-11

Family

ID=40957090

Family Applications (2)

Application Number Title Priority Date Filing Date
PCT/JP2008/052567 Ceased WO2009110050A1 (ja) 2008-02-15 2008-02-15 半導体装置の製造方法
PCT/JP2009/052559 Ceased WO2009102061A1 (ja) 2008-02-15 2009-02-16 半導体装置の製造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/052559 Ceased WO2009102061A1 (ja) 2008-02-15 2009-02-16 半導体装置の製造方法

Country Status (6)

Country Link
EP (1) EP2244301A4 (ja)
JP (7) JP5356259B2 (ja)
KR (1) KR101123987B1 (ja)
CN (1) CN101946330B (ja)
TW (1) TW200939360A (ja)
WO (2) WO2009110050A1 (ja)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014174672A1 (ja) * 2013-04-26 2014-10-30 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法及び半導体装置
WO2014199433A1 (ja) * 2013-06-10 2014-12-18 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
WO2014203304A1 (ja) * 2013-06-17 2014-12-24 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
WO2014203303A1 (ja) * 2013-06-17 2014-12-24 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
WO2015008387A1 (ja) * 2013-07-19 2015-01-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
JP2015065456A (ja) * 2014-11-14 2015-04-09 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
JP2015092618A (ja) * 2015-01-07 2015-05-14 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
JP2015159320A (ja) * 2015-04-27 2015-09-03 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
JP2016105500A (ja) * 2016-02-01 2016-06-09 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
US9780215B2 (en) 2014-06-16 2017-10-03 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
JP2017183759A (ja) * 2017-07-05 2017-10-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
CN110402497A (zh) * 2017-03-29 2019-11-01 株式会社半导体能源研究所 半导体装置、半导体装置的制造方法

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8759178B2 (en) 2011-11-09 2014-06-24 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
US8697511B2 (en) 2012-05-18 2014-04-15 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
US8877578B2 (en) 2012-05-18 2014-11-04 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
CN103779402B (zh) * 2012-10-26 2017-08-04 旺宏电子股份有限公司 半导体结构与其制造方法
US10361270B2 (en) * 2013-11-20 2019-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Nanowire MOSFET with different silicides on source and drain
JP5658382B1 (ja) * 2014-01-20 2015-01-21 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置、及び半導体装置の製造方法
JP5657151B1 (ja) * 2014-01-23 2015-01-21 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置、及び半導体装置の製造方法
WO2016013087A1 (ja) 2014-07-24 2016-01-28 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
JP5986618B2 (ja) * 2014-12-04 2016-09-06 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
JP5974066B2 (ja) * 2014-12-12 2016-08-23 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法と半導体装置
JP5917673B2 (ja) * 2014-12-17 2016-05-18 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法及び半導体装置
JP6156883B2 (ja) * 2015-02-06 2017-07-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法及び半導体装置
JP5869166B2 (ja) * 2015-04-08 2016-02-24 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
JP5989197B2 (ja) * 2015-07-13 2016-09-07 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
JP6080989B2 (ja) * 2016-01-06 2017-02-15 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
JP6143913B2 (ja) * 2016-04-06 2017-06-07 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法及び半導体装置
JP6235662B2 (ja) * 2016-08-05 2017-11-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
JP6154051B2 (ja) * 2016-08-09 2017-06-28 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
US10170588B1 (en) * 2017-10-30 2019-01-01 International Business Machines Corporation Method of forming vertical transport fin field effect transistor with high-K dielectric feature uniformity
WO2023017618A1 (ja) * 2021-08-13 2023-02-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6113661A (ja) * 1984-06-29 1986-01-21 Nippon Telegr & Teleph Corp <Ntt> 半導体装置およびその製造方法
JP2000068516A (ja) * 1998-08-24 2000-03-03 Sony Corp 半導体装置とその製造方法
JP2003179160A (ja) * 2001-10-18 2003-06-27 Chartered Semiconductor Mfg Ltd 縦形デバイスの集積化を用いて自己整合性ｃｍｏｓインバータを形成する方法

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3057661B2 (ja) 1988-09-06 2000-07-04 株式会社東芝 半導体装置
JP2703970B2 (ja) 1989-01-17 1998-01-26 株式会社東芝 Ｍｏｓ型半導体装置
JP2950558B2 (ja) 1989-11-01 1999-09-20 株式会社東芝 半導体装置
JPH05218439A (ja) * 1992-01-31 1993-08-27 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3229012B2 (ja) * 1992-05-21 2001-11-12 株式会社東芝 半導体装置の製造方法
JP3745392B2 (ja) * 1994-05-26 2006-02-15 株式会社ルネサステクノロジ 半導体装置
JPH08227997A (ja) * 1995-02-20 1996-09-03 Hitachi Ltd 半導体装置とその製造方法
JP3055869B2 (ja) * 1995-12-15 2000-06-26 財団法人半導体研究振興会 絶縁ゲート型電界効果トランジスタ及びその製造方法
DE19746901C2 (de) * 1997-10-23 1999-08-12 Siemens Ag Verfahren zur Herstellung eines vertikalen MOS-Transistors
US6229161B1 (en) * 1998-06-05 2001-05-08 Stanford University Semiconductor capacitively-coupled NDR device and its applications in high-density high-speed memories and in power switches
JP3376302B2 (ja) * 1998-12-04 2003-02-10 株式会社東芝 半導体装置及びその製造方法
JP3936830B2 (ja) * 1999-05-13 2007-06-27 株式会社日立製作所 半導体装置
US6509586B2 (en) * 2000-03-31 2003-01-21 Fujitsu Limited Semiconductor device, method for fabricating the semiconductor device and semiconductor integrated circuit
JP2001284598A (ja) * 2000-03-31 2001-10-12 Fujitsu Ltd 半導体装置及びその製造方法
US6664143B2 (en) * 2000-11-22 2003-12-16 North Carolina State University Methods of fabricating vertical field effect transistors by conformal channel layer deposition on sidewalls
JP2002208569A (ja) * 2001-01-10 2002-07-26 Sony Corp 半導体装置の製造方法
KR100401130B1 (ko) * 2001-03-28 2003-10-10 한국전자통신연구원 수직형 채널을 가지는 초미세 ｍｏｓ 트랜지스터 제조방법
JP2002289871A (ja) * 2001-03-28 2002-10-04 Toshiba Corp 半導体装置及びその製造方法
JP2002359293A (ja) * 2001-05-31 2002-12-13 Toshiba Corp 半導体装置
US20030052365A1 (en) * 2001-09-18 2003-03-20 Samir Chaudhry Structure and fabrication method for capacitors integratible with vertical replacement gate transistors
US6759180B2 (en) * 2002-04-23 2004-07-06 Hewlett-Packard Development Company, L.P. Method of fabricating sub-lithographic sized line and space patterns for nano-imprinting lithography
JP2004158585A (ja) * 2002-11-06 2004-06-03 Sony Corp 半導体装置およびその製造方法
JP2004319808A (ja) * 2003-04-17 2004-11-11 Takehide Shirato Ｍｉｓ電界効果トランジスタ及びその製造方法
JP2004349291A (ja) * 2003-05-20 2004-12-09 Renesas Technology Corp 半導体装置およびその製造方法
JP2004356472A (ja) * 2003-05-30 2004-12-16 Renesas Technology Corp 半導体装置及びその製造方法
JP3962009B2 (ja) * 2003-12-05 2007-08-22 株式会社東芝 半導体装置の製造方法
KR100537103B1 (ko) * 2003-12-27 2005-12-16 동부아남반도체 주식회사 수직형 트랜지스터의 제조방법
JP2005197612A (ja) * 2004-01-09 2005-07-21 Sony Corp 集積型量子細線トランジスタおよびその製造方法ならびに集積型細線トランジスタおよびその製造方法ならびに電子応用装置
US7683428B2 (en) * 2004-01-22 2010-03-23 International Business Machines Corporation Vertical Fin-FET MOS devices
JP2005332993A (ja) * 2004-05-20 2005-12-02 Sanyo Electric Co Ltd 半導体装置および半導体装置の製造方法
KR100541515B1 (ko) * 2004-07-22 2006-01-11 삼성전자주식회사 수직 채널 패턴을 갖는 반도체 장치 및 이를 제조하는 방법
JP5017795B2 (ja) * 2005-04-13 2012-09-05 日本電気株式会社 電界効果トランジスタの製造方法
JP2006310651A (ja) * 2005-04-28 2006-11-09 Toshiba Corp 半導体装置の製造方法
US7230286B2 (en) * 2005-05-23 2007-06-12 International Business Machines Corporation Vertical FET with nanowire channels and a silicided bottom contact

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6113661A (ja) * 1984-06-29 1986-01-21 Nippon Telegr & Teleph Corp <Ntt> 半導体装置およびその製造方法
JP2000068516A (ja) * 1998-08-24 2000-03-03 Sony Corp 半導体装置とその製造方法
JP2003179160A (ja) * 2001-10-18 2003-06-27 Chartered Semiconductor Mfg Ltd 縦形デバイスの集積化を用いて自己整合性ｃｍｏｓインバータを形成する方法

Cited By (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014174672A1 (ja) * 2013-04-26 2014-10-30 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法及び半導体装置
US9842902B1 (en) 2013-04-26 2017-12-12 Unisantis Electronics Singapore Pte. Ltd. Method for producing surrounding gate semiconductor device
JP5670603B1 (ja) * 2013-04-26 2015-02-18 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法及び半導体装置
US9768267B2 (en) 2013-04-26 2017-09-19 Unisantis Electronics Singapore Pte. Ltd. Surrounding gate semiconductor device
WO2014199433A1 (ja) * 2013-06-10 2014-12-18 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
US10186601B2 (en) 2013-06-10 2019-01-22 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device
US10056471B2 (en) 2013-06-10 2018-08-21 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device
JP5680801B1 (ja) * 2013-06-10 2015-03-04 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
US9525038B2 (en) 2013-06-10 2016-12-20 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
US9502520B2 (en) 2013-06-17 2016-11-22 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
WO2014203303A1 (ja) * 2013-06-17 2014-12-24 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
US10937902B2 (en) 2013-06-17 2021-03-02 Unisantis Electronics Singapore Pte. Ltd. Method for producing a semiconductor device having a fin-shaped semiconductor layer
JP5872054B2 (ja) * 2013-06-17 2016-03-01 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
WO2014203304A1 (ja) * 2013-06-17 2014-12-24 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
JP5731073B1 (ja) * 2013-06-17 2015-06-10 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
US10008595B2 (en) 2013-06-17 2018-06-26 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
US9991381B2 (en) 2013-06-17 2018-06-05 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device having fin-shaped semiconductor layer
US9972722B2 (en) 2013-06-17 2018-05-15 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
US9842926B2 (en) 2013-07-19 2017-12-12 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
WO2015008387A1 (ja) * 2013-07-19 2015-01-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
US9660051B1 (en) 2013-07-19 2017-05-23 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device
US9590098B2 (en) 2013-07-19 2017-03-07 Unisantis Electronics Singapore Pte, Ltd. Method for producing semiconductor device and semiconductor device
JP5740535B1 (ja) * 2013-07-19 2015-06-24 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
US9780215B2 (en) 2014-06-16 2017-10-03 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
US10026842B2 (en) 2014-06-16 2018-07-17 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device
JP2015065456A (ja) * 2014-11-14 2015-04-09 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
JP2015092618A (ja) * 2015-01-07 2015-05-14 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
JP2015159320A (ja) * 2015-04-27 2015-09-03 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
JP2016105500A (ja) * 2016-02-01 2016-06-09 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
CN110402497A (zh) * 2017-03-29 2019-11-01 株式会社半导体能源研究所 半导体装置、半导体装置的制造方法
JP2017183759A (ja) * 2017-07-05 2017-10-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置

Also Published As

Publication number Publication date
EP2244301A1 (en) 2010-10-27
JP5860520B2 (ja) 2016-02-16
JP5639698B2 (ja) 2014-12-10
JP2015026846A (ja) 2015-02-05
JPWO2009102061A1 (ja) 2011-06-16
CN101946330B (zh) 2012-10-17
KR20100120206A (ko) 2010-11-12
JP2013258427A (ja) 2013-12-26
KR101123987B1 (ko) 2012-03-23
JP5356259B2 (ja) 2013-12-04
WO2009102061A1 (ja) 2009-08-20
TW200939360A (en) 2009-09-16
JP5886391B2 (ja) 2016-03-16
CN101946330A (zh) 2011-01-12
JP2016042603A (ja) 2016-03-31
JP6118434B2 (ja) 2017-04-19
JP2016076736A (ja) 2016-05-12
JP5914946B2 (ja) 2016-05-11
EP2244301A4 (en) 2013-10-09
JP2015015491A (ja) 2015-01-22
JP6002310B2 (ja) 2016-10-05
JP2015039031A (ja) 2015-02-26

Similar Documents

Publication Publication Date Title
JP6002310B2 (ja) 半導体装置の製造方法
JP5622335B2 (ja) 半導体装置の製造方法
JP4577592B2 (ja) 半導体装置の製造方法
US8178399B1 (en) Production method for semiconductor device
WO2009102062A1 (ja) 半導体装置及びその製造方法
JP6014726B2 (ja) 半導体装置及びその製造方法
JP5632055B2 (ja) 半導体装置及びその製造方法
WO2009102060A1 (ja) 半導体装置とその製造方法
JP5779702B2 (ja) 半導体装置及びその製造方法
JP5356260B2 (ja) 半導体装置及びその製造方法
JP5340180B2 (ja) 半導体装置とその製造方法
JP5356258B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 08711397

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 08711397

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP