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JP2003008012A - 隆起したソース／ドレーン領域を有するトランジスタを形成する方法 - Google Patents

隆起したソース／ドレーン領域を有するトランジスタを形成する方法

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Publication number
JP2003008012A
JP2003008012A JP2002123431A JP2002123431A JP2003008012A JP 2003008012 A JP2003008012 A JP 2003008012A JP 2002123431 A JP2002123431 A JP 2002123431A JP 2002123431 A JP2002123431 A JP 2002123431A JP 2003008012 A JP2003008012 A JP 2003008012A
Authority
JP
Japan
Prior art keywords
polysilicon layer
gate electrode
layer
polysilicon
raised source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2002123431A
Other languages
English (en)
Inventor
Elgin Quek
エルジン・クーク
Ravi Sundaresan
ラヴィ・サンダレサン
Yang Pan
ヤン・パン
James Lee Yong Meng
ジェームズ・リー・ヨン・メン
Leung Ying Keung
レウン・イン・キュン
Yelehanka Ramachandramurthy Pradeep
エレハンカ・ラマチャンドラマーシー・プラディープ
Jia Zhen Zheng
ジア・ツェン・チェン
Chan Rap
ラップ・チャン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries Singapore Pte Ltd
Original Assignee
Chartered Semiconductor Manufacturing Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chartered Semiconductor Manufacturing Pte Ltd filed Critical Chartered Semiconductor Manufacturing Pte Ltd
Publication of JP2003008012A publication Critical patent/JP2003008012A/ja
Withdrawn legal-status Critical Current

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    • H10W20/0698—

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 （修正有） 【課題】ソース／ドレーン容量を減少させるＳＯＩの有
利な点は残し、フローティング・ボディ効果を解消する
擬似ＳＯＩデバイスの製造方法によりＣＭＯＳデバイス
を提供する。 【解決手段】半導体基板内にて隣接する活性領域を分離
するＳＴＩ領域１２が提供され、ゲート電極１６及びＳ
／Ｄ拡張部２０が活性領域内で製造される。ゲート電極
及び基板上にポリシリコン層が堆積される。ポリシリコ
ン層は、ポリッシング、エッチングされゲート電極１６
に対して引込む。その後、ＳＴＩ領域上のポリシリコン
層がエッチング除去される。ゲート電極に隣接するポリ
シリコン層にイオン注入し、隆起したＳ／Ｄ領域３０を
形成する。なお、隣接活性領域の間で局部的な相互接続
が望まれるならば、これらの活性領域を分離するＳＴＩ
領域上のポリシリコン層はエッチングして除去されな
い。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、集積回路デバイス
の製造、より具体的には、集積回路を製造するときに隆
起したソース／ドレーン領域及び低い寄生静電容量を有
するトランジスタを形成する方法に関する。
【０００２】
【従来の技術】ソース／ドレーンの静電容量を減少させ
る現在の方法は、典型的に、シリコン・オン・インシュ
レータ（ＳＯＩ）領域上にソース／ドレーン領域を形成
することを含む。しかし、ＳＯＩデバイスは、解決する
ことが難しいフローティング・ボディ効果（ｆｌｏａｔ
ｉｎｇ ｂｏｄｙ ｅｆｆｅｃｔ）の欠点がある。ソー
ス／ドレーン領域に対してＳＯＩの有利な点を有する
が、フローティング・ボディ効果を解消する疑似ＳＯＩ
デバイスを形成する方法を提供することが望まれてい
る。
【０００３】チャン（Ｃｈａｎ）らに対する米国特許第
５，６８３，９２４号には、盛上がった（隆起した）ソ
ース／ドレーン領域を形成する方法が教示されている。
しかし、この方法は、ソース／ドレーン領域上にポリシ
リコンの境界を画成するために、フィールド酸化物隔離
領域の隆起を利用するものである。この方法において
も、局部的な相互接続部を形成するため隆起したソース
／ドレーン領域を使用することは難しい。ヤマグチ（Ｙ
ａｍａｇｕｃｈｉ）らに対する米国特許第５，２７５，
９６０号には、隆起したポリシリコンソース／ドレーン
領域を形成し、その後に、Ｔ字形のゲートを形成するこ
とが教示されている。リン（Ｌｉｎ）らに対する米国特
許第５，８２７，７６８号には、ＣＭＰを行なう前にポ
リシリコン層のパターン化が行われる、隆起したソース
／ドレーン領域を形成することが開示されている。Ｓ／
Ｄ領域は、注入法ではなくて拡散法により形成される。
この方法ではサリサイド化は不可能である。ミリチェス
トカルジェ（ＭｉｌｉｃＳｔｒｋｌｊ）に対する米国特
許第６，０１５，７４０号には、隆起したソース／ドレ
ーン領域を形成する方法が教示されている。チャン（Ｃ
ｈａｎｇ）らに対する米国特許第６，００１，６９７号
には、隆起したソース／ドレーン法が開示されている。
ポリシリコン層は平坦化されない。ホン（Ｈｏｎｇ）に
対する米国特許第５，８４３，８２６号には、選択的な
エピタキシを使用し且つ選択的なエピタキシの頂部上に
トランジスタを形成する隆起したソース／ドレーン法が
記載されている。
【０００４】
【発明が解決しようとする課題】本発明の主要な目的
は、集積回路を製造するとき、疑似ＳＯＩ ＣＭＯＳデ
バイスを形成する、効果的で且つ極めて製造し易い方法
を提供することである。
【０００５】本発明の別の目的は、集積回路を製造する
とき、ソース／ドレーン領域が絶縁体上に形成される
が、トランジスタはシリコン上に形成される、疑似ＳＯ
Ｉデバイスを形成する方法を提供することである。
【０００６】本発明の更に別の目的は、ソース／ドレー
ン領域を局部的な相互接続部として使用し得るように拡
張させることのできる疑似ＳＯＩ ＣＭＯＳデバイスを
形成する方法を提供することである。
【０００７】本発明の更に別の目的は、局部的な相互接
続部として使用し得るように拡張させることのできる隆
起したソース／ドレーン領域を形成する方法を提供する
ことである。
【０００８】本発明の更に別の目的は、隆起したソース
／ドレーン領域が絶縁体上に形成されるが、トランジス
タはシリコン上に形成され、局部的な相互接続部として
ソース／ドレーン領域を使用し得るように拡張させるこ
とのできる、疑似ＳＯＩデバイスを形成する方法を提供
することである。
【０００９】本発明の更に別の目的は、隆起したソース
／ドレーン領域が絶縁体上に形成されるが、トランジス
タはシリコン上に形成され、局部的な相互接続部として
使用し得るようにソース／ドレーン領域を拡張させるこ
とのできる、低い寄生静電容量の疑似ＳＯＩデバイスを
形成する方法を提供することである。
【００１０】
【課題を解決するための手段】本発明の目的によれば、
局部的な相互接続部として使用し得るように拡張させる
ことのできる隆起したソース／ドレーン領域を有する疑
似ＳＯＩデバイスを形成する方法が実現される。隣接す
る活性領域を分離する浅いトレンチ隔離領域が半導体基
板内に提供される。ハードマスク層が各ポリシリコンゲ
ート電極の上方に位置するようになる、活性領域内に
て、半導体基板上に、またその内部に、ポリシリコンゲ
ート電極及び関係するソース／ドレーン拡張部が製造さ
れる。ゲート電極の各々の側壁上に誘電スペーサが形成
される。ゲート電極及び半導体基板の上方にポリシリコ
ン層が堆積される。ポリシリコン層は、ポリシング（ｐ
ｏｌｉｓｈｅｄ ｂａｃｋ）され、ハードマスク層にお
いてポリシュストップ（ｐｏｌｉｓｈ ｓｔｏｐ）され
る。ポリシリコン層はエッチ・バックされ、これにより
ポリシリコン層はゲート電極に対して引っ込んだ状態と
なる。その後に、隣接する活性領域を分離させることが
望まれる浅いトレンチ隔離領域の上方に位置するポリシ
リコン層をエッチングして除去する。隣接する活性領域
を局部的に相互接続することが望まれるならば、これら
の活性領域を分離する浅いトレンチ隔離領域の上方にあ
るポリシリコン層はエッチングされて除去されない。こ
れと代替的に、接点を成形することができる浅いトレン
チ隔離領域上にてソース／ドレーン領域を拡張させても
よい。ハードマスク層を除去する。集積回路を製造する
とき、イオンを注入し且つ内部に打込んでゲート電極に
隣接するポリシリコン層内に隆起したソース／ドレーン
領域を形成し、隆起したソース／ドレーン領域を有する
トランジスタの形成を完了する。
【００１１】
【発明の実施の形態】図面は、本明細書の一部を構成す
るものである。次に、図１をより詳細に参照すると、単
結晶シリコン半導体基板１０が存在する部分的に完成し
た集積回路デバイスの一部分が図示されている。浅いト
レンチ隔離（ＳＴＩ）領域１２は、当該技術分野にて従
来通りに形成される。
【００１２】図２に図示するように、ゲート酸化物層１
４が、基板表面上に、化学的気相成長法（ＣＶＤ）によ
り堆積され又は熱成長される。ゲート酸化物層は、厚さ
が約１５Å乃至１００Åである。ポリシリコン層１６
を、約１０００Å乃至３０００Åの間の厚さまでゲート
酸化物層上に堆積させる。例えば、二酸化ケイ素、窒化
ケイ素、又は酸窒化ケイ素から成るハードマスク層１８
を約２００Å乃至２０００Åの範囲の厚さまでポリシリ
コン層上に堆積させる。
【００１３】ハードマスク層１８は、従来通りにパター
ン化されて、ポリシリコン及びゲート酸化物層をパター
ン化し、またエッチングするために使用されて、図３に
図示するようにゲート電極を形成する。少なくともゲー
ト電極１６／１８をマスクとして使用してイオン注入に
より基板内に僅かにドープしたソース／ドレーン拡張部
すなわちＬＤＤ２０が形成される。また、別個のイオン
注入ブロックアウトマスクを使用してもよい（ＮＭＯＳ
ａｎｄ ＰＭＯＳ）。また、適宜なＬＤＤポケット／
ハロインプラント（ＬＤＤ ｐｏｃｋｅｔ／ｈａｌｏ
ｉｍｐｌａｎｔｓ）を注入してもよい。
【００１４】次に、低誘電定数の層が、基板の表面上に
堆積され且つ異方性エッチングされて除去され、ゲート
電極の側壁上にスペーサ２２を残す。スペーサの材料層
は、４．０以下の誘電定数を有するものでなければなら
ない。
【００１５】次に、例えば、フッ化水素酸（ＨＦ）浸漬
法又は蒸気法を使用し、特に、ゲート電極に隣接する活
性領域にて、基板表面から任意の自然酸化膜を除去す
る。次に、第二のポリシリコン層２６を約１５００Å乃
至３０００Åの厚さまで基板上に堆積させる。ポリシリ
コン層２６を、図５に図示するように、ゲート電極１６
／１８の高さよりも高い高さまで堆積させる。
【００１６】次に、図６を参照すると、ハードマスク層
１８においてポリッシュストップ（ｐｏｌｉｓｈ ｓｔ
ｏｐ）するように、化学的機械研磨（ＣＭＰ）によりポ
リシリコン層２６をポリッシングする。
【００１７】次に、図７に図示するように、ポリシリコ
ン層２６を、ハードマスク層１８の下方に引っ込むよう
に、僅かにエッチングする。ＣＭＰの後、ゲート積層体
の約３分の１を第２のポリシリコン層２６からエッチン
グして除去する。
【００１８】次に、ポリシリコン層２６をパターン化し
且つエッチングして、図８に図示するように、ＳＴＩ領
域への開口部を形成することによって活性領域を分割す
る。このエッチングを行なう間、ハードマスク層１８が
ゲート電極１６を保護する。ポリシリコン領域２６は、
ＳＴＩ領域の上方に亙って部分的に伸びる。このこと
は、ＳＴＩ領域が極めて厚いため、静電容量を大きく増
大させることはない。
【００１９】局部的な相互接続部としてポリシリコン領
域２６を使用することが望まれるならば、接続すべき２
つのトランジスタのソース／ドレーン間のポリシリコン
のパターン化を省くことは簡単である。例えば、図８に
図示するように、ポリシリコン層は、ソース／ドレーン
領域２０Ｃ、２０Ｄを分離させるＳＴＩ領域の上方に亙
ってエッチングして除去されているため、ソース／ドレ
ーン領域２０Ｃ、２０Ｄは互いに隔離されている。他
方、ポリシリコン層２６は、ソース／ドレーン領域２０
Ａ、２０Ｂの間に局部的な相互接続部を形成する。本発
明の方法は、静電容量及び漏洩量を増すことなく、ポリ
シリコン層２６を局部的な相互接続部として使用するこ
とを許容する。
【００２０】本発明の方法は、ソース／ドレーン領域の
上方にソース／ドレーンポリシリコン層を画成するため
マスクを使用する。このことは、寄生静電容量が大幅に
減少し且つ追加的な接合リークを伴うことなく、トラン
ジスタソース／ドレーン領域間にてサリサイド化された
局部的な相互接続部としてこのポリシリコンを使用する
ことを許容する。ソース／ドレーンポリシリコンを使用
することは、実装密度（パッケージ密度）を顕著に向上
させることができる。平坦度は、その後の誘電体に利用
可能なＣＭＰにとって問題とはならない。
【００２１】次に、例えば、図９に図示するように、熱
リン酸を使用してハードマスク層１８を除去する。次
に、イオン注入によってゲート電極１６及びポリシリコ
ン層２６をドープする。Ｎ−チャネルデバイスとＰ−チ
ャネルデバイスは、別個にドープする。例えば、Ｎ−チ
ャネルデバイスは、約４０ＫｅＶ乃至８０ＫｅＶのエネ
ルギの下で、約２Ｅ１５原子／ｃｍ2乃至５Ｅ１５原子
／ｃｍ2の範囲の照射量（添加量）にてヒ素がドープさ
れる。Ｐ−チャネルデバイスは、約３ＫｅＶ乃至８Ｋｅ
Ｖの範囲のエネルギの下で、約２Ｅ１５原子／ｃｍ2乃
至５Ｅ１５原子／ｃｍ2の範囲の照射量（添加量）にて
ホウ素がドープされる。ドーパントは、約１０００℃乃
至１０５０℃の範囲の温度にて迅速熱アニーリングによ
り活性化する。このことは、図１０に図示するように、
隆起したソース／ドレーン領域３０を形成することにな
る。拡散法ではなくて、イオン注入法によりドープする
ことは、添加量及びエネルギを調節することによりドー
パントの濃度及び接合部の深さをより一層良好に制御す
ることを許容する。
【００２２】ゲート１６及びソース／ドレーン領域２０
は、図１１に図示するようにシリサイド化３４される。
例えば、チタンのような金属層を基板上に堆積させる。
迅速熱処理法（ＲＴＰ）により金属はその下のポリシリ
コンと反応して、図示するように、ポリシリコン表面上
にサリサイド層３４を形成する。スペーサ２２上及びＳ
ＴＩ領域１２上にある未反応の金属をエッチングして除
去する。
【００２３】当該技術分野にて従来通り処理が続行す
る。例えば、図１２には、サリサイド化したゲート電極
及び隆起したソース／ドレーン領域上に位置する誘電層
３６が図示されている。誘電層３６は、例えば、ホウ素
リン酸ケイ酸塩ガラス（ＢＰＳＧ）とすることができ
る。誘電層を通して接点開口部が形成され、電気的接続
が完成する。例えば、サリサイド化した隆起したソース
／ドレーン領域３０に接触すると共に、その下方の金属
線４０に接続する、金属プラグ３８が図示されている。
不動態化層４２が集積回路デバイスを完成させる。
【００２４】本発明の方法は、疑似ＳＯＩ ＣＭＯＳデ
バイスを製造する効果的で且つ極めて製造容易な方法を
提供するものである。ソース／ドレーン領域３０は、酸
化物ＳＴＩ領域１２の上方に部分的に位置する隆起した
領域として形成される。トランジスタ本体１６は、フロ
ーティングボディ効果（ｆｌｏａｔｉｎｇ−ｂｏｄｙｅ
ｆｆｅｃｔｓ）を防止し得るようにシリコン基板上に形
成される。本発明のソース／ドレーン領域は、寄生静電
容量又は接合リークによる不利益な点を殆ど伴わずに、
局部的な相互接続部として使用し得るように拡張するこ
とができる。
【００２５】本発明を特にその好ましい実施の形態に関
して図示し且つ説明したが、当該技術分野の当業者に
は、本発明の精神及び範囲から逸脱せずに形態及び細部
の点で色々な変更が具体化可能であることが理解されよ
う。
【図面の簡単な説明】
【図１】 本発明の１つの好ましい実施形態を断面図で
示す概略図である。
【図２】 本発明の１つの好ましい実施形態を断面図で
示す概略図である。
【図３】 本発明の１つの好ましい実施形態を断面図で
示す概略図である。
【図４】 本発明の１つの好ましい実施形態を断面図で
示す概略図である。
【図５】 本発明の１つの好ましい実施形態を断面図で
示す概略図である。
【図６】 本発明の１つの好ましい実施形態を断面図で
示す概略図である。
【図７】 本発明の１つの好ましい実施形態を断面図で
示す概略図である。
【図８】 本発明の１つの好ましい実施形態を断面図で
示す概略図である。
【図９】 本発明の１つの好ましい実施形態を断面図で
示す概略図である。
【図１０】 本発明の１つの好ましい実施形態を断面図
で示す概略図である。
【図１１】 本発明の１つの好ましい実施形態を断面図
で示す概略図である。
【図１２】 本発明の１つの好ましい実施の形態に従っ
て製造された完成した集積回路デバイスを断面図で示す
概略図である。
【符号の説明】
１０ 単結晶半導体基板 １２ 浅いトレン
チ隔離（ＳＴＩ）領域 １４ ゲート酸化物層 １６ ポリシリコン層／ゲート電極／トランジスタ本体 １８ ハードマスク層／ゲート電極 ２０ ソース／ドレーン拡張部すなわちＬＤＤ ２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ ソース／ドレーン領
域 ２２ スペーサ ２６ 第２のポリ
シリコン層 ３０ 隆起したソース／ドレーン領域 ３４ サリサイド層 ３６ 誘電層 ３８ 金属プラグ ４０ 金属線 ４２ 不動態化層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラヴィ・サンダレサン アメリカ合衆国カリフォルニア州95117, サン・ホセ，ウォルトン・ウェイ 3369 (72)発明者 ヤン・パン シンガポール国シンガポール 591401 パ イン・グローヴ，１ピー，ナンバー 02− 077 (72)発明者 ジェームズ・リー・ヨン・メン シンガポール国シンガポール 600103 ジ ュロング・イースト・ストリート 13，ビ ーエルケイ 103，ナンバー12−208 (72)発明者 レウン・イン・キュン 香港 アバーディーン，カ・ルン・コー ト，カ・キット・ハウス，フラット 2301 (72)発明者 エレハンカ・ラマチャンドラマーシー・プ ラディープ シンガポール国シンガポール 760279 イ シュン・ストリート 22，ビーエルケイ 279，06−32ビー (72)発明者 ジア・ツェン・チェン シンガポール国シンガポール 688570 ヴ ァーデ・グローヴ 38 (72)発明者 ラップ・チャン アメリカ合衆国カリフォルニア州94109, サンフランシスコ，ラーキン・ストリート 1631，ナンバー ３ Ｆターム(参考） 5F033 HH04 HH27 KK04 KK27 MM07 PP15 QQ08 QQ09 QQ16 QQ19 QQ25 QQ37 QQ48 QQ58 QQ70 QQ73 TT08 5F048 AA07 AA09 AC01 AC03 BA01 BB01 BB05 BB08 BB12 BC06 BC16 BF03 BF06 BF11 BF16 BG14 DA23 5F140 AA12 AA24 AB03 BA01 BD06 BE07 BE10 BF04 BF11 BF18 BG08 BG11 BG19 BG20 BG22 BG27 BG37 BH06 BH15 BJ08 BJ11 BJ15 BJ27 BK11 BK13 BK17 BK21 BK25 BK34 BK39 CA03 CA04 CB04 CB10 CC01 CC07 CF04

Claims (27)

    【特許請求の範囲】
  1. 【請求項１】 集積回路を製造する際、隆起したソース
    ／ドレーン領域を有するトランジスタを形成する方法に
    おいて、 隣接する活性領域を分離する浅いトレンチ隔離領域を半
    導体基板内に提供するステップと、 前記活性領域内で、前記半導体基板内に及び該半導体基
    板上に、ポリシリコンゲート電極及び関係するソース／
    ドレーン拡張部を製造するステップであって、前記活性
    領域内で、該ポリシリコンゲート電極の各々の上方にハ
    ードマスク層が形成される、前記ステップと、 前記ゲート電極の各々の側壁上に誘電スペーサを形成す
    るステップと、 前記ゲート電極及び前記半導体基板の上方に位置するポ
    リシリコン層を堆積させるステップと、 前記ポリシリコン層をポリッシングするステップであっ
    て、前記ハードマスク層においてポリッシングストップ
    する、前記ステップと、 その後、前記ポリシリコン層をエッチング・バックし、
    これにより、前記ポリシリコン層が前記ゲート電極に対
    して引っ込むようにするステップと、 その後、隣接する活性領域の間を分離させることが望ま
    しい領域である前記浅いトレンチ隔離領域の上方に位置
    する前記ポリシリコン層をエッチングして除去するステ
    ップと、 その後、前記ハードマスク層を除去するステップと、 前記集積回路を製造する際、前記ゲート電極に隣接する
    前記ポリシリコン層内にて前記隆起したソース／ドレー
    ン領域を形成し、隆起したソース／ドレーン領域を有す
    る前記トランジスタの形成を完了させ得るように、イオ
    ンを注入して打込むステップとを備える、トランジスタ
    を形成する方法。
  2. 【請求項２】 請求項１による方法において、前記ハー
    ドマスク層が、二酸化ケイ素、窒化ケイ素、酸窒化ケイ
    素から成る群から選ばれ、約２００Å乃至２０００Åの
    範囲の厚さを有する、方法。
  3. 【請求項３】 請求項１による方法において、前記誘電
    スペーサが、４．０以下の誘電定数を有する材料から成
    る、方法。
  4. 【請求項４】 請求項１による方法において、前記ポリ
    シリコン層が、約１０００Å乃至３０００Åの範囲の厚
    さを有する、方法。
  5. 【請求項５】 請求項１による方法において、前記ポリ
    シリコン層をポリッシング・バックする前記ステップが
    化学的機械研磨を行うことを備える、方法。
  6. 【請求項６】 請求項１による方法において、前記ポリ
    シリコン層をエッチング・バックする前記ステップが、
    前記ポリシリコン層が前記ゲート電極の高さの３分の１
    だけ引込む迄、行なわれる、方法。
  7. 【請求項７】 請求項１による方法において、隣接する
    活性領域の間で局部的な層の接続が望まれる領域たる前
    記浅いトレンチ隔離領域の上方に位置する前記ポリシリ
    コン層がエッチングされて除去されない、方法。
  8. 【請求項８】 請求項１による方法において、前記イオ
    ンを注入する前記ステップが、４０ＫｅＶ乃至８０Ｋｅ
    Ｖのエネルギの下で、２Ｅ１５原子／ｃｍ2乃至５Ｅ１
    ５原子／ｃｍ2の照射量（添加量）にてヒ素イオンを前
    記ポリシリコンゲート電極及び前記隆起したソース／ド
    レーン領域内に注入し、Ｎ−チャネルデバイスを形成す
    ることを備える、方法。
  9. 【請求項９】 請求項１による方法において、前記イオ
    ンを注入する前記ステップが、３ＫｅＶ乃至８ＫｅＶの
    エネルギの下で、２Ｅ１５原子／ｃｍ2乃至５Ｅ１５原
    子／ｃｍ2の照射量（添加量）にてホウ素イオンを前記
    ポリシリコンゲート電極及び前記隆起したソース／ドレ
    ーン領域内に注入し、Ｐ−チャネルデバイスを形成する
    ことを備える、方法。
  10. 【請求項１０】 請求項１による方法において、前記イ
    オンを打込む前記ステップが、約１０００℃乃至１０５
    ０℃の範囲にて迅速熱アニーリングを行うことを備え
    る、方法。
  11. 【請求項１１】 請求項１による方法において、前記イ
    オンを注入して打込む前記ステップの後、前記ゲート電
    極及び前記隆起したソース／ドレーン領域をシリサイド
    化することを更に備える、方法。
  12. 【請求項１２】 集積回路を製造する際、隆起したソー
    ス／ドレーン領域を有するトランジスタを形成する方法
    において、 隣接する活性領域を分離する浅いトレンチ隔離領域を半
    導体基板内に提供するステップと、 前記活性領域内で前記半導体基板内に及び該半導体基板
    上にポリシリコンゲート電極及び関係するソース／ドレ
    ーン拡張部を製造するステップであって、前記活性領域
    内で、該ポリシリコンゲート電極の各々の上方にハード
    マスク層が形成される、前記ステップと、 前記ゲート電極の各々の側壁上に誘電スペーサを形成す
    るステップと、 前記ゲート電極及び前記半導体基板の上方に位置するポ
    リシリコン層を堆積させるステップと、 前記ポリシリコン層をポリッシングするステップであっ
    て、前記ハードマスク層においてポリッシングストップ
    する、前記ステップと、 その後、前記ポリシリコン層をエッチングバックし、こ
    れにより、前記ポリシリコン層が前記ゲート電極に対し
    て引っ込むようにするステップと、 その後、隣接する活性領域の間を分離させることが望ま
    しい領域である前記浅いトレンチ隔離領域の上方に位置
    する前記ポリシリコン層をエッチングして除去するステ
    ップと、 その後、前記ハードマスク層を除去するステップと、 前記ゲート電極に隣接する前記ポリシリコン層内にて前
    記隆起したソース／ドレーン領域を形成し得るようにイ
    オンを注入して打込むステップと、 前記ゲート電極及び前記隆起したソース／ドレーン領域
    をシリサイド化するステップと、 前記ゲート電極及び前記隆起したソース／ドレーン領域
    の上方に位置する誘電層を堆積させるステップと、 前記誘電層の開口部を通じて前記ゲート電極及び隆起し
    たソース／ドレーン領域の幾つかとの電気的接続を為
    し、前記集積回路の製造を完了するステップとを備え
    る、トランジスタを形成する方法。
  13. 【請求項１３】 請求項１２による方法において、前記
    ハードマスク層が、酸化ケイ素、窒化ケイ素、酸窒化ケ
    イ素から成る群から選ばれ且つ約２００Å乃至２０００
    Åの範囲の厚さを有する、方法。
  14. 【請求項１４】 請求項１２による方法において、前記
    誘電スペーサが、４．０以下の誘電定数を有する材料か
    ら成る、方法。
  15. 【請求項１５】 請求項１２による方法において、前記
    ポリシリコン層が、約１０００Å乃至３０００Åの範囲
    の厚さを有する、方法。
  16. 【請求項１６】 請求項１２による方法において、前記
    ポリシリコン層をポリッシングする前記ステップが化学
    的機械研磨を行うことを備える、方法。
  17. 【請求項１７】 請求項１２による方法において、前記
    ポリシリコン層をエッチング・バックする前記ステップ
    が、前記ポリシリコン層が前記ゲート電極の高さの３分
    の１だけ引込む迄、行なわれる、方法。
  18. 【請求項１８】 請求項１２による方法において、隣接
    する活性領域の間で局部的な層の接続が望まれる領域た
    る前記浅いトレンチ隔離領域の上方に位置する前記ポリ
    シリコン層がエッチングされて除去されない、方法。
  19. 【請求項１９】 請求項１２による方法において、前記
    イオンを注入する前記ステップが、４０ＫｅＶ乃至８０
    ＫｅＶのエネルギの下で、２Ｅ１５原子／ｃｍ2乃至５
    Ｅ１５原子／ｃｍ2の照射量（添加量）にてヒ素イオン
    を前記ポリシリコンゲート電極及び前記隆起したソース
    ／ドレーン領域内に注入し、Ｎ−チャネルデバイスを形
    成することを備える、方法。
  20. 【請求項２０】 請求項１２による方法において、前記
    イオンを注入する前記ステップが、３ＫｅＶ乃至８Ｋｅ
    Ｖのエネルギの下で、２Ｅ１５原子／ｃｍ2乃至５Ｅ１
    ５原子／ｃｍ2の照射量（添加量）にてホウ素イオンを
    前記ポリシリコンゲート電極及び前記隆起したソース／
    ドレーン領域内に注入し、Ｐ−チャネルデバイスを形成
    することを備える、方法。
  21. 【請求項２１】 請求項１２による方法において、前記
    イオンを打込む前記ステップが、約１０００℃乃至１０
    ５０℃の範囲にて迅速熱アニーリングを行うことを備え
    る、方法。
  22. 【請求項２２】 集積回路を製造する際、隆起したソー
    ス／ドレーン領域を有するトランジスタを形成する方法
    において、 隣接する活性領域を分離する浅いトレンチ隔離領域を半
    導体基板内に提供するステップと、 前記活性領域内で前記半導体基板内に及び該半導体基板
    上にポリシリコンゲート電極及び関係するソース／ドレ
    ーン拡張部を製造するステップであって、前記活性領域
    内で該ゲート電極の各々の上方にハードマスク層が位置
    する、前記ステップと、 前記ゲート電極の各々の側壁上に誘電スペーサを形成す
    るステップと、 前記ゲート電極及び前記半導体基板上に位置するポリシ
    リコン層を堆積させるステップと、 前記ポリシリコン層をポリッシングするステップであっ
    て、前記ハードマスク層においてポリッシングストップ
    する、前記ステップと、 その後、前記ポリシリコン層をエッチング・バックし、
    これにより、前記ポリシリコン層が前記ゲート電極に対
    して引っ込むようにするステップと、 その後、隣接する活性領域の間を分離させることが望ま
    しい領域である前記浅いトレンチ隔離領域の上方に位置
    する前記ポリシリコン層をエッチングして除去すると共
    に、隣接する活性領域の間にて局部的な相互接続が望ま
    れる領域たる前記浅いトレンチ隔離領域の上方に位置す
    る前記ポリシリコン層をエッチングして除去しないステ
    ップと、 その後、前記ハードマスク層を除去するステップと、 前記ゲート電極に隣接する前記ポリシリコン層内にて前
    記隆起したソース／ドレーン領域を形成し得るようにイ
    オンを注入して打込むステップと、 前記ゲート電極及び前記隆起したソース／ドレーン領域
    をシリサイド化するステップと、 前記ゲート電極及び前記隆起したソース／ドレーン領域
    の上方に位置する誘電層を堆積させるステップ及び前記
    誘電層の開口部を通じて前記ゲート電極及び隆起したソ
    ース／ドレーン領域の幾つかとの電気的接続を為し、前
    記集積回路の製造を完了するステップを備える、トラン
    ジスタを形成する方法。
  23. 【請求項２３】 請求項２２による方法において、前記
    ハードマスク層が、二酸化ケイ素、窒化ケイ素、酸窒化
    ケイ素から成る群から選ばれ、約２００Å乃至２０００
    Åの範囲の厚さを有する、方法。
  24. 【請求項２４】 請求項２２による方法において、前記
    誘電スペーサが、４．０以下の誘電定数を有する材料か
    ら成る、方法。
  25. 【請求項２５】 請求項２２による方法において、前記
    ポリシリコン層が、約１０００Å乃至３０００Åの範囲
    の厚さを有する、方法。
  26. 【請求項２６】 請求項２２による方法において、前記
    ポリシリコン層をポリッシング・バックする前記ステッ
    プが化学的機械研磨を行うことを備える、方法。
  27. 【請求項２７】 請求項２２による方法において、前記
    ポリシリコン層をエッチング・バックする前記ステップ
    が、前記ポリシリコン層が前記ゲート電極の高さの３分
    の１だけ引込む迄、行なわれる、方法。
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