JP5128100B2

JP5128100B2 - 電力用半導体装置

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Publication number: JP5128100B2
Application number: JP2006267137A
Authority: JP
Inventors: 英介末川
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2006-09-29
Filing date: 2006-09-29
Publication date: 2013-01-23
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Description

この発明は、ＭＯＳゲート構造を有する電力用半導体装置に関するもので、特にインバータなどの電力の変換や制御に用いられる絶縁ゲート型バイポーラトランジスタに関するものである。

近年、インバータなどの電力の変換や制御に用いられる電力用半導体装置として絶縁ゲート型バイポーラトランジスタ（以下ＩＧＢＴ（Insulated Gate Bipolar Transistor）という。）が多く利用されている。そしてこのＩＧＢＴにおいては、より大電流化（高耐圧化）及び高信頼性化の要求が高まっている。

図７は、例えば特許文献１に示されているＩＧＢＴチップの平面図である。図７におけるＩＧＢＴチップ５０おいて、５１はエミッタ電極（第１の主電極）、５２はエミッタ電極５１の周縁の一部に設けられた凹部に形成されたゲートパッド、５３はゲートパッド５２からエミッタ電極５１の周囲及び面内に延設され、エミッタ電極５１を短冊状に分割するように設けられたゲート配線である。そしてゲート配線５３の間には色々なセル構造のＩＧＢＴセル５４が設けられている。

例えば図８は図７のＩＧＢＴセル５４のＡ−Ａ断面を示す部分断面図であり、非特許文献１に示されている一般的なプレーナゲート型ＩＧＢＴのセル構造である。図８において、５５は半導体基板からなるｐ^＋コレクタ層（第１導電型の第１の半導体層）、５６はｐ^＋コレクタ層５５の一方面上に設けられたｎ^＋バッファ層（第２導電型の第２の半導体層）、５７はｎ^＋バッファ層５６上に設けられたｎ⁻層（第２導電型の第３の半導体層）、５８はｎ⁻層５７の表面内に選択的に設けられたｐベース領域（第１導電型の第１の半導体領域）、５９はｐベース領域５８の表面内に選択的に設けられたｎ^＋エミッタ領域（第２導電型の第２の半導体領域）、６０はｎ⁻層５７とｎ^＋エミッタ領域５９の一部及びその間のｐベース領域５８の上に設けられた酸化膜等の絶縁体からなるゲート絶縁膜、６１はゲート絶縁膜６０上に設けられたポリシリコン等の導電体からなるゲート電極、６２はゲート電極６１とゲート絶縁膜６０及びｎ^＋エミッタ領域５９の一部を覆うように設けられたシリケートガラス（ＢＰＳＧ）等の絶縁体からなる層間絶縁膜、５１は図７で示したアルミニウム等の導電体からなるエミッタ電極で、層間絶縁膜６２とｐベース領域５８及びｎ^＋エミッタ領域５９の一部を覆うように設けられている。６３はｐ^＋コレクタ層５５の他方面上に設けられたアルミニウム等の導電体からなるコレクタ電極（第２の主電極）である。なおゲート電極６１の延設方向（図８においては紙面前後方向）の端部はゲート配線５３に接続されている。

また図９は図７のＩＧＢＴセル５４のＡ−Ａ断面を示す部分断面図であり、非特許文献２に示されているテラスゲート構造を有するプレーナゲート型ＩＧＢＴのセル構造である。図９において、図８と相違する点は、ｎ⁻層５７上に設けられているテラスゲート部６５であり、その特徴は、図８に示す一般的なプレーナゲート型ＩＧＢＴに比してテラスゲート部６５のゲート絶縁膜６０が厚いことである。これによりゲート絶縁膜６０の容量が小さくなるため、帰還容量が低減される。なお図９において図８で示したものと同じ又は相当するものについては同じ符号を付して説明は省略する。

また図１０（ａ），（ｂ）は図７のＩＧＢＴセル５４の平面図及びＡ−Ａ断面を示す部分断面図であり、ゲート動作しないトレンチ（以下、ダミートレンチという。）を有するトレンチゲート型ＩＧＢＴのセル構造を示したもので、例えば特許文献２に相当するものが記載されている。なお図１０（ａ）は理解し易くするためにエミッタ電極５１を除いたものを示してある。図１０において、ｐ^＋コレクタ層５５、ｎ^＋バッファ層５６、ｎ⁻層５７、エミッタ電極５１及びコレクタ電極６３は図８で示したものと同じ又は相当するものであり同じ符号を付して説明は省略する。６６はｎ⁻層５７上に設けられたｐベース層（第１導電型の第４の半導体層）、６７はｐベース層６６表面からｎ⁻層５７に達するように設けられたトレンチゲートであり、このトレンチゲート６７は、トレンチ６７ａとトレンチ６７ａの内面に設けられた酸化膜などの絶縁体からなるゲート絶縁膜６７ｂ及びゲート絶縁膜６７ｂ内部を埋めるように設けられたポリシリコンなどの導電体からなるゲート電極６７ｃから構成されている。６８はｐベース層６６表面からｎ⁻層５７に達するように設けられたダミートレンチであり、このダミートレンチ６８は、トレンチ６８ａとトレンチ６８ａの内面に設けられた酸化膜などの絶縁体からなる絶縁膜６８ｂ及び絶縁膜６８ｂ内部を埋めるように設けられかつエミッタ電極５１と電気的に接続されたポリシリコンなどの導電体からなるダミー電極６８ｃから構成されている。６９はトレンチゲート６７の両側に隣接してｐベース層６６の表面内に設けられたｎ^＋エミッタ領域、７０はｎ^＋エミッタ領域６９の一部とトレンチゲート６７を覆うように設けられた層間絶縁膜、５１は図７で示したエミッタ電極であり層間絶縁膜７０，ｐベース層６６、ダミートレンチ６８及びｎ^＋エミッタ領域６９の露出部分を覆うように設けられている。なおダミートレンチを用いるのは、短絡時にＩＧＢＴチップ５０に流れる電流が抑制されるので、短絡耐量（ＳＣＳＯＡ（Short Circuit Safe Operation Area））の確保が可能であり、大電流化に対して有効に機能する点にある。なおゲート電極６７ｃは、その端部がゲート配線５３に接続されている。

特開平８−３１６４７９号公報（第１図）特開２００２−３５３４５６号公報（第１図）トランジスタ技術ＳＰＥＣＩＡＬＮｏ．８５ＣＱ出版株式会社２００４年１月１日発行ｐ４４（図３−１０）パワーデバイス・パワーＩＣハンドブックコロナ社１９９６年発行ｐ１５１（図６．２８（ａ））

従来の電力用半導体装置であるＩＧＢＴは、上述したように構成されているのであるが、昨今のＩＧＢＴに対する大電流化（高耐圧化）及び高信頼性化の要求に対して、次のような課題が顕著になっている。

ＩＧＢＴチップ５０においては、ポリシリコン等の導電体で形成されるゲート電極６１，６７ｃのゲート抵抗（図７にＲとして示す。）を抑えるために、図７で示したようにエミッタ電極５１をアルミニウム等の導電体で形成されるゲート配線５３で短冊状に分割するように設けている。しかしながら大電流化及び高信頼性化への対応として、ＩＧＢＴチップ５０が搭載されるＩＧＢＴパッケージにおいては、エミッタ電極５１にボンディングするアルミニウム等の導電体からなるワイヤの数が増加する傾向にある。このためワイヤボンディングの信頼性を向上させるためには、ゲート配線５３の間隔を広くして短冊状に設けられた各々のエミッタ電極５１の面積を広くする必要があるが、反って広くすると、前述したようにゲート電極６１，６７ｃのゲート抵抗に大きな差異が生じてしまう。具体的にはＩＧＢＴセル５４において、ゲート配線５３に近い位置ではゲート抵抗が小さくなり、ゲート配線５３から離れた位置（例えばゲート配線間の中央位置）ではゲート抵抗が大きくなる。そのためターンオフ時に、ゲート配線５３に近い位置と離れた位置のＩＧＢＴセル５４に供給される電流がアンバランス（以下、分流アンバランスという。）になり、ターンオフ速度が遅くなるゲート配線５３から離れた位置のＩＧＢＴセル５４に電流が集中し発熱することによりターンオフ耐量、即ち逆バイアス安全動作領域（ＲＢＳＯＡ（Reverse Biased Safe Operating Area））が低下してしまう。

このゲート電極６１，６７ｃのゲート抵抗を低減させる手段として、ゲート電極６１，６７ｃの材料であるポリシリコンに不純物をドープして低抵抗化したドープポリシリコンを用いることが考えられる。しかしながら図８及び図９に示すプレーナゲート型ＩＧＢＴのゲート電極６１にドープポリシリコンを用いた場合、ドープした不純物がゲート絶縁膜６０及びｎ⁻層５７にオートドープしてゲートリーク特性や主耐圧リーク特性に影響を与えてしまう。また図１０に示すトレンチゲート型ＩＧＢＴのゲート電極６７ｃにドープポリシリコンを用いた場合、トレンチゲートの幅は非常に狭く形成されているので、ゲート電極６７ｃの断面積は非常に小さくなる。そのため、上述したようにゲート配線５３の間隔が広くなるような場合、ゲート抵抗が増大して分流アンバランスが生じ、ターンオフ耐量が低下してしまう。

この発明は、上記のような課題を解消するためになされたもので、ゲート配線５３の間隔が広くなるような場合においても、分流アンバランスを改善しつつ、大電流化及び高信頼性化の要求に応える電力用半導体装置を提供することを目的とする。

この発明に係る電力用半導体装置は、第１導電型の第１の半導体層の一方面上に設けられた第２導電型の第２の半導体層と、この第２の半導体層上に設けられた第２導電型の第３の半導体層と、この第３の半導体層の表面内に選択的に設けられた第１導電型の第１の半導体領域と、この第１の半導体領域の表面内に選択的に設けられた第２導電型の第２の半導体領域と、第３の半導体層と第１の半導体領域及び第２の半導体領域の一部の上に設けられたゲート絶縁膜と、このゲート絶縁膜上に設けられたゲート電極と、第２の半導体領域上に設けられかつ前記第２の半導体領域と電気的に接続された第１の主電極と、第１の半導体層の他方面上に設けられた第２の主電極とを備え、ゲート電極を、ゲート絶縁膜上に設けられたポリシリコン膜と、このポリシリコン膜上にポリシリコンに不純物をドープしたドープポリシリコン膜を設けた構成とし、不純物を、厚さ方向に濃度勾配を有し、濃度勾配は、ドープポリシリコン膜の上部において不純物濃度が最も高く、ドープポリシリコン膜の底部において不純物濃度が最も低くなるように設け、前記第３の半導体層上に設けられた前記ゲート絶縁膜の厚さを厚くしたテラスゲート部を備え、前記ドープポリシリコン膜は、前記テラスゲート部に位置する前記ポリシリコン膜上にのみ設けたものである。

この発明によれば、ゲート電極を、ゲート絶縁膜上に設けられたポリシリコン膜上に、ポリシリコンに不純物を厚さ方向に濃度勾配を有し、濃度勾配は、ドープポリシリコン膜の上部において不純物濃度が最も高く、ドープポリシリコン膜の底部において不純物濃度が最も低くなるようにドープして上部が低抵抗化したドープポリシリコン膜を設けた構成を有して電力用半導体装置を構成したので、ゲート電極のゲート抵抗が従来に比して低減される。そのためターンオフ時の分流アンバランスが改善され、ターンオフ耐量の低下を招くことがない。加えてドープポリシリコン膜とゲート絶縁膜の間に不純物がドープされていないポリシリコン膜を設けたので、ドープポリシリコン膜を設けたことにより懸念される不純物のゲート絶縁膜及びｎ⁻層へのオートドープによるゲートリーク特性や主耐圧リーク特性の影響も排除可能となる。よって大電流化及び高信頼性化の要求に応えた電力用半導体装置を得ることが出来る。

実施の形態１
この発明の実施の形態１について説明する。図１はこの発明の実施の形態１に係る電力用半導体装置であるプレーナゲート型ＩＧＢＴの部分断面図であり、図７に示すＩＧＢＴセル５４のＡ−Ａ断面におけるセル構造を示したものである。図１において従来技術で示した図８と相違する点は、ゲート電極１を、ゲート絶縁膜６０上に設けられたポリシリコン膜１ａと、このポリシリコン膜１ａ上に、ポリシリコンに不純物をドープして低抵抗化したドープポリシリコン膜１ｂを設けた構成とし、このゲート電極１の延設方向（図１においては紙面前後方向）にある端部をゲート配線５３に接続していることである。その他の構成については図８に示したものと同じ又は相当するものであるため同じ符号を付して説明は省略する。

かかる図１の構造によれば、ゲート電極１を、ゲート絶縁膜６０上に設けられたポリシリコン膜１ａと、このポリシリコン膜１ａ上に、ポリシリコンに不純物をドープして低抵抗化したドープポリシリコン膜１ｂを設けた構成としたので、ゲート電極１のゲート抵抗が従来に比して低減される。そのためゲート配線５３に近い位置のＩＧＢＴセル５４とゲート配線５３から離れた位置（例えばゲート配線間の中央位置）のＩＧＢＴセル５４のゲート抵抗の差が小さくなる。よってゲート配線５３に近い位置とゲート配線５３から離れた位置のＩＧＢＴセル５４におけるターンオフ時の分流アンバランスが改善され、ゲート配線５３から離れた位置のＩＧＢＴセル５４に電流が集中し発熱することが無くなるため、ターンオフ耐量の低下を防止できる。

またドープポリシリコン膜１ｂとゲート絶縁膜６０の間に不純物がドープされていないポリシリコン膜１ａを設けているので、ドープポリシリコン膜１ｂに含まれる不純物が、ゲート絶縁膜６０又はｎ⁻層５７に自然に拡散するオートドープが抑制される。このためオートドープにより懸念されるゲートリーク特性や主耐圧リーク特性に対する影響を排除することが出来る。

これによりゲート配線５３の間隔が広くなるような場合であっても、分流アンバランスの改善によりターンオフ耐量の低下が防止され、加えて不純物のオートドープの抑制により、懸念されるゲートリーク特性や主耐圧リーク特性に対する影響も排除可能となるため、大電流化（高耐圧化）及び高信頼性化の要求に応えたプレーナ型ＩＧＢＴを得ることができる。

実施の形態２
実施の形態１では、ゲート電極１を、ゲート絶縁膜６０上に設けられたポリシリコン膜１ａと、このポリシリコン膜１ａ上に、ポリシリコンに不純物をドープして低抵抗化したドープポリシリコン膜１ｂを設けた構成としたものを示した。図２は実施の形態２を説明する部分拡大図であり、図１のゲート電極１の部分を拡大したものに相当する。この実施の形態２が実施の形態１と相違する点は、ドープポリシリコン膜１ｂに含まれる不純物に濃度勾配を持たせたところである。具体的には、図２に示す不純物濃度分布のように、ドープポリシリコン膜１ｂの厚さ方向に不純物濃度勾配を持たせ、ドープポリシリコン膜１ｂの上部での不純物濃度を最も高くして、厚さ方向、即ちポリシリコン膜１ａに向かって不純物濃度を減少させ、ポリシリコン膜１ｂに接触するドープポリシリコン膜１ｂの底部での不純物濃度を最も低く、或いはゼロにしている。なお図８に示したものと同じ又は相当するものについては同じ符号を付して説明は省略する。

かかる図２の構造によれば、ゲート電極１の抵抗が図２に示す抵抗分布のようになり、ドープポリシリコン膜１ｂの上部に低抵抗な領域を有することにより、実施の形態１と同様にターンオフ耐量の低下を防止できる。

またポリシリコン膜１ａと接するドープポリシリコン膜１ｂの底部において、ドープポリシリコン膜１ｂの不純物濃度を最も低く、或いはゼロにしているので、ドープポリシリコン膜１ｂに含まれる不純物がゲート絶縁膜６０又はｎ⁻層５７に自然に拡散するオートドープが、実施の形態１に比して一層抑制される。このためオートドープにより懸念されるゲートリーク特性や主耐圧リーク特性に対する影響を一層排除することが出来る。

これによりゲート配線５３の間隔が広くなるような場合であっても、分流アンバランスの改善によりターンオフ耐量の低下が防止され、加えて不純物のオートドープの一層の抑制により、懸念されるゲートリーク特性や主耐圧リーク特性に対する影響も一層排除可能となるため、より大電流化（高耐圧化）及び高信頼性化の要求に応えたプレーナ型ＩＧＢＴを得ることができる。

実施の形態３
実施の形態１で示したポリシリコン膜１ａとドープポリシリコン膜１ｂからなるゲート電極１は、図９で示したテラスゲート構造を有するプレーナゲート型ＩＧＢＴにも応用可能である。図３はこの発明の実施の形態３に係る電力用半導体装置であるテラスゲート構造を有したプレーナゲート型ＩＧＢＴの部分断面図であり、図７に示すＩＧＢＴセル５４のＡ−Ａ断面におけるセル構造を示したものである。図３において従来技術で示した図９と相違する点は、テラスゲート部６５において、ゲート電極２を、ゲート絶縁膜６０上に設けたポリシリコン膜２ａと、このポリシリコン膜２ａ上に、ポリシリコンに不純物をドープして低抵抗化したドープポリシリコン膜２ｂを設けた構成としたところである。なおゲート電極２の延設方向（図３においては紙面前後方向）にある端部はゲート配線５３に接続されている。その他の構造については図８及び図９に示したものと同じ又は相当するものであるため同じ符号を付して説明は省略する。

かかる図３の構造によれば、テラスゲート部６５において、ゲート電極２を、ゲート絶縁膜６０上に設けたポリシリコン膜２ａと、このポリシリコン膜２ａ上に、ポリシリコンに不純物をドープして低抵抗化したドープポリシリコン膜２ｂを設けた構成としたので、ゲート電極２のゲート抵抗が従来に比して低減される。そのため実施の形態１と同様にターンオフ耐量の低下を防止できる。

また実施の形態１と同様に、ドープポリシリコン膜２ｂに含まれる不純物がゲート絶縁膜６０又はｎ⁻層５７に自然に拡散するオートドープが抑制される。このためオートドープにより懸念されるゲートリーク特性や主耐圧リーク特性に対する影響を排除できる。

これによりゲート配線５３の間隔が広くなるような場合であっても、分流アンバランスの改善によりターンオフ耐量の低下が防止され、加えて不純物のオートドープの抑制により、懸念されるゲートリーク特性や主耐圧リーク特性に対する影響も一層排除可能となるため、より大電流化（高耐圧化）及び高信頼性化の要求に応えたプレーナ型ＩＧＢＴを得ることができる。

実施の形態４
実施の形態３では、テラスゲート部６５において、ゲート電極２を、ゲート絶縁膜６０上に設けたポリシリコン膜２ａと、このポリシリコン膜２ａ上に、ポリシリコンに不純物をドープして低抵抗化したドープポリシリコン膜２ｂを設けた構成としたものを示したが、ドープポリシリコン膜２ｂに実施の形態２と同様に不純物濃度勾配を持たせてもよい。この場合実施の形態２と同じく、ターンオフ耐量の低下の防止に加え、ドープポリシリコン膜２ｂに含まれる不純物のゲート絶縁膜６０又はｎ⁻層５７へのオートドープが一層抑制されるため、オートドープにより懸念されるＩＧＢＴのゲートリーク特性や主耐圧リーク特性に対する影響を一層排除することができるため、より大電流化及び高信頼性化の要求に応えたプレーナゲート型ＩＧＢＴを得ることが出来る。

実施の形態５
この発明の実施の形態５について説明する。図４（ａ），（ｂ）は図７に示すＩＧＢＴセル５４の平面図及びＡ−Ａ断面を示す部分断面図であり、この発明の実施の形態５に係る電力用半導体装置であるダミートレンチを有するトレンチゲート型ＩＧＢＴのセル構造を示したものである。なお図４（ａ）は理解し易くするためにエミッタ電極５１を除いたものを示してある。図４において、ｐ^＋コレクタ層５５（第１導電型の第１の半導体層）、ｎ^＋バッファ層５６（第２導電型の第２の半導体層）、ｎ⁻層５７（第２導電型の第３の半導体層）、エミッタ電極５１（第１の主電極）、コレクタ電極６３（第２の主電極）、ｐベース層６６（第１導電型の第４の半導体層）及びダミートレンチ６８（トレンチ６８ａ、絶縁膜６８ｂ、ダミー電極６８ｃ）は、図１０で示したものと同じ又は相当するものであり同じ符号を付して説明は省略する。３及び４は互いに近設されかつ並設された２つのトレンチゲートであり、ｐベース層６６表面からｎ⁻層５７に達するように設けられている。この２つのトレンチゲート３及び４は、それぞれトレンチ３ａ，４ａとトレンチ３ａ，４ａの内面に設けられた酸化膜などの絶縁体からなるゲート絶縁膜３ｂ，４ｂ及びゲート絶縁膜３ｂ，４ｂ内部を埋めるように設けられたポリシリコンなどの導電体からなるゲート電極３ｃ，４ｃから構成されている。６は２つのトレンチゲート３及び４の各々の片側のみに隣接してｐベース層６６の表面内に設けられたｎ^＋エミッタ領域（第２導電型の第１の半導体領域）である。図４においては、２つのトレンチゲート３及び４を極力近設させるために、ｎ^＋エミッタ領域６は２つのトレンチゲート３及び４の両外側に設けている。７はｎ^＋エミッタ領域６の一部と２つのトレンチゲート３及び４を覆うように設けられた層間絶縁膜、５１は図７で示したエミッタ電極であり、層間絶縁膜７、ｐベース層６６、ダミートレンチ６８及びｎ^＋エミッタ領域６の露出部を覆うように設けられている。なおゲート電極３ｃ、４ｃは、その延設方向（図４（ａ）においては紙面上下方向、図４（ｂ）においては紙面前後方向）にある端部でゲート配線５３に接続されている。

かかる図４の構造によれば、互いに近設されかつ並設された２つのトレンチゲート３及び４のそれぞれ片側のみに隣接して、ｐベース層６６表面内にｎ^＋エミッタ領域６を設けたので、２つのトレンチゲート３及び４でもって１つのトレンチゲートのように動作するようになり、ゲート電極の断面積が実質的に増加するため、より具体的には、ゲート電極の断面積がトレンチゲート３のゲート電極３ｃの断面積とトレンチゲート４のゲート電極４ｃの断面積の和となり増加（ここでは従来に比して約２倍となる。）するため、ゲート抵抗が従来に比して低減される。このためゲート配線５３に近い位置のＩＧＢＴセル５４とゲート配線５３から離れた位置（例えばゲート配線間の中央位置）のＩＧＢＴセル５４のゲート抵抗の差が小さくなる。よってゲート配線５３に近い位置とゲート配線５３から離れた位置のＩＧＢＴセル５４におけるターンオフ時の分流アンバランスが改善され、ゲート配線５３から離れた位置のＩＧＢＴセル５４に電流が集中し発熱することが無くなるため、ターンオフ耐量の低下を防止できる。

また２つのトレンチゲート３及び４の各々には、片側のみに隣接してｎ^＋エミッタ領域６を設けているので、ターンオン時においてｎチャネルが片側のみにしか形成されない。よって短絡時の電流損失を低く抑えることができるため、ダミートレンチ６８が無いような場合であっても、短絡耐量の確保が可能になる。さらにダミートレンチ６８を設けることにより短絡耐量は一層向上する。

これによりゲート配線５３の間隔が広くなるような場合であっても、分流アンバランスの改善によりターンオフ耐量の低下が防止されるため、大電流化及び高信頼性化の要求に応えたトレンチゲート型ＩＧＢＴを得ることが出来る。さらにダミートレンチを設けることにより短絡耐量が一層向上するため、より大電流化及び高信頼性化の要求に応えたトレンチゲート型ＩＧＢＴを得ることが出来る。

実施の形態６
この発明の実施の形態６について説明する。図５（ａ），（ｂ）は図７に示すＩＧＢＴセル５４の平面図及びＡ−Ａ断面を示す部分断面図であり、この発明の実施の形態６に係る電力用半導体装置であるトレンチゲート型ＩＧＢＴのセル構造を示したものである。なお図５（ａ）は理解し易くするためにエミッタ電極５１を除いたものを示してある。図５において、ｐ^＋コレクタ層５５（第１導電型の第１の半導体層）、ｎ^＋バッファ層５６（第２導電型の第２の半導体層）、ｎ⁻層５７（第２導電型の第３の半導体層）、エミッタ電極５１（第１の主電極）、コレクタ電極６３（第２の主電極）、ｐベース層６６（第１導電型の第４の半導体層）は、図１０で示したものと同じ又は相当するものであり同じ符号を付して説明は省略する。８はｐベース層６６表面からｎ⁻層５７に達するように設けられたトレンチゲートであり、このトレンチゲート８はトレンチ８ａとトレンチ８ａの内面に設けられた酸化膜などの絶縁体からなるゲート絶縁膜８ｂ及びゲート絶縁膜８ｂ内部を埋めるように設けられたポリシリコンなどの導電体からなるゲート電極８ｃから構成されている。９はトレンチゲート８の片側のみに隣接してｐベース層６６の表面内に設けられたｎ^＋エミッタ領域（第２導電型の第１の半導体領域）、１０はｎ^＋エミッタ領域９の一部とトレンチゲート８を覆うように設けられた層間絶縁膜、５１は図７で示したエミッタ電極であり、層間絶縁膜１０、ｐベース層６６及びｎ^＋エミッタ領域９の露出部を覆うように設けられている。なおゲート電極８ｃは、その延設方向（図５（ａ）においては紙面上下方向、図５（ｂ）においては紙面前後方向）にある端部でゲート配線５３に接続されている。

かかる図５の構造によれば、トレンチゲート８の片側のみに隣接してｐベース層６６の表面内にｎ^＋エミッタ領域９を設けたので、トレンチゲート８に供給される電流が従来に比して低減されるため、トレンチゲート８のゲート電極８ｃの実効的な断面積が大きくなり、トレンチゲート８のゲート抵抗は従来に比して低減される。そのためゲート配線５３に近い位置のＩＧＢＴセル５４とゲート配線５３から離れた位置（例えばゲート配線間の中央位置）のＩＧＢＴセル５４のゲート抵抗の差が小さくなる。よってゲート配線５３に近い位置とゲート配線５３から離れた位置のＩＧＢＴセル５４におけるターンオフ時の分流アンバランスが改善され、ゲート配線５３から離れた位置のＩＧＢＴセル５４に電流が集中し発熱することが無くなるため、ターンオフ耐量の低下を防止できる。

またトレンチゲート８の片側のみに隣接してｎ^＋エミッタ領域９を設けているので、ターンオン時においてｎチャネルが片側のみにしか形成されない。よって短絡時の電流損失を低く抑えることができるため、短絡耐量の確保が可能になる。さらに実施の形態５で示したようなダミートレンチ６８を設けることにより短絡耐量の一層の向上が可能となる。

実施の形態７
実施の形態６では、トレンチゲート８の片側のみに隣接してｐベース層６６の表面内にｎ^＋エミッタ領域９を設けたものを示したが、ｎ^＋エミッタ領域９はトレンチゲート８の片側のみに設けられていれば実施の形態６と同等の効果を得ることができる。例えば図６に示すように、ｎ^＋エミッタ領域９を所定の長さを有する第１のｎ^＋エミッタ領域９ａと第２のｎ^＋エミッタ領域９ｂとして、トレンチゲート８の延設方向（図６（ａ）においては紙面上下方向、図６（ｂ）及び図６（ｃ）においては紙面前後方向）に隣接してｐベース層６６の表面内に交互に設けてもよい。なお図６において、図６（ａ）は図７に示すＩＧＢＴセル５４の平面図であり、図６（ｂ）及び図６（ｃ）は図６（ａ）におけるＢ−Ｂ断面及びＣ−Ｃ断面を示す部分断面図である。また図６において実施の形態６の図５と同じ又は相当するものについては同じ符号を付して説明は省略する。

この発明の実施の形態１に係る電力用半導体装置であるプレーナゲート型ＩＧＢＴの部分断面図である。この発明の実施の形態２に係る電力用半導体装置であるプレーナゲート型ＩＧＢＴの部分拡大図である。この発明の実施の形態３に係る電力用半導体装置であるプレーナゲート型ＩＧＢＴの部分断面図である。この発明の実施の形態５に係る電力用半導体装置であるトレンチゲート型ＩＧＢＴの平面図及び部分断面図である。この発明の実施の形態６に係る電力用半導体装置であるトレンチゲート型ＩＧＢＴの平面図及び部分断面図である。この発明の実施の形態７に係る電力用半導体装置であるトレンチゲート型ＩＧＢＴの平面図及び部分断面図である。従来の電力用半導体装置であるＩＧＢＴチップを示す平面図である。従来の電力用半導体装置であるプレーナゲート型ＩＧＢＴの部分断面図である。従来の電力用半導体装置であるテラスゲート構造を有するプレーナゲート型ＩＧＢＴの部分断面図である。従来の電力用半導体装置であるダミートレンチ構造を備えたトレンチゲート型ＩＧＢＴの部分断面図である。

符号の説明

１ゲート電極、１ａポリシリコン膜、１ｂドープポリシリコン膜、５０ＩＧＢＴチップ、５１エミッタ電極、５２ゲートパッド、５３ゲート配線、５４ＩＧＢＴセル、５５ｐ^＋コレクタ層、５６ｎ^＋バッファ層、５７ｎ⁻層、５８ｐベース領域、５９ｎ^＋エミッタ領域、６０ゲート絶縁膜、６１ゲート電極、６２層間絶縁膜、６３コレクタ電極

Claims

第１導電型の第１の半導体層、
前記第１の半導体層の一方面上に設けられた第２導電型の第２の半導体層、
前記第２の半導体層上に設けられた第２導電型の第３の半導体層、
前記第３の半導体層の表面内に選択的に設けられた第１導電型の第１の半導体領域、
前記第１の半導体領域の表面内に選択的に設けられた第２導電型の第２の半導体領域、
前記第３の半導体層と前記第１の半導体領域及び一部の前記第２の半導体領域の上に設けられたゲート絶縁膜、
前記ゲート絶縁膜上に設けられたポリシリコン膜と、このポリシリコン膜上に設けられ不純物がドープされたドープポリシリコン膜からなるゲート電極、
前記第１の半導体領域上に設けられ、かつ前記第２の半導体領域と電気的に接続された第１の主電極、
前記第１の半導体層の他方面上に設けられた第２の主電極、
を備え、
前記ドープポリシリコン膜にドープされた前記不純物は、厚さ方向に濃度勾配を有し、前記濃度勾配は、前記ドープポリシリコン膜の上部において前記不純物濃度が最も高く、前記ドープポリシリコン膜の底部において前記不純物濃度が最も低くなるように設け、
前記第３の半導体層上に設けられた前記ゲート絶縁膜の厚さを厚くしたテラスゲート部を備え、
前記ドープポリシリコン膜は、前記テラスゲート部に位置する前記ポリシリコン膜上にのみ設けたことを特徴とする電力用半導体装置。