JP2002009255A - 不揮発半導体記憶装置 - Google Patents
不揮発半導体記憶装置Info
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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Abstract
(57)【要約】
【課題】 データ保持中に強誘電体にかかるバイアスが
リーク電流によって消失し、記憶されたデータが短時間
で破壊される。 【解決手段】 強誘電体３がＮ型伝導が支配的であると
きはシリコン基板８をＮ型としてＰチャネルＦＥＴを形
成し、強誘電体がＰ型伝導が支配的であるときはシリコ
ン基板８をＰ型としてＮチャネルＦＥＴを形成する。
リーク電流によって消失し、記憶されたデータが短時間
で破壊される。 【解決手段】 強誘電体３がＮ型伝導が支配的であると
きはシリコン基板８をＮ型としてＰチャネルＦＥＴを形
成し、強誘電体がＰ型伝導が支配的であるときはシリコ
ン基板８をＰ型としてＮチャネルＦＥＴを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体キャパシ
タをゲート電位の制御に用いる電界効果型のトランジス
タ（ＦＥＴ）からなる不揮発半導体記憶装置に関する。
タをゲート電位の制御に用いる電界効果型のトランジス
タ（ＦＥＴ）からなる不揮発半導体記憶装置に関する。
【０００２】
【従来の技術】ゲートに強誘電体を具備した従来の電界
効果型トランジスタ（ＦＥＴ）は、たとえば図４に示す
ような構成からなる。ここで、４３はたとえばジルコン
−チタン酸鉛（ＰＺＴ）またはタンタル酸ビスマス−ス
トロンチウム（ＳＢＴ）などの金属酸化物からなる強誘
電体、４４はシリコン酸化膜、４０はゲート電極、４５
はソース領域、４６はドレイン領域、４７はチャネル、
４８はシリコン基板である。
効果型トランジスタ（ＦＥＴ）は、たとえば図４に示す
ような構成からなる。ここで、４３はたとえばジルコン
−チタン酸鉛（ＰＺＴ）またはタンタル酸ビスマス−ス
トロンチウム（ＳＢＴ）などの金属酸化物からなる強誘
電体、４４はシリコン酸化膜、４０はゲート電極、４５
はソース領域、４６はドレイン領域、４７はチャネル、
４８はシリコン基板である。
【０００３】この構成において、強誘電体４３は上向き
または下向きに分極でき、この二つの分極の状態に対応
させてその強誘電体ＦＥＴのゲート下のシリコン基板の
表面ポテンシャルの深さを二つの異なる状態のどちらか
に設定できるものとする。このときゲート下のシリコン
基板の表面ポテンシャルは、強誘電体ＦＥＴのソース−
ドレイン間の抵抗を支配するので、分極の向きによって
ソース−ドレイン間の抵抗は高い値と低い値の二つの状
態のいずれかとなり、この状態は強誘電体４３の分極が
保持される限り保持（記憶）される。したがって、強誘
電体ＦＥＴは不揮発のメモリ装置に応用できる。
または下向きに分極でき、この二つの分極の状態に対応
させてその強誘電体ＦＥＴのゲート下のシリコン基板の
表面ポテンシャルの深さを二つの異なる状態のどちらか
に設定できるものとする。このときゲート下のシリコン
基板の表面ポテンシャルは、強誘電体ＦＥＴのソース−
ドレイン間の抵抗を支配するので、分極の向きによって
ソース−ドレイン間の抵抗は高い値と低い値の二つの状
態のいずれかとなり、この状態は強誘電体４３の分極が
保持される限り保持（記憶）される。したがって、強誘
電体ＦＥＴは不揮発のメモリ装置に応用できる。
【０００４】このような構成の強誘電体ＦＥＴにおいて
二つの異なる論理状態を記憶させ、これを読み出すため
の従来の技術は、たとえば強誘電体４３が下向きに分極
した状態を論理“１”、上向きに分極した状態を論理
“０”、に対応させる。分極を下向きにするには、シリ
コン基板４８の裏面を接地電位とし、ゲート電極４０に
強い正の電圧を、上向きにするには強い負の電圧をそれ
ぞれ印加する。そののちゲート電極４０の電圧は、これ
につながるトランジスタの接合リークにより急速に接地
電位になる。したがって、データ書き込み後のデータは
ゲート電極４０およびシリコン基板４８とが同電位の状
態で維持される。
二つの異なる論理状態を記憶させ、これを読み出すため
の従来の技術は、たとえば強誘電体４３が下向きに分極
した状態を論理“１”、上向きに分極した状態を論理
“０”、に対応させる。分極を下向きにするには、シリ
コン基板４８の裏面を接地電位とし、ゲート電極４０に
強い正の電圧を、上向きにするには強い負の電圧をそれ
ぞれ印加する。そののちゲート電極４０の電圧は、これ
につながるトランジスタの接合リークにより急速に接地
電位になる。したがって、データ書き込み後のデータは
ゲート電極４０およびシリコン基板４８とが同電位の状
態で維持される。
【０００５】このデータ保持状態を、図５に示すエネル
ギーバンド図を用いて説明する。たとえば、シリコン基
板４８をＰ型とし、ソース領域４５およびドレイン領域
４６をＮ型とする。この構成でゲート電極４０に正のバ
イアスを印加し、分極が下向き（論理“１”の状態）に
データを書き込み、そののちゲート電極４０を接地した
あとのエネルギーバンド図は、図５（ａ）に示すよう
に、シリコン基板４８に負にイオン化した空乏層が基板
深くまでひろがり、Ｎ型伝導チャネル３５が形成され、
シリコン基板４８の界面ポテンシャルが接地電位より下
がる。ここで、３１はゲート電極の伝導帯、３２，３
３，および３４はそれぞれ強誘電体、シリコン酸化膜、
およびシリコン基板のエネルギーバンドである。図５の
中で示す矢印３０は強誘電体の分極の方向を、破線はフ
ェルミ準位を表す。一方、分極が上向き（論理“０”の
状態）にデータを書き込んだあとは図５（ｂ）に示すよ
うに、シリコン基板４８の界面にＰ型のキャリアである
正孔が蓄積し、シリコン基板４８にはＮ型伝導チャネル
は形成されないから、シリコン基板４８の界面ポテンシ
ャルは接地電位になる。
ギーバンド図を用いて説明する。たとえば、シリコン基
板４８をＰ型とし、ソース領域４５およびドレイン領域
４６をＮ型とする。この構成でゲート電極４０に正のバ
イアスを印加し、分極が下向き（論理“１”の状態）に
データを書き込み、そののちゲート電極４０を接地した
あとのエネルギーバンド図は、図５（ａ）に示すよう
に、シリコン基板４８に負にイオン化した空乏層が基板
深くまでひろがり、Ｎ型伝導チャネル３５が形成され、
シリコン基板４８の界面ポテンシャルが接地電位より下
がる。ここで、３１はゲート電極の伝導帯、３２，３
３，および３４はそれぞれ強誘電体、シリコン酸化膜、
およびシリコン基板のエネルギーバンドである。図５の
中で示す矢印３０は強誘電体の分極の方向を、破線はフ
ェルミ準位を表す。一方、分極が上向き（論理“０”の
状態）にデータを書き込んだあとは図５（ｂ）に示すよ
うに、シリコン基板４８の界面にＰ型のキャリアである
正孔が蓄積し、シリコン基板４８にはＮ型伝導チャネル
は形成されないから、シリコン基板４８の界面ポテンシ
ャルは接地電位になる。
【０００６】このように、分極の向きによってゲート下
のシリコン基板４８の界面ポテンシャルが異なるので、
ソース−ドレイン間に電位差を与えると、分極の向きに
よって流れる電流が異なることになる。すなわち、シリ
コン基板４８の界面ポテンシャルが接地電位より下がっ
た論理“１”の状態はソース−ドレイン間は低抵抗(Ｏ
Ｎ状態）であり大きな電流が流れ、シリコン基板４８の
ポテンシャルが接地電位である論理“０”の状態はソー
ス−ドレイン間は高抵抗（ＯＦＦ状態）であり電流はほ
とんど流れない。このようにしてソース−ドレイン間の
電流を調べれば、強誘電体ＦＥＴがＯＮ状態にあるかＯ
ＦＦ状態にあるかを知ることができる。
のシリコン基板４８の界面ポテンシャルが異なるので、
ソース−ドレイン間に電位差を与えると、分極の向きに
よって流れる電流が異なることになる。すなわち、シリ
コン基板４８の界面ポテンシャルが接地電位より下がっ
た論理“１”の状態はソース−ドレイン間は低抵抗(Ｏ
Ｎ状態）であり大きな電流が流れ、シリコン基板４８の
ポテンシャルが接地電位である論理“０”の状態はソー
ス−ドレイン間は高抵抗（ＯＦＦ状態）であり電流はほ
とんど流れない。このようにしてソース−ドレイン間の
電流を調べれば、強誘電体ＦＥＴがＯＮ状態にあるかＯ
ＦＦ状態にあるかを知ることができる。
【０００７】このように一つの強誘電体ＦＥＴの論理状
態を読み出すにおいては、ソース−ドレイン間に電位差
を与えるのみでゲート電極４０にバイアスを印加する必
要はない。すなわち、強誘電体ＦＥＴのＯＮ状態はＭＯ
Ｓトランジスタのデプレッション状態に相当する。
態を読み出すにおいては、ソース−ドレイン間に電位差
を与えるのみでゲート電極４０にバイアスを印加する必
要はない。すなわち、強誘電体ＦＥＴのＯＮ状態はＭＯ
Ｓトランジスタのデプレッション状態に相当する。
【０００８】しかし、図５（ａ）および（ｂ）に示すよ
うに、データを書き込んだあとは、強誘電体４３には正
または負のバイアスが必ず発生している。これらのバイ
アスを相殺するように酸化膜４４およびシリコン基板４
８に電位が配分され、これらの電位配分がＯＮまたはＯ
ＦＦの状態を決定している。
うに、データを書き込んだあとは、強誘電体４３には正
または負のバイアスが必ず発生している。これらのバイ
アスを相殺するように酸化膜４４およびシリコン基板４
８に電位が配分され、これらの電位配分がＯＮまたはＯ
ＦＦの状態を決定している。
【０００９】
【発明が解決しようとする課題】しかし、強誘電体４３
は絶縁体に類するものの、その比抵抗は高々１０15Ω・
５ｍ程度なので、その厚さを１００ｎｍとすると、１５
ｍ2当りの抵抗は１０7Ωとなる。
は絶縁体に類するものの、その比抵抗は高々１０15Ω・
５ｍ程度なので、その厚さを１００ｎｍとすると、１５
ｍ2当りの抵抗は１０7Ωとなる。
【００１０】図４に示されるように、強誘電体４３の面
積は強誘電体ＦＥＴのゲート面積とほぼ同じなので、以
下、強誘電体の面積とゲート面積を１５ｍ2に規格化し
て、その電気特性を議論する。
積は強誘電体ＦＥＴのゲート面積とほぼ同じなので、以
下、強誘電体の面積とゲート面積を１５ｍ2に規格化し
て、その電気特性を議論する。
【００１１】図４においてゲート電極４０とシリコン基
板４８が接地電位である状態を等価回路で表すと、図５
のようになる。ここで、図６に示すように、ＣOXはシリ
コン酸化膜の容量、ＣFは強誘電体の容量、ＲFは強誘電
体の内部抵抗である。ＣOXは標準的なＭＯＳトランジス
タのシリコン酸化膜の容量から高々０．１μＦ／５
ｍ 2、ＣFは１μＦ／５ｍ2で、これらの並列容量はほぼ
１μＦ／５ｍ2となる。ＲFは先の議論により１０7Ω・
５ｍ2であるから、図６の等価回路における仮想的な浮
遊電極５０の電位は、容量ＣOXとＣFとが抵抗ＲFを介し
て放電することによって時間とともに指数関数的に低下
する。その時定数は（ＣOX＋ＣF）×ＲFなので、１０秒
と計算できる。実際には、ゲート中のトラップや低電圧
領域でのオーム性伝導からのずれにより時定数は伸びる
傾向にあるが、それでも高々１０3秒が実験的限界であ
る。
板４８が接地電位である状態を等価回路で表すと、図５
のようになる。ここで、図６に示すように、ＣOXはシリ
コン酸化膜の容量、ＣFは強誘電体の容量、ＲFは強誘電
体の内部抵抗である。ＣOXは標準的なＭＯＳトランジス
タのシリコン酸化膜の容量から高々０．１μＦ／５
ｍ 2、ＣFは１μＦ／５ｍ2で、これらの並列容量はほぼ
１μＦ／５ｍ2となる。ＲFは先の議論により１０7Ω・
５ｍ2であるから、図６の等価回路における仮想的な浮
遊電極５０の電位は、容量ＣOXとＣFとが抵抗ＲFを介し
て放電することによって時間とともに指数関数的に低下
する。その時定数は（ＣOX＋ＣF）×ＲFなので、１０秒
と計算できる。実際には、ゲート中のトラップや低電圧
領域でのオーム性伝導からのずれにより時定数は伸びる
傾向にあるが、それでも高々１０3秒が実験的限界であ
る。
【００１２】これは、強誘電体４３にかかるバイアスが
１０3秒程度で伝導チャネルが消失することを意味し、
記憶されたデータが短時間で破壊されることになる。
１０3秒程度で伝導チャネルが消失することを意味し、
記憶されたデータが短時間で破壊されることになる。
【００１３】強誘電体ＦＥＴを不揮発メモリとして実用
化するには、データの記憶保持はすくなくとも１０年
（すなわち、１０8秒）以上必要であるが、このために
は、強誘電体の比抵抗を少なくとも５桁以上の１０20Ω
・５ｍ程度まであげなければならない。しかしながら、
このような高比抵抗の強誘電体を得る技術的手段は存在
せず、このことが強誘電体ＦＥＴの工業的実用化を妨げ
る一要因となっていた。
化するには、データの記憶保持はすくなくとも１０年
（すなわち、１０8秒）以上必要であるが、このために
は、強誘電体の比抵抗を少なくとも５桁以上の１０20Ω
・５ｍ程度まであげなければならない。しかしながら、
このような高比抵抗の強誘電体を得る技術的手段は存在
せず、このことが強誘電体ＦＥＴの工業的実用化を妨げ
る一要因となっていた。
【００１４】
【課題を解決するための手段】上記の問題を解決するた
めに、本発明はシリコン基板上にソース領域とドレイン
領域を設け、それらの間の上に形成した誘電体と、その
上に直接形成した強誘電体と、その上に形成したゲート
電極からなる電界効果型トランジスタ（ＦＥＴ）におい
て、前記強誘電体がＮ型伝導が支配的であるときは前記
シリコン基板をＮ型とし、前記ソース領域およびドレイ
ン領域をＰ型としてＰチャネルＦＥＴを形成し、前記強
誘電体がＰ型伝導が支配的であるときは前記シリコン基
板をＰ型とし、前記ソース領域およびドレイン領域をＮ
型としてＮチャネルＦＥＴを形成する不揮発半導体記憶
装置からなる。
めに、本発明はシリコン基板上にソース領域とドレイン
領域を設け、それらの間の上に形成した誘電体と、その
上に直接形成した強誘電体と、その上に形成したゲート
電極からなる電界効果型トランジスタ（ＦＥＴ）におい
て、前記強誘電体がＮ型伝導が支配的であるときは前記
シリコン基板をＮ型とし、前記ソース領域およびドレイ
ン領域をＰ型としてＰチャネルＦＥＴを形成し、前記強
誘電体がＰ型伝導が支配的であるときは前記シリコン基
板をＰ型とし、前記ソース領域およびドレイン領域をＮ
型としてＮチャネルＦＥＴを形成する不揮発半導体記憶
装置からなる。
【００１５】これにより、データ保持に強誘電体にバイ
アスがかかっても、バイアスに順方向の極性を持つ電荷
の担体は少数となるので、リークによる電荷の損失が生
じず、長時間にわたってデータを保持できるメモリセル
を提供できる。
アスがかかっても、バイアスに順方向の極性を持つ電荷
の担体は少数となるので、リークによる電荷の損失が生
じず、長時間にわたってデータを保持できるメモリセル
を提供できる。
【００１６】
【発明の実施の形態】図１は、本発明の実施の形態にお
ける不揮発半導体記憶装置を示す断面図である。
ける不揮発半導体記憶装置を示す断面図である。
【００１７】図１に示すように、本発明の不揮発半導体
記憶装置は、シリコン基板８上にソース領域５とドレイ
ン領域６を設け、それらの間の上に形成した誘電体４
と、その上に直接形成した強誘電体３と、その上に形成
したゲート電極１０からなる電界効果型トランジスタ
（ＦＥＴ）において、強誘電体３がＮ型伝導が支配的で
あるときはシリコン基板８をＮ型とし、ソース領域５お
よびドレイン領域６をＰ型としてＰチャネルＦＥＴを形
成し、強誘電体３がＰ型伝導が支配的であるときはシリ
コン基板８をＰ型とし、ソース領域５およびドレイン領
域６をＮ型としてＮチャネルＦＥＴを形成するというも
のである。この構成によって、リークによる電荷の損失
が生じず、長時間にわたってデータを保持できるという
作用を有する。
記憶装置は、シリコン基板８上にソース領域５とドレイ
ン領域６を設け、それらの間の上に形成した誘電体４
と、その上に直接形成した強誘電体３と、その上に形成
したゲート電極１０からなる電界効果型トランジスタ
（ＦＥＴ）において、強誘電体３がＮ型伝導が支配的で
あるときはシリコン基板８をＮ型とし、ソース領域５お
よびドレイン領域６をＰ型としてＰチャネルＦＥＴを形
成し、強誘電体３がＰ型伝導が支配的であるときはシリ
コン基板８をＰ型とし、ソース領域５およびドレイン領
域６をＮ型としてＮチャネルＦＥＴを形成するというも
のである。この構成によって、リークによる電荷の損失
が生じず、長時間にわたってデータを保持できるという
作用を有する。
【００１８】（実施の形態１）本発明の実施の形態１に
おける不揮発性半導体装置は、強誘電体３がＰ型伝導が
支配的であるとき、シリコン基板８をＰ型としたもので
ある。ここで、この不揮発性半導体装置のデータ保持状
態を図２に示すエネルギーバンド図に示す。
おける不揮発性半導体装置は、強誘電体３がＰ型伝導が
支配的であるとき、シリコン基板８をＰ型としたもので
ある。ここで、この不揮発性半導体装置のデータ保持状
態を図２に示すエネルギーバンド図に示す。
【００１９】ここで、２１はゲート電極の伝導帯、２
２，２３，および２４はそれぞれ強誘電体、シリコン酸
化膜、およびシリコン基板のエネルギーバンドである。
図２の中で示す矢印２０は強誘電体の分極の方向を、破
線はフェルミ準位を表す。
２，２３，および２４はそれぞれ強誘電体、シリコン酸
化膜、およびシリコン基板のエネルギーバンドである。
図２の中で示す矢印２０は強誘電体の分極の方向を、破
線はフェルミ準位を表す。
【００２０】ここで図１における強誘電体３の内部抵抗
を介したリーク電流の電荷の担体に着目すると、強誘電
体３とシリコン酸化膜４との界面は互いに直接接してい
るので、これらの界面に存在する電荷は分極電荷であ
る。したがって、自由に動き回れる担体はこの界面には
存在しない。
を介したリーク電流の電荷の担体に着目すると、強誘電
体３とシリコン酸化膜４との界面は互いに直接接してい
るので、これらの界面に存在する電荷は分極電荷であ
る。したがって、自由に動き回れる担体はこの界面には
存在しない。
【００２１】そこで、ゲート電極１０をＰ型のシリコン
基板８に対して正にバイアスして分極を基板の方向へ向
けたのち、バイアスをゼロにして図２（ａ）のようにＰ
型シリコン基板の表面に形成されたＮ型伝導チャネル２
５を保持する。
基板８に対して正にバイアスして分極を基板の方向へ向
けたのち、バイアスをゼロにして図２（ａ）のようにＰ
型シリコン基板の表面に形成されたＮ型伝導チャネル２
５を保持する。
【００２２】このとき、図２（ａ）で明らかなように、
強誘電体３にはシリコン基板８に対して負のバイアスが
かかっている。このバイアスにより、電荷の担体が強誘
電体に注入されるのは、シリコン酸化膜４側からの正孔
の注入か、ゲート電極１０側からの電子の注入の二つで
ある。しかし、誘電体３とシリコン酸化膜４との界面近
傍には自由に動き回れる担体はこの界面には存在しない
ので、前者のメカニズムによる担体の注入はない。した
がって、担体の注入はゲート電極１０側からの電子の注
入だけとなる。
強誘電体３にはシリコン基板８に対して負のバイアスが
かかっている。このバイアスにより、電荷の担体が強誘
電体に注入されるのは、シリコン酸化膜４側からの正孔
の注入か、ゲート電極１０側からの電子の注入の二つで
ある。しかし、誘電体３とシリコン酸化膜４との界面近
傍には自由に動き回れる担体はこの界面には存在しない
ので、前者のメカニズムによる担体の注入はない。した
がって、担体の注入はゲート電極１０側からの電子の注
入だけとなる。
【００２３】しかし、本発明によれば、Ｐ型のシリコン
基板にはＰ型伝導が支配的な強誘電体３を用いるので、
ゲート電極１０側から注入された電子は強誘電体３を伝
導できない。伝導できない電子はゲート電極１０と強誘
電体３との界面に局在することになるが、これによって
電子に対する強誘電体３の界面ポテンシャルは加速的に
高くなり、事実上電子の注入は行われなくなる。
基板にはＰ型伝導が支配的な強誘電体３を用いるので、
ゲート電極１０側から注入された電子は強誘電体３を伝
導できない。伝導できない電子はゲート電極１０と強誘
電体３との界面に局在することになるが、これによって
電子に対する強誘電体３の界面ポテンシャルは加速的に
高くなり、事実上電子の注入は行われなくなる。
【００２４】この結果、ゲート電極１０側からの電子の
注入もなくなるので、強誘電体３にかかるバイアスは長
期間維持され、これによって、Ｐ型のシリコン基板８の
表面のＮ型伝導チャネルも維持される。
注入もなくなるので、強誘電体３にかかるバイアスは長
期間維持され、これによって、Ｐ型のシリコン基板８の
表面のＮ型伝導チャネルも維持される。
【００２５】また、上述の構成でゲート電極１０をＰ型
のシリコン基板８に対して負にバイアスして分極をゲー
ト電極の方向へ向けたのち、バイアスをゼロにして図２
（ｂ）のようにＰ型シリコン基板の表面に形成されたＮ
型伝導チャネル２５を消去するとする。このとき、ゲー
ト電極１０への負のバイアスは図５（ｂ）のようなバイ
アスが強誘電体３にかからぬよう，十分小さく調整する
ので、図２（ｂ）のようにエネルギーバンドはほぼ熱平
行状態となり、消失したＮ型伝導チャネル２５は，消失
したまま、ほぼ永続的に維持される。
のシリコン基板８に対して負にバイアスして分極をゲー
ト電極の方向へ向けたのち、バイアスをゼロにして図２
（ｂ）のようにＰ型シリコン基板の表面に形成されたＮ
型伝導チャネル２５を消去するとする。このとき、ゲー
ト電極１０への負のバイアスは図５（ｂ）のようなバイ
アスが強誘電体３にかからぬよう，十分小さく調整する
ので、図２（ｂ）のようにエネルギーバンドはほぼ熱平
行状態となり、消失したＮ型伝導チャネル２５は，消失
したまま、ほぼ永続的に維持される。
【００２６】（実施の形態２）本発明の実施の形態２に
おける不揮発性半導体装置は、強誘電体３がＮ型伝導が
支配的であるとき、シリコン基板８をＮ型としたもので
ある。ここで、この不揮発性半導体装置のデータ保持状
態を図３に示すエネルギーバンド図に示す。
おける不揮発性半導体装置は、強誘電体３がＮ型伝導が
支配的であるとき、シリコン基板８をＮ型としたもので
ある。ここで、この不揮発性半導体装置のデータ保持状
態を図３に示すエネルギーバンド図に示す。
【００２７】ここで、２１はゲート電極の伝導帯、２
２，２３，および２４はそれぞれ強誘電体、シリコン酸
化膜、およびシリコン基板のエネルギーバンド、２６は
Ｎ型シリコン基板のエネルギーバンド、２７はＮ型シリ
コン基板の空乏層である。同様に、図３の中で示す矢印
３０は強誘電体の分極の方向を、破線はフェルミ準位を
表す。
２，２３，および２４はそれぞれ強誘電体、シリコン酸
化膜、およびシリコン基板のエネルギーバンド、２６は
Ｎ型シリコン基板のエネルギーバンド、２７はＮ型シリ
コン基板の空乏層である。同様に、図３の中で示す矢印
３０は強誘電体の分極の方向を、破線はフェルミ準位を
表す。
【００２８】実施の形態２における不揮発半導体記憶装
置は、ゲート電極１０をＮ型のシリコン基板８に対して
負にバイアスして分極をゲート電極１０の方向へ向けた
のち、バイアスをゼロにして図３（ａ）のようにＮ型シ
リコン基板の表面に形成されたＰ型伝導チャネル２７を
保持する。
置は、ゲート電極１０をＮ型のシリコン基板８に対して
負にバイアスして分極をゲート電極１０の方向へ向けた
のち、バイアスをゼロにして図３（ａ）のようにＮ型シ
リコン基板の表面に形成されたＰ型伝導チャネル２７を
保持する。
【００２９】このとき、図３（ａ）で明らかなように、
強誘電体３にはシリコン基板８に対して正のバイアスが
かかっている。このバイアスにより、電荷の担体が強誘
電体に注入されるのは、シリコン酸化膜４側からの電子
の注入か、ゲート電極１０側からの正孔の注入の二つで
ある。しかし、誘電体３とシリコン酸化膜４との界面近
傍には自由に動き回れる担体はこの界面には存在しない
ので、前者のメカニズムによる担体の注入はない。した
がって、担体の注入はゲート電極１０側からの正孔の注
入だけとなる。
強誘電体３にはシリコン基板８に対して正のバイアスが
かかっている。このバイアスにより、電荷の担体が強誘
電体に注入されるのは、シリコン酸化膜４側からの電子
の注入か、ゲート電極１０側からの正孔の注入の二つで
ある。しかし、誘電体３とシリコン酸化膜４との界面近
傍には自由に動き回れる担体はこの界面には存在しない
ので、前者のメカニズムによる担体の注入はない。した
がって、担体の注入はゲート電極１０側からの正孔の注
入だけとなる。
【００３０】しかし、本発明によれば、Ｎ型のシリコン
基板にはＮ型伝導が支配的な強誘電体を用いるので、ゲ
ート電極１０側から注入された正孔は強誘電体３を伝導
できない。伝導できない正孔はゲート電極１０と強誘電
体３との界面に局在することになるが、これによって正
孔に対する強誘電体３の界面ポテンシャルは加速的に高
くなり、事実上正孔の注入は行われなくなる。
基板にはＮ型伝導が支配的な強誘電体を用いるので、ゲ
ート電極１０側から注入された正孔は強誘電体３を伝導
できない。伝導できない正孔はゲート電極１０と強誘電
体３との界面に局在することになるが、これによって正
孔に対する強誘電体３の界面ポテンシャルは加速的に高
くなり、事実上正孔の注入は行われなくなる。
【００３１】この結果、ゲート電極１０側からの正孔の
注入もなくなるので、強誘電体３にかかるバイアスは長
期間維持され、これによって、Ｎ型のシリコン基板８の
表面のＰ型伝導チャネル２７も維持される。
注入もなくなるので、強誘電体３にかかるバイアスは長
期間維持され、これによって、Ｎ型のシリコン基板８の
表面のＰ型伝導チャネル２７も維持される。
【００３２】また、上述の構成でゲート電極１０をＮ型
のシリコン基板８に対して正にバイアスして分極をシリ
コン基板８の方向へ向けたのち、バイアスをゼロにして
図３（ｂ）のようにＰ型シリコン基板の表面に形成され
たＰ型伝導チャネル２７を消去するとする。このとき、
ゲート電極１０への正のバイアスは強誘電体３にバイア
スが発生せぬよう，十分小さく調整するので、図３
（ｂ）のようにエネルギーバンドはほぼ熱平行状態とな
り、消失したＰ型伝導チャネルは，消失したまま、ほぼ
永続的に維持される。
のシリコン基板８に対して正にバイアスして分極をシリ
コン基板８の方向へ向けたのち、バイアスをゼロにして
図３（ｂ）のようにＰ型シリコン基板の表面に形成され
たＰ型伝導チャネル２７を消去するとする。このとき、
ゲート電極１０への正のバイアスは強誘電体３にバイア
スが発生せぬよう，十分小さく調整するので、図３
（ｂ）のようにエネルギーバンドはほぼ熱平行状態とな
り、消失したＰ型伝導チャネルは，消失したまま、ほぼ
永続的に維持される。
【００３３】たとえば、強誘電体がＮ型伝導が支配的な
ＳｒＢｉ2（Ｔａ，Ｎｂ）2Ｏ9であるときには、Ｎ型の
シリコン基板を用いてＰチャネルＦＥＴを形成したほう
が、Ｐ型のシリコン基板を用いてＮチャネルＦＥＴを形
成するよりデータの記憶保持時間は長くなる。
ＳｒＢｉ2（Ｔａ，Ｎｂ）2Ｏ9であるときには、Ｎ型の
シリコン基板を用いてＰチャネルＦＥＴを形成したほう
が、Ｐ型のシリコン基板を用いてＮチャネルＦＥＴを形
成するよりデータの記憶保持時間は長くなる。
【００３４】
【発明の効果】以上のように本発明によれば、シリコン
基板表面に一旦形成された伝導チャネルは長時間保持さ
れ、伝導チャネル消去の操作が行われるまで状態が変化
することはない。また、一旦伝導チャネルの消去が行わ
れると、その状態はほぼ永続的に維持される。
基板表面に一旦形成された伝導チャネルは長時間保持さ
れ、伝導チャネル消去の操作が行われるまで状態が変化
することはない。また、一旦伝導チャネルの消去が行わ
れると、その状態はほぼ永続的に維持される。
【図１】本発明の不揮発半導体装置の素子断面図
【図２】（ａ）本発明の実施の形態１における不揮発半
導体記憶装置のＰ型のシリコン基板とＰ型伝導が支配的
な強誘電体とを用いたときのＮ型伝導チャネルの維持状
態を示すエネルギーバンド図 （ｂ）本発明の実施の形態１における不揮発半導体記憶
装置のＮ型伝導チャネルを消去した状態を示すエネルギ
ーバンド図
導体記憶装置のＰ型のシリコン基板とＰ型伝導が支配的
な強誘電体とを用いたときのＮ型伝導チャネルの維持状
態を示すエネルギーバンド図 （ｂ）本発明の実施の形態１における不揮発半導体記憶
装置のＮ型伝導チャネルを消去した状態を示すエネルギ
ーバンド図
【図３】（ａ）本発明の実施の形態２における不揮発半
導体記憶装置のＮ型のシリコン基板とＮ型伝導が支配的
な強誘電体とを用いたときのＰ型伝導チャネルの維持状
態を示すエネルギーバンド図 （ｂ）本発明の実施の形態２における不揮発半導体記憶
装置のＰ型伝導チャネルを消去した状態を示すエネルギ
ーバンド図
導体記憶装置のＮ型のシリコン基板とＮ型伝導が支配的
な強誘電体とを用いたときのＰ型伝導チャネルの維持状
態を示すエネルギーバンド図 （ｂ）本発明の実施の形態２における不揮発半導体記憶
装置のＰ型伝導チャネルを消去した状態を示すエネルギ
ーバンド図
【図４】従来の金属−強誘電体−絶縁体−シリコンゲー
ト構造のＦＥＴの素子断面図
ト構造のＦＥＴの素子断面図
【図５】（ａ）従来の不揮発半導体記憶装置のＰ型のシ
リコン基板と強誘電体とを用いたときのＮ型伝導チャネ
ルの維持状態を示すエネルギーバンド図 （ｂ）従来の不揮発半導体記憶装置のＮ型伝導チャネル
を消去した状態を示すエネルギーバンド図
リコン基板と強誘電体とを用いたときのＮ型伝導チャネ
ルの維持状態を示すエネルギーバンド図 （ｂ）従来の不揮発半導体記憶装置のＮ型伝導チャネル
を消去した状態を示すエネルギーバンド図
【図６】ＮチャネルＦＥＴのチャネル保持状態の等価回
路図
路図
３ 強誘電体 ４ シリコン酸化膜 ５ ソース領域 ６ ドレイン領域 ７ チャネル ８ シリコン基板 １０ ゲート電極 ２１ ゲート電極の伝導帯 ２２ 強誘電体のエネルギーバンド ２３ 酸化膜のエネルギーバンド ２４ Ｐ型シリコン基板のエネルギーバンド ２５ Ｎ型伝導チャネル ２６ Ｎ型シリコン基板のエネルギーバンド ２７ Ｐ型伝導チャネル
Claims (1)
- 【請求項１】 シリコン基板上にソース領域とドレイン
領域を設け、それらの間の上に形成した誘電体と、その
上に直接形成した強誘電体と、その上に形成したゲート
電極からなる電界効果型トランジスタ（ＦＥＴ）におい
て、前記強誘電体がＮ型伝導が支配的であるときは前記
シリコン基板をＮ型とし、前記ソース領域およびドレイ
ン領域をＰ型としてＰチャネルＦＥＴを形成し、前記強
誘電体がＰ型伝導が支配的であるときは前記シリコン基
板をＰ型とし、前記ソース領域およびドレイン領域をＮ
型としてＮチャネルＦＥＴを形成する不揮発半導体記憶
装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000182643A JP2002009255A (ja) | 2000-06-19 | 2000-06-19 | 不揮発半導体記憶装置 |
| US09/879,081 US6455883B2 (en) | 2000-06-19 | 2001-06-13 | Nonvolatile semiconductor memory |
| DE60118061T DE60118061T2 (de) | 2000-06-19 | 2001-06-19 | Nichtflüchtiger Halbleiterspeicher |
| KR1020010034609A KR100655028B1 (ko) | 2000-06-19 | 2001-06-19 | 비휘발성 반도체 기억장치 |
| CNB011188332A CN1181553C (zh) | 2000-06-19 | 2001-06-19 | 非易失性半导体存储装置 |
| EP01114688A EP1168454B1 (en) | 2000-06-19 | 2001-06-19 | Nonvolatile semiconductor memory |
| TW090114863A TW511275B (en) | 2000-06-19 | 2001-06-19 | Nonvolatile semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000182643A JP2002009255A (ja) | 2000-06-19 | 2000-06-19 | 不揮発半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002009255A true JP2002009255A (ja) | 2002-01-11 |
Family
ID=18683366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000182643A Pending JP2002009255A (ja) | 2000-06-19 | 2000-06-19 | 不揮発半導体記憶装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6455883B2 (ja) |
| EP (1) | EP1168454B1 (ja) |
| JP (1) | JP2002009255A (ja) |
| KR (1) | KR100655028B1 (ja) |
| CN (1) | CN1181553C (ja) |
| DE (1) | DE60118061T2 (ja) |
| TW (1) | TW511275B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007005513A (ja) * | 2005-06-23 | 2007-01-11 | Fujitsu Ltd | 強誘電体メモリ装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004172355A (ja) * | 2002-11-20 | 2004-06-17 | National Institute Of Advanced Industrial & Technology | 強誘電体メモリアレイ |
| FR2973553B1 (fr) * | 2011-03-31 | 2013-03-29 | Thales Sa | Procédé de mise en oeuvre d'une jonction tunnel ferroelectrique, dispositif comprenant une jonction tunnel ferroelectrique et utilisation d'un tel dispositif |
| US11502103B2 (en) * | 2018-08-28 | 2022-11-15 | Intel Corporation | Memory cell with a ferroelectric capacitor integrated with a transtor gate |
| US11018239B2 (en) * | 2019-04-13 | 2021-05-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US11980037B2 (en) | 2020-06-19 | 2024-05-07 | Intel Corporation | Memory cells with ferroelectric capacitors separate from transistor gate stacks |
| US12471289B2 (en) | 2021-12-22 | 2025-11-11 | Intel Corporation | Diagonal memory with vertical transistors and wrap-around control lines |
| US20230262991A1 (en) * | 2022-02-15 | 2023-08-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Ferroelectric memory device with leakage barrier layers |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5578846A (en) * | 1995-03-17 | 1996-11-26 | Evans, Jr.; Joseph T. | Static ferroelectric memory transistor having improved data retention |
| KR0141160B1 (ko) * | 1995-03-22 | 1998-06-01 | 김광호 | 강유전체 메모리 장치 및 그 제조방법 |
-
2000
- 2000-06-19 JP JP2000182643A patent/JP2002009255A/ja active Pending
-
2001
- 2001-06-13 US US09/879,081 patent/US6455883B2/en not_active Expired - Fee Related
- 2001-06-19 KR KR1020010034609A patent/KR100655028B1/ko not_active Expired - Fee Related
- 2001-06-19 TW TW090114863A patent/TW511275B/zh not_active IP Right Cessation
- 2001-06-19 EP EP01114688A patent/EP1168454B1/en not_active Expired - Lifetime
- 2001-06-19 CN CNB011188332A patent/CN1181553C/zh not_active Expired - Fee Related
- 2001-06-19 DE DE60118061T patent/DE60118061T2/de not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007005513A (ja) * | 2005-06-23 | 2007-01-11 | Fujitsu Ltd | 強誘電体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1181553C (zh) | 2004-12-22 |
| KR100655028B1 (ko) | 2006-12-07 |
| TW511275B (en) | 2002-11-21 |
| US20010052607A1 (en) | 2001-12-20 |
| DE60118061D1 (de) | 2006-05-11 |
| US6455883B2 (en) | 2002-09-24 |
| EP1168454B1 (en) | 2006-03-22 |
| KR20010113555A (ko) | 2001-12-28 |
| EP1168454A3 (en) | 2004-03-03 |
| CN1350333A (zh) | 2002-05-22 |
| DE60118061T2 (de) | 2006-08-17 |
| EP1168454A2 (en) | 2002-01-02 |
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