JPH09116036A

JPH09116036A - 不揮発性メモリセルトランジスタ

Info

Publication number: JPH09116036A
Application number: JP7274424A
Authority: JP
Inventors: Satoru Nishikawa; 哲西川
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1995-10-23
Filing date: 1995-10-23
Publication date: 1997-05-02

Abstract

(57)【要約】【課題】ＭＯＳＦＥＴの動作特性を劣化させることな
く、安定した動作が望める不揮発性メモリセルトランジ
スタ。【解決手段】ソース領域１３ａ、ドレイン領域１３
ｂ、およびこれら両領域間の電流路であるチャネル領域
１５を有する半導体層１１と、前記両領域をまたぐよう
に半導体層の表面に設けられた第１ゲート絶縁膜１７
と、この第１ゲート絶縁膜１７上のチャネル領域に対向
する領域に設けられた第１ゲート１９と、半導体層１１
の裏面に設けられた絶縁膜２１と、絶縁膜２１上の、第
１ゲート１９に対向する領域に設けられた第２ゲート２
３とを具えたダブルゲートＭＯＳトランジスタの、前記
絶縁膜２１の全部または少なくとも一部を強誘電体材料
で構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、強誘電体を用い
た不揮発性メモリセルトランジスタに関する。

【０００２】

【従来の技術】強誘電体を用いた不揮発性メモリセルト
ランジスタ（以下、メモリセルともいう。）には、以下
の文献１および２に示されるものがよく知られている。

【０００３】文献１：強誘電体薄膜集積化技術、サイエ
ンスフォーラム、1992。

【０００４】文献２：IEEE TRANSACTIONS ON ULTRASONI
CS,FERROELECTRICS,AND FREQUENCYCONTROL VOL.38,NO.
6,pp.663-671,NOVEMBER 1991。

【０００５】文献１のメモリセルは、スイッチング用の
ＭＯＳＦＥＴ（Field Effect Transistor ；電界効果ト
ランジスタ）およびキャパシタ（容量）からなり、この
キャパシタの絶縁膜の全部または一部を強誘電体として
いる。各セルに接続されている３種のラインのうち、ワ
ードラインに正の電圧を印加してＭＯＳＦＥＴをオン
し、残りのビットラインとドライブラインとの電圧差で
強誘電体を分極させてからＭＯＳＦＥＴをオフする。こ
のとき、ＭＯＳＦＥＴをオフしても強誘電体中には分極
が残留（残留分極）しているので、これを利用して情報
を記憶する。

【０００６】また、文献２のメモリセルは、ＭＯＳＦＥ
Ｔ単体で構成されており、ＭＯＳＦＥＴのゲート絶縁膜
として強誘電体膜を用いた構造である。すなわち、Ｓｉ
基板に設けられたソース、ドレイン領域と、これら両領
域をまたぐようにこの基板の表面に設けられた強誘電体
膜と、強誘電体膜上に設けられたゲート電極からなる。
このメモリセルにおいては、強誘電体膜の分極の極性に
よって、しきい値電圧の大きさが変化する。したがって
これを利用してＭＯＳＦＥＴのオン・オフの状態を不揮
発で記憶する。

【０００７】

【発明が解決しようとする課題】しかしながら、上述し
た不揮発性メモリセルトランジスタには、以下に示すよ
うな問題点があった。

【０００８】上述の文献１のメモリセルにおいては、フ
ラッシュメモリ等と比較して、高速の書き込み消去がで
き、また、書き込み電圧を低くできるという利点があ
る。しかし、ＭＯＳＦＥＴおよびキャパシタの両方を必
要とするため、セル面積が大きくなってしまう。また、
キャパシタに充電された電流を検出することにより読み
出しを行うため、複雑な設計の検出用アンプを必要とす
る。

【０００９】また、上述の文献２のメモリセルでは、各
セルがＭＯＳＦＥＴ単体で構成されているので、セル面
積を小さくできるという利点がある。しかし、ゲート酸
化膜として強誘電体膜を用いているため、次のような新
たな問題が生じる。一般に強誘電体材料（例えばＢｉ₄
Ｔｉ₃ Ｏ₁₂、ＰＺＴ、ＢａＭｇＦ₄ 等）に含まれる元素
はいずれも、通常ＭＯＳＦＥＴの基板材料として用いら
れるシリコン（Ｓｉ）と反応しやすく、また、深い不純
物準位をつくる原因になる。また、文献２のメモリセル
構造のように強誘電体膜をＳｉ基板上に直接設けると強
誘電体膜が剥がれやすくなるため、基板と強誘電体膜と
の間にＳｉＯ₂ 膜等を設けて密着性を良好にするのが一
般的であるが、強誘電体材料中の元素がＳｉＯ₂ 膜中に
イオンとしてとり込まれて可動電荷となるおそれもあ
る。そしてそのために固定電荷が増加し、しきい値電圧
の変動や移動度の劣化等、ＭＯＳＦＥＴの動作特性に悪
影響を与えることが懸念されていた。

【００１０】このため、ＭＯＳＦＥＴの動作特性を劣化
させることなく、安定した動作が望める不揮発性メモリ
セルトランジスタが望まれる。

【００１１】

【課題を解決するための手段】このため、この発明の不
揮発性メモリセルトランジスタによれば、半導体層の表
面側に電界効果トランジスタの構造を設け、および半導
体層の裏面側に電界効果トランジスタのしきい値電圧制
御をすると共にそのしきい値電圧を保持するための制御
部を設けたことを特徴とする。

【００１２】このとき制御部は、半導体層の裏面に設け
られた強誘電体膜と、この強誘電体膜上に設けられた補
助電極とをもって少なくとも構成してあればよい。

【００１３】例えば、次のような構造とするのが好適で
ある。

【００１４】ソース領域、ドレイン領域、およびこれら
両領域間の電流路であるチャネル領域を有する半導体層
と、前記両領域をまたぐように半導体層の表面に設けら
れた第１ゲート絶縁膜と、この第１ゲート絶縁膜上のチ
ャネル領域に対向する領域に設けられた第１ゲートと、
半導体層の裏面に設けられた絶縁膜と、絶縁膜上の、第
１ゲートに対向する領域に設けられた第２ゲートとを具
えたダブルゲートＭＯＳトランジスタの、前記絶縁膜の
全部または少なくとも一部を強誘電体材料で構成する。
ここで、例えば絶縁膜の材料として，Ｂａ₄ Ｔｉ₃
Ｏ₁₂、ＰＺＴ、ＢａＭｇＦ₄ 等の強誘電体のみを用いて
もよいし、半導体層側にＳｉＯ₂ 膜等をさらに設けた積
層膜としてもよい。また、主にＳｉＯ₂ 等からなる膜と
し、第２ゲートに対向する領域中の一部分に強誘電体材
料からなる層を入れるような形としても良い。

【００１５】以上のような構造のメモリセルは、次のよ
うに動作する。半導体層と補助電極（第２ゲート）との
間に電圧を印加し、補助電極の下の強誘電体膜を分極さ
せると、補助電極の極性により、半導体層の裏面側の半
導体層領域であって、この半導体層と強誘電体膜との界
面近傍の、補助電極と対向する領域にほぼ等しい領域
（電荷層形成領域とする。）に、正の電荷が集まった層
（蓄積層）あるいは負の電荷が集まった層（反転層）が
できる。このとき、この電荷層形成領域に蓄積層ができ
ているか反転層ができているかによって、ＦＥＴのしき
い値電圧の大きさが変化するため、これを利用してＦＥ
Ｔのオン・オフの状態を読み出し可能なメモリセルが実
現できる。

【００１６】このように、スイッチング素子として働く
ＦＥＴが設けられているのとは反対側の半導体層の面に
強誘電体膜を設けると、ＦＥＴの動作に悪影響を与える
ことのない不揮発性メモリセルとすることができる。

【００１７】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明をする。各図は発明が理解で
きる程度に、各構成成分の大きさ、形状および位置関係
等を概略的に示してあるにすぎず、したがって図示例に
のみ限定されるものではない。また、断面を表すハッチ
ング等は一部分を除き省略してある。

【００１８】図１は、この発明の不揮発性メモリセルト
ランジスタの基本構造１００を説明するための概略図で
あり、一つのメモリセルの断面図で示してある。図中、
断面を示すハッチングは一部分を除いて省略してある。
なお、これはメモリセル構造を説明するための図であ
り、実際に製造されるメモリセルの形態については後で
述べる。

【００１９】この発明の不揮発性メモリセルトランジス
タ１００によれば、半導体層の表面側にＦＥＴの構造１
０を設け、および半導体層１１の裏面側にＦＥＴのしき
い値電圧制御をすると共にそのしきい値電圧を保持する
ための制御部２０を設けてある。

【００２０】ここでは、不揮発性メモリセルトランジス
タとして、以下に示すいわゆるダブルゲート型ＭＯＳＦ
ＥＴの構造を一例として説明する。すなわち、半導体層
１１をＳｉ等の半導体基板からなる層（Ｓｉ層）とし、
その一方の面を表面１１ａ、他方の面を裏面１１ｂとす
ると、表面１１ａ側にソース領域１３ａ、ドレイン領域
１３ｂ、およびこれら両領域間の電流路であるチャネル
領域１５、また、両領域をまたぐように表面１１ａ上に
設けられた第１ゲート絶縁膜１７と、この第１ゲート絶
縁膜１７上のチャネル領域１５に対向する領域に設けら
れた第１ゲート１９を具えたＭＯＳＦＥＴ１０の構造を
設けている。そして、半導体層１１の裏面１１ｂに、絶
縁膜２１と、この絶縁膜２１上の、第１ゲート１９に対
向する領域に補助電極として第２ゲート２３を設け、こ
れらを制御部２０とする。ここでは、絶縁膜２１の全部
を強誘電体材料とした場合について説明する。また、図
１において、第１ゲート絶縁膜１７と、絶縁膜２１は、
半導体層１１の表面１１ａおよび裏面１１ｂ上を覆うよ
うに設けてあるが、第１ゲート１９および第２ゲート２
３の形状に合わせて、両ゲートから露出している部分を
エッチングにより除去して成形してもよい。ここで、半
導体層１１中の領域であって、裏面１１ｂ側の強誘電体
層（絶縁膜）２１との界面近傍の、第２ゲート２３と対
向する領域にほぼ等しい領域を、電荷層形成領域（図
中、模式的に点線で囲んで示す。）２５とする。電荷層
形成領域２５には、第２ゲート側を動作させたときに、
正の電荷層（蓄積層）または負の電荷層（反転層）が形
成される領域である。

【００２１】以上のメモリセル基本構造１００のうち、
絶縁膜２１をＳｉＯ₂ 膜としてある一般的によく知られ
ているダブルゲートＭＯＳＦＥＴの動作特性は、文献
３：IEEE Trans.on ED,vol.ED-30,no.10,1983,pp.1244-
1251に開示されている。文献３によれば、第１ゲート側
の空乏層が第２ゲート側の空乏層とつながっているとい
う前提で、上述した第２ゲート側の電荷層形成領域に、
蓄積層ができるか反転層ができるかによって、第１ゲー
ト側のＭＯＳＦＥＴ構造のしきい値電圧Ｖ_t の大きさが
変化することが記載されている。この変化量（蓄積層が
できている時のしきい値電圧と、反転層ができている時
のしきい値電圧との差）をΔＶ_t とすると、ΔＶ_t は、
次の式（１）によって表すことができる。

【００２２】 ΔＶ_t ＝（Ｃ_b ／Ｃ_0f）２Φ_B ……………（１）ここで、Ｃ_0fは第１ゲート絶縁膜の容量、Ｃ_b は第２ゲ
ート側の空乏層の容量、Φ_B は半導体層（Ｓｉ層）１１
のフェルミ準位とミッドギャップとの差である。Ｓｉ層
の濃度を１×１０１５ｃｍ^-3とすると、Φ_B は０．４Ｖ
となり、Ｓｉ層の厚みを４０ｎｍとし、その半分が第２
ゲートによる空乏層であり、第１ゲート絶縁膜の膜厚が
２０ｎｍとすると、式（１）よりΔＶ_t は約２．４Ｖと
なる。この変化量ΔＶ_t は、式（１）より第１ゲート絶
縁膜の厚みやＳｉ層の厚みを考慮することにより、調節
可能であることが理解できる。したがって、ダブルゲー
トＭＯＳＦＥＴの動作が可能な条件、すなわち半導体層
の両ゲート側に存在する空乏層をつなぐ（オーバーラッ
プさせる）ことができるような条件となるように、半導
体層の不純物濃度プロファイルや厚み等を決定すれば、
第２ゲート側はＭＯＳＦＥＴのしきい値電圧を制御する
ように働く。

【００２３】このため、それぞれの状態を記憶すること
ができれば、ＭＯＳＦＥＴのオン・オフの状態を読み出
すメモリセルが実現できることになる。

【００２４】図２は、図１のメモリセル基本構造１００
のうち、制御部２０の動作を説明するため、第２ゲート
２３下の様子を電気的な概念図として示したものであ
る。第２ゲート２３の下は、等価的にキャパシタと見做
すことができる。フラットバンド電圧をＯＶにすると考
えると、第２ゲート２３上の電荷Ｑは、強誘電体層２１
中の電束密度Ｄfeとの間に、Ｄfeの向きを上向きに正と
すると、ガウスの法則により、Ｑ＝−Ｄfeという関係が
成り立つ。このときＳｉ層の表面（ここではＳｉ層の裏
面１１ｂ。以下、同様）の電荷Ｑ_S は−Ｑ＝Ｑ_S と表せ
る。また、第２ゲートのゲート電圧をＶg とすると、次
の式（ｉ）が成り立つ。

【００２５】Ｖg ＝Ｅfe・ｄfe＋Ψs ………（ｉ）ここで、Ｅfeは強誘電体中の電場、ｄfeは強誘電体の膜
厚、Ψs はＳｉ層表面の電位である。また、Ｓｉ層の表
面電荷Ｑ_S は、ｆ（Ψs ）の関数で表すことができ、さ
らに次の式（ii）が成り立つ。

【００２６】Ｑ_S ＝（Ψs ）＝Ｄfe＝Ｐfe＋ε₀ ・Ｅfe
………（ii）ここで、Ｐfeは強誘電体の残留分極、ε₀ は誘電率であ
る。

【００２７】ゲート電圧がゼロのときは強誘電対中の電
界は０であるため、電束密度Ｄfeは残留分極Ｐfeの値に
等しい。このため、残留分極Ｐfeと等しい電荷がＳｉ層
の表面電荷Ｑ_S としてＳｉ層の裏面１１ｂ上に発生する
ことになる。ここで、強反転が開始する時のＳｉ層の表
面電荷Ｑ_S は１μＣ／ｃｍ² のオーダーであり、強誘電
体の残留分極は一般に１０μＣ／ｃｍ² のオーダーであ
るので、強誘電体層２１の残留分極の符号を反転させる
だけで、電荷層形成領域２５に蓄積層または反転層を形
成することができる。したがって、制御部２０はＭＯＳ
ＦＥＴ構造１０のしきい値電圧を制御するように働く。
一旦強誘電体に分極が生じると、電圧の供給を止めて
も、逆バイアスをかけない限りその状態は保持されるた
め、蓄積層または反転層が形成されている状態は、不揮
発で記憶される。したがって、このとき式（１）で示さ
れるしきい値電圧の変化量△Ｖ_t の範囲内に、第１ゲー
ト１９のゲート電圧を設定すれば、ＭＯＳＦＥＴ１０の
オン・オフの状態を不揮発で記憶することができる。す
なわち、図１の基本構造１００により不揮発性メモリが
実現できることになる。

【００２８】以上の説明からも理解できるように、この
発明の不揮発性メモリセルトランジスタは、ＦＥＴが設
けられているのとは反対側の半導体層の面に強誘電体材
料を含む構成の制御部を設けているため、スイッチング
素子として働くＦＥＴの動作に悪影響を与える心配がな
い。また、ダブルゲートＭＯＳＦＥＴの構造をとること
ができるため、この構造の利点、例えばショートチャ
ネル効果耐性が大きい、サブスレショールド特性が理
想的である、等の利点を同時に有するメモリセルとする
こともできる。

【００２９】次に、実際に製造されるメモリセルの形態
の一例を示す。図３は図１の基本構造を含む実際のメモ
リセルの形態例（メモリセル２００とする。）であり、
一つのセルの断面図で示している。メモリセル２００の
構造を簡単に説明すると、Ｓｉ基板３０上に絶縁酸化膜
ＳｉＯ₂ 膜３１を介して図１の基本構造１００を設けた
形である。この例では、第２ゲート２３の下の絶縁膜２
１を、第２ゲート２３のすぐ下に設けられた強誘電体層
２１ａと、この強誘電体層２１ａと半導体層であるＳｉ
層１１の裏面１１ｂとの間に、強誘電体膜２１ａの密着
性を良好にするために設けられた密着膜（ＳｉＯ₂ 膜）
２１ｂとの積層膜としてある。この場合にも、半導体層
（Ｓｉ層）１１の一方の面（表面）側にＦＥＴ構造１０
が構成され、他方の面（裏面）側に制御部２０が構成さ
れている。このときの第２ゲート２３の下にはキャパシ
タが二つ連続して存在しているとみなせるが、この場合
も基本構造１００の場合と同様に、残留分極とほぼ等し
い電荷がＳｉ層の表面電荷として発生する。このため、
同様に、強誘電体層の残留分極の符号を反転させるだけ
で、電荷層形成領域２５に蓄積層または反転層を形成す
ることができる。

【００３０】次に、実際にこの発明のメモリセルを製造
する方法の一例を簡単に説明する。図４および図５は、
この発明の不揮発性メモリセルトランジスタの、製造方
法の一例を説明するための工程図であり、一つのメモリ
セルの断面図で示してある。なお、ここでは図３のメモ
リセル２００の製造方法について説明する。また、断面
を示すハッチングは一部分を除き省略してある。

【００３１】まず、Ｓｉ基板３０にフォトリソグラフィ
技術を用いて第２ゲート形成用の溝３０ａを形成する
（図４の（Ａ））。この溝の深さは例えば３００ｎｍ程
度とする。

【００３２】次に、溝３０ａを含むＳｉ基板３０上全面
に、絶縁酸化膜（ＳｉＯ₂ 膜）３１（膜厚１００ｎｍ程
度）、後に第２ゲートを形成する金属膜２３ａ（膜厚１
００ｎｍ程度）、強誘電体膜２４（膜厚２００ｎｍ程
度）を順次に好適な方法で設ける（図４の（Ｂ））。例
えば、ＳｉＯ₂ 膜３１は熱酸化により設け、金属膜２３
ａは、例えばＷ（タングステン）を用いたとき、マグネ
トロン・スパッタリング等により成膜する。また、強誘
電体膜２４（例えばＢｉ₄ Ｔｉ₃ Ｏ₁₂、ＰＺＴ、ＢａＭ
ｇＦ₄ 等）は、それぞれの材料をターゲットとしたマグ
ネトロン・スパッタリング等により成膜する。

【００３３】次に、溝３０ａ外の絶縁酸化膜３１の部分
をエッチングストッパーとして用い、溝３０ａ内に残存
する膜の上面が、この膜３１の、溝外の表面と同じ高さ
となるまで強誘電体膜２４と金属膜２３ａをエッチバッ
クすることにより、強誘電体層２１ａと第２ゲート２３
が形成された構造体を得る（図４の（Ｃ））。したがっ
て、この構造体の上面は、実質的に平坦面となってい
る。このとき使用するエッチングガスは、強誘電体膜２
４がＢｉ₄ Ｔｉ₃ Ｏ₁₂膜のとき塩素ガスを用い、ＰＺＴ
またはＢａＭｇＦ₄ の場合はＡｒガス等を用いる。

【００３４】以上の処理が終了した試料の上（絶縁酸化
膜３１、強誘電体層２１ａ、第２ゲート２３の上）に、
密着膜としてＳｉＯ₂ 膜２１ｂ（膜厚約１０ｎｍ）を好
適な方法、例えばＳｉＨ₄ およびＯ₂ を用いた常圧ＣＶ
Ｄ法、またはＴＥＯＳ（Tetra Ethoxy Silane ；テトラ
エトキシシラン）およびＯ₃ を用いた減圧ＣＶＤ法等に
より成膜する（図４の（Ｄ））。強誘電体層２１ａとＳ
ｉＯ₂ 膜２１ｂとの積層膜を絶縁膜２１とする。

【００３５】次に、密着膜２１ｂ上に別の半導体基板１
１ａを好適な方法で貼りつけて設ける（図５の
（Ａ））。このとき、接着強度を向上させるために、８
００℃程度の温度で熱処理をする。

【００３６】その後、この別のＳｉ基板１１ａを、好適
な厚さ（例えば約４０ｎｍ）となるまで薄膜化して半導
体層（Ｓｉ層）１１を形成する（図５の（Ｂ））。

【００３７】次に、半導体層１１上に第１ゲート酸化膜
（膜厚約２０ｎｍ）としてＳｉＯ₂膜１７を好適な方
法、例えば熱酸化により設ける（図５の（Ｃ））。

【００３８】次に、第１ゲート酸化膜１５上に第１ゲー
ト１９を設ける。まず、ｐｏｌｙＳｉ（ポリシリコン）
を減圧ＣＶＤ法により２００ｎｍ程度の膜厚で設け、ｐ
ｏｌｙＳｉにＡｓイオンを注入した後アニールすること
により、ｎ⁺ −ｐｏｌｉＳｉ膜とする（図示せず）。イ
オン注入条件は例えば２０ｅｋＶで５×１０１５ｃｍ²
とする。また、アニールはＲＴＡ（Rapid Thirmal Anne
al）とし、１０５０℃で１０秒間程度行う。次に、ｎ⁺
−ｐｏｌｉＳｉ膜に対し、位置合わせ用マスクを利用し
たフォトリソグラフィ技術を施し、第２ゲート２３に対
向する位置に第１ゲート１９を形成する（図５の
（Ｄ））。

【００３９】次に、第１ゲート１９側のＳｉ層１１にイ
オン注入法によりソース、ドレイン領域１３ａおよび１
３ｂを設けた後、活性化アニールを施し、図３に示す構
造の不揮発性メモリセルトランジスタ２００が完成す
る。

【００４０】次に、実施の形態の変形例について説明す
る。図６は、変形例を示す断面図である。簡単に説明す
ると、Ｓｉ基板３０上に絶縁酸化膜３１を形成し、この
絶縁酸化膜３１に設けた窓３１ａの上に、図１のメモリ
セル基本構造１００を９０°回転させて側面を下にした
ような形で設けたものである。ここでは、第２ゲート側
の絶縁膜２１を、強誘電体層２１ａとＳｉＯ₂ 膜２１ｂ
との積層膜として示してある。このように、他の形態を
とっても、図１の基本構造を含んでいれば、この発明の
メモリセルとして適用できる。

【００４１】この発明は、上述した形態例にのみ限定さ
れるものではないことは明らかである。例えば、上述の
図示例では、いずれもＭＯＳＦＥＴを上、制御部を下に
したものについて説明をしてあるが、上下を逆にして形
成したものでもよい。また、材料の組み合わせや製造方
法もここで挙げたものに限ることはなく、種々のものと
できる。

【００４２】

【発明の効果】上述した説明からも明らかなように、こ
の発明の不揮発性メモリセルトランジスタによれば、半
導体層の表面側にＦＥＴの構造を設け、裏面側にＦＥＴ
のしきい値電圧を制御して、オン・オフの状態を保持す
る制御部を、強誘電体膜と補助電極とで少なくとも構成
している。このため、スイッチング素子として動作する
ＦＥＴ側に強誘電体膜の影響を及ぼす心配がなく、安定
した動作をするメモリセルとすることができる。また、
ダブルゲートＭＯＳＦＥＴの構造をとることができるの
で、この構造の利点、例えばショートチャネル効果耐
性が大きい、サブスレショールド特性が理想的であ
る、等の利点を同時に有するメモリセルとすることがで
きる。

【図面の簡単な説明】

【図１】この発明の不揮発性メモリセルトランジスタの
基本構造を説明するための、概略的な断面図である。

【図２】メモリセル基本構造のうち、補助電極（第２ゲ
ート）下の様子を電気的な概念図として示した図であ
る。

【図３】メモリセル基本構造を含む、実際に製造される
メモリセルの形態例を示す概略的な断面図である。

【図４】（Ａ）〜（Ｄ）は、メモリセルの製造方法の一
例を説明するための工程図である。

【図５】（Ａ）〜（Ｄ）は、図４に続く、メモリセルの
製造方法の一例を説明するための工程図である。

【図６】メモリセルの変形例である。

【符号の説明】

１０：ＦＥＴ構造１１：半導体層（Ｓｉ層）１３ａ：ソース領域１３ｂ：ドレイン領域１５：チャネル領域１７：第１ゲート絶縁膜１９：第１ゲート２０：制御部２１：絶縁膜２１ａ：強誘電体層２１ｂ：密着膜（ＳｉＯ₂ 膜）２３：補助電極（第２ゲート）２５：電荷層形成領域３０：Ｓｉ基板３１：絶縁酸化膜１００：メモリセル基本構造２００、３００：不揮発性メモリセルトランジスタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 29/78 ６１７Ｓ 21/8242 29/786 21/336

Claims

【特許請求の範囲】

【請求項１】半導体層の表面側に電界効果トランジス
タの構造を設け、および前記半導体層の裏面側に前記電
界効果トランジスタのしきい値電圧制御をすると共に該
しきい値電圧を保持するための制御部を設けたことを特
徴とする不揮発性メモリセルトランジスタ。
【請求項２】請求項１に記載の不揮発性メモリセルト
ランジスタにおいて、前記制御部は前記半導体層の裏面
に設けられた強誘電体膜と、該強誘電体膜上に設けられ
た補助電極とをもって少なくとも構成してあることを特
徴とする不揮発性メモリセルトランジスタ。
【請求項３】ソース領域、ドレイン領域、およびこれ
ら両領域間の電流路であるチャネル領域を有する半導体
層と、前記両領域をまたぐように前記半導体層の表面に
設けられた第１ゲート絶縁膜と、該第１ゲート絶縁膜上
の前記チャネル領域に対向する領域に設けられた第１ゲ
ートと、前記基板の裏面に設けられた絶縁膜と、該絶縁
膜上の前記第１ゲートに対向する領域に設けられた第２
ゲートとを具えたダブルゲートＭＯＳトランジスタの、
前記絶縁膜の全部または少なくとも一部を強誘電体材料
で構成したことを特徴とする不揮発性メモリセルトラン
ジスタ。