JP2001345444A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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Abstract
(57)【要約】
【課題】 高耐圧でかつ低抵抗であるパワーMOSFET半導
体装置を、低コストかつ短製造ターンアラウンドタイム
で供給すること目的とする。 【解決手段】 プレーナ型パワーMOSFETにおいて、ドリ
フト領域内にトレンチを形成し、そのトレンチ側壁およ
び底部にボディ拡散層を形成する(トレンチ形成後拡散
させる)構造とし、その構造が得られる製造方法によ
る。深いボディ拡散形成は高耐圧化と低抵抗化に効果が
あるが、その構造を達成するためには、通常エピタキシ
ャル成長と深いボディ領域の選択形成とを複数回行わね
ばならず、製造工程の増大に伴う製造コスト高騰や製造
期間の長大を招く。しかし本構造を用いるとはるかに簡
素に同等の効果をもたらすことが可能となる。
体装置を、低コストかつ短製造ターンアラウンドタイム
で供給すること目的とする。 【解決手段】 プレーナ型パワーMOSFETにおいて、ドリ
フト領域内にトレンチを形成し、そのトレンチ側壁およ
び底部にボディ拡散層を形成する(トレンチ形成後拡散
させる)構造とし、その構造が得られる製造方法によ
る。深いボディ拡散形成は高耐圧化と低抵抗化に効果が
あるが、その構造を達成するためには、通常エピタキシ
ャル成長と深いボディ領域の選択形成とを複数回行わね
ばならず、製造工程の増大に伴う製造コスト高騰や製造
期間の長大を招く。しかし本構造を用いるとはるかに簡
素に同等の効果をもたらすことが可能となる。
Description
【発明の属する技術分野】本発明は高耐圧かつ低抵抗で
あるパワーMOSFET半導体装置の構造とその製造方法に関
するものである。
あるパワーMOSFET半導体装置の構造とその製造方法に関
するものである。
【従来の技術】図１８に従来のパワーMOSFETの断面図を
示す。高耐圧化と低オン抵抗化を達成するため、所謂ボ
ディ拡散の一部がドレインのドリフト領域中に深く入り
込んだ構造となっている。MOSFETがオフ時にはこの深い
ボディ拡散の両側から空乏層が伸び中央で接触する。即
ちこの時ゲート電極下のドリフト領域は深いボディ拡散
とほぼ同等の深さまで完全に空乏層化している。空乏層
幅が非常に大きいため電界緩和作用は大きく、ドリフト
領域の不純物濃度を下げずに耐圧を向上できる。一方ド
リフト領域の濃度を下げる必要がないため、オン時のド
リフト寄生抵抗を下げずにすみ、MOSFETのオン抵抗を低
く保つことも可能となっている。
示す。高耐圧化と低オン抵抗化を達成するため、所謂ボ
ディ拡散の一部がドレインのドリフト領域中に深く入り
込んだ構造となっている。MOSFETがオフ時にはこの深い
ボディ拡散の両側から空乏層が伸び中央で接触する。即
ちこの時ゲート電極下のドリフト領域は深いボディ拡散
とほぼ同等の深さまで完全に空乏層化している。空乏層
幅が非常に大きいため電界緩和作用は大きく、ドリフト
領域の不純物濃度を下げずに耐圧を向上できる。一方ド
リフト領域の濃度を下げる必要がないため、オン時のド
リフト寄生抵抗を下げずにすみ、MOSFETのオン抵抗を低
く保つことも可能となっている。
【発明が解決しようとする課題】しかし従来の構造を達
成するためには、エピタキシャル成長と深いボディ領域
の選択形成とを複数回行わねばならず、製造工程の増大
に伴う製造コスト高騰や製造期間の長大を招いていた。
例えば数百V以上のドレイン耐圧を実現する場合、この
深いボディ領域は5〜10数μmの深さを必要とするが、そ
の場合エピタキシャル成長と深いボディ領域の選択形成
とを6回前後繰り返す必要がある。
成するためには、エピタキシャル成長と深いボディ領域
の選択形成とを複数回行わねばならず、製造工程の増大
に伴う製造コスト高騰や製造期間の長大を招いていた。
例えば数百V以上のドレイン耐圧を実現する場合、この
深いボディ領域は5〜10数μmの深さを必要とするが、そ
の場合エピタキシャル成長と深いボディ領域の選択形成
とを6回前後繰り返す必要がある。
【課題を解決するための手段】上記課題を解決するため
に、本発明は次の手段を用いた。 （１）高濃度である一導電型半導体基板と、前記半導体
基板の表層に形成された低濃度の一導電型半導体層と、
前記低濃度半導体層中に表面から選択的に形成したトレ
ンチと、前記トレンチの側壁および底部に形成された低
濃度の逆導電型半導体拡散層と、前記逆導電型半導体拡
散層と部分的にオーバラップして前記低濃度一導電型半
導体表層に選択的に形成された比較的浅い低濃度の逆導
電型半導体拡散層と、前記比較的浅い低濃度の逆導電型
半導体拡散層中に選択的に形成された高濃度の一導電型
半導体拡散層と、前記低濃度の一導電型半導体層および
前記比較的浅い低濃度の逆導電型半導体拡散層上に形成
されたゲート絶縁膜と、前記ゲート絶縁膜上に選択的に
形成されたゲート電極とを有する半導体装置とした。 （２）低濃度の一導電型半導体層中に形成したトレンチ
内部が絶縁膜で埋め込まれている半導体装置とした。 （３）低濃度の一導電型半導体層中に形成したトレンチ
内部が一導電型の多結晶シリコンで埋め込まれている半
導体装置とした。 （４）高濃度である一導電型半導体基板上に低濃度の一
導電型半導体層をエピタキシャル成長により形成する工
程と、前記低濃度半導体層中に表面から選択的にトレン
チを形成する工程と、前記トレンチの側壁および底部に
低濃度の逆導電型半導体拡散層を形成する工程と、前記
トレンチの側壁および底部に設けられた逆導電型半導体
拡散層と部分的にオーバラップして前記低濃度一導電型
半導体層中に比較的浅い低濃度の逆導電型半導体拡散層
を選択的に形成する工程と、前記比較的浅い低濃度の逆
導電型半導体拡散層中に高濃度の一導電型半導体拡散層
を選択的に形成する工程と、前記低濃度の一導電型半導
体層および前記比較的浅い低濃度の逆導電型半導体拡散
層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁
膜上に選択的にゲート電極を形成する工程とからなる半
導体装置の製造方法とした。 （５）低濃度の一導電型半導体層中に形成したトレンチ
内部を絶縁膜で埋め込む工程とからなる半導体装置の製
造方法とした。 （６）低濃度の一導電型半導体層中に形成したトレンチ
内部を多結晶シリコンで埋め込む工程とからなる半導体
装置の製造方法とした。 （７）トレンチの側壁および底部に低濃度の逆導電型半
導体拡散層を形成する工程が不純物を含む酸化膜からの
固相拡散である半導体装置の製造方法とした。 （８）トレンチの側壁および底部に低濃度の逆導電型半
導体拡散層を形成する工程が不純物を含む多結晶シリコ
ンからの固相拡散である半導体装置の製造方法とした。 （９）トレンチの側壁および底部に低濃度の逆導電型半
導体拡散層を形成する工程が分子層ドープ法である半導
体装置の製造方法とした。
に、本発明は次の手段を用いた。 （１）高濃度である一導電型半導体基板と、前記半導体
基板の表層に形成された低濃度の一導電型半導体層と、
前記低濃度半導体層中に表面から選択的に形成したトレ
ンチと、前記トレンチの側壁および底部に形成された低
濃度の逆導電型半導体拡散層と、前記逆導電型半導体拡
散層と部分的にオーバラップして前記低濃度一導電型半
導体表層に選択的に形成された比較的浅い低濃度の逆導
電型半導体拡散層と、前記比較的浅い低濃度の逆導電型
半導体拡散層中に選択的に形成された高濃度の一導電型
半導体拡散層と、前記低濃度の一導電型半導体層および
前記比較的浅い低濃度の逆導電型半導体拡散層上に形成
されたゲート絶縁膜と、前記ゲート絶縁膜上に選択的に
形成されたゲート電極とを有する半導体装置とした。 （２）低濃度の一導電型半導体層中に形成したトレンチ
内部が絶縁膜で埋め込まれている半導体装置とした。 （３）低濃度の一導電型半導体層中に形成したトレンチ
内部が一導電型の多結晶シリコンで埋め込まれている半
導体装置とした。 （４）高濃度である一導電型半導体基板上に低濃度の一
導電型半導体層をエピタキシャル成長により形成する工
程と、前記低濃度半導体層中に表面から選択的にトレン
チを形成する工程と、前記トレンチの側壁および底部に
低濃度の逆導電型半導体拡散層を形成する工程と、前記
トレンチの側壁および底部に設けられた逆導電型半導体
拡散層と部分的にオーバラップして前記低濃度一導電型
半導体層中に比較的浅い低濃度の逆導電型半導体拡散層
を選択的に形成する工程と、前記比較的浅い低濃度の逆
導電型半導体拡散層中に高濃度の一導電型半導体拡散層
を選択的に形成する工程と、前記低濃度の一導電型半導
体層および前記比較的浅い低濃度の逆導電型半導体拡散
層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁
膜上に選択的にゲート電極を形成する工程とからなる半
導体装置の製造方法とした。 （５）低濃度の一導電型半導体層中に形成したトレンチ
内部を絶縁膜で埋め込む工程とからなる半導体装置の製
造方法とした。 （６）低濃度の一導電型半導体層中に形成したトレンチ
内部を多結晶シリコンで埋め込む工程とからなる半導体
装置の製造方法とした。 （７）トレンチの側壁および底部に低濃度の逆導電型半
導体拡散層を形成する工程が不純物を含む酸化膜からの
固相拡散である半導体装置の製造方法とした。 （８）トレンチの側壁および底部に低濃度の逆導電型半
導体拡散層を形成する工程が不純物を含む多結晶シリコ
ンからの固相拡散である半導体装置の製造方法とした。 （９）トレンチの側壁および底部に低濃度の逆導電型半
導体拡散層を形成する工程が分子層ドープ法である半導
体装置の製造方法とした。
【発明の実施の形態】以下本発明の実施の形態を図面に
基づいて説明する。図１は本発明の半導体装置の第一の
実施例を示す模式的断面図である。高濃度の単結晶シリ
コンである半導体基板１０１上に低濃度ドリフト層１０
２を設け、そのドリフト層に選択的に形成されたトレン
チ１０３とその側壁ならびに底部に設けられた拡散層１
０４とトレンチ内部を埋め込む絶縁膜１０９と、さらに
パワーMOSFETを構成すべくソース１０６、ボディ拡散１
０５、ゲート絶縁膜１０７、ゲート電極１０８が形成さ
れている。ボディ拡散１０５は部分的に拡散層１０４と
オーバラップしている。パワーMOSFETがNMOSの場合、例
えば1×1019／cm3〜1×1020／cm3の濃度のアンチモンな
いし砒素を含む単結晶シリコン基板を用い、例えばリン
濃度が1×1014／cm3〜5×1016／cm3であるエピタキシャ
ル層をドリフト層として用いる。エピタキシャル層の厚
みは必要とされる耐圧によって異なってくるが、数百V
程度までの動作電圧であれば通常5〜10数μmの範囲であ
る。トレンチの深さはエピタキシャル層厚同様必要とさ
れる耐圧に依存するが、3〜10μm程度の範囲でエピタキ
シャル層厚みより若干浅い深さとなる。トレンチの側壁
ならびに底部に設けられた拡散層の濃度は通常1×1016
／cm3〜1×1018／cm3であり、深さ並びに横方向拡散は
0.5〜2μm程度である。ボディ拡散層やソース並びにゲ
ート絶縁膜の濃度、深さ、厚み等のパラメータは通常の
パワーMOSFETと同様な数値となる。図１においてその構
造のもたらす素子性能の効果、すなわちMOSFETがオフ時
にはトレンチ側壁に形成されたボディ拡散の両側から空
乏層が伸び中央で接触することによりゲート電極下のド
リフト領域は深いボディ拡散とほぼ同等の深さまで完全
に空乏層化し、その空乏層幅が非常に大きいことから電
界緩和作用は大きくドリフト領域の不純物濃度を下げず
に耐圧を向上できることと、ドリフト領域の濃度を下げ
る必要がないためMOSFETがオン時のドリフト寄生抵抗を
下げずにすみ、MOSFETのオン抵抗を低く保てることは従
来例と同様に得られ、かつ従来法に比べ複数回のエピタ
キシャル成長や深いボディ領域の選択形成を行う必要は
なく、一回のトレンチ形成と拡散層形成で済むため、製
造工程の大幅な簡略化に伴うコスト削減や製造期間の短
縮という効果をもたらす。さらに図１の実施例において
拡散層１０４とボディ拡散層１０５を同時に形成するこ
とも可能であり、その場合さらに効果は大きい。その詳
細は後述する。図２は本発明の半導体装置の第二の実施
例を示す模式的断面図である基本コンセプトは図１の実
施例と同様であるが、トレンチ１０３内部が不純物を含
む多結晶シリコン１１０で埋め込まれているのが本実施
例の特徴である。この様な構造を採用することで、トレ
ンチの側壁ならびに底部に設けられた拡散層はこの多結
晶シリコン１１０から不純物を拡散させることで形成が
可能であり、工程のさらなる削減が可能となっている。
この際予め多結晶シリコン１１０にはドープトポリ法な
どにより多結晶シリコン埋込の際同時に不純物を導入す
る方法を用いる必要がある。本実施例の製造方法の詳細
については後述する。図３から図９は本発明の半導体装
置の第一の実施例の第一の製造方法を示す工程順断面図
である。例として N型のパワーＭＯＳＦＥＴを用いてい
る。図３は1×1019／cm3〜1×1020／cm3の濃度のＮ型の
不純物であるアンチモンないし砒素を含む高濃度半導体
基板１０１上に、やはりＮ型の不純物であるリンの濃度
が1×1014／cm3〜5×1016／cm3である5μm〜10数μm程
度の厚さの低濃度ドリフト層１０２をエピタキシャル成
長法により形成した後、電気炉などでの酸化により酸化
膜１１１を５００Å程度成長させ、次に化学気相成長法
（ＣＶＤ）により窒化膜１１２を１０００Å〜２０００
Å程度堆積し、さらにＣＶＤ法にによりマスク酸化膜１
１３を２０００Å〜１μm程度堆積し、次にフォトリソ
グラフィー法とエッチング法によりマスク酸化膜１１３
をパターニングした後、レジストを剥離してパターニン
グされたマスク酸化膜１１３をマスクとしてドライエッ
チング法により窒化膜１１２、酸化膜１１１ならびに低
濃度度ドリフト層１０２中にトレンチ１０３を形成した
様子を示す。トレンチ１０３の幅は狭いほど面積的に有
利であるが、後のトレンチ内部埋込およびトレンチ底部
や側壁への不純物ドープを考慮すると0.5μm〜2μm程度
の幅が適当である。またトレンチの深さはその底部が低
濃度ドリフト層内にとどまっている必要があるため、3
μm〜10μm程度の深さが適当である。マスク酸化膜１１
３をマスクとした窒化膜１１２、酸化膜１１１ならびに
トレンチ１０３のドライエッチングは、被加工材毎にガ
スを変更することで形成可能である。またマスク酸化膜
１１３はＮＳＧ、ＰＳＧもしくはＴＥＯＳ等の酸化膜で
構わない。次に図４に示すように、例えばイオン注入法
を用いて角度注入や回転注入によりＰ型の不純物である
ボロンをトレンチ側壁および底部に導入しその後熱処理
を施すことにより拡散層１０４の形成を行う。また分子
層ドープ法（Molecular Layer Doping）によっても図に
示すような拡散層１０４の形成が可能である。この拡散
層１０４のボロン濃度は通常1×1016／cm3〜1×1018／c
m3であり、深さ並びに横方向拡散は0.5〜2μm程度であ
る。次に図５に示すようにマスク酸化膜１１３をウェッ
トエッチングにより選択的に剥離した後、ＣＶＤ法によ
り絶縁膜１０９をトレンチ１０３内部及び窒化膜１１２
上に堆積する。この絶縁膜１０９はカバレッジの観点か
らＴＥＯＳ酸化膜を用いると容易にトレンチ内部を埋込
むことが可能である。このときの厚みは少なくともトレ
ンチの幅以上は必要であるため、0.5μm〜2μm程度堆積
する。この厚みが一度の工程で不可能な場合は、複数回
にわけて堆積しても構わない。次に図６に示すように、
ドライエッチング法により絶縁膜１０９をエッチバック
する。エッチングは窒化膜１１２が露出した時点でエン
ドポイント検出により終了させる。またこの工程は化学
機械研磨法（ＣＭＰ）で行っても構わない。次に窒化膜
１１２をりん酸によるウェットエッチ法もしくはドライ
エッチ法により除去し、さらにウェットエッチングによ
り酸化膜１１１を除去し、その後電気炉中での酸化によ
りゲート酸化膜１０７を形成することで、図７に示す構
造を得る。ゲート酸化膜は必要とされる耐圧にもよるが
通常は２００Å〜８００Åの間で形成される。次に図８
に示すように、例えば高濃度に不純物ドープされた多結
晶シリコンをフォトリソグラフィー法とドライエッチ法
によりパターニングしてゲート電極１０８を形成し、そ
のゲート電極１０８をマスクとしてパワーＭＯＳＦＥＴ
のボディとなるボディ拡散層１０５をイオン注入と熱処
理により低濃度ドリフト層１０２中に選択的に形成す
る。このボディ拡散層１０５の濃度及び縦と横方向の拡
散量は、拡散層１０４同様Ｐ型の不純物であるボロンを
用い1×1016／cm3〜1×101 8／cm3程度の濃度であり、拡
散量は0.5〜2μm程度である。この形成には、例えばＢ
Ｆ2イオンをドーズ量1×1013〜5×1014／ｃｍ2程度でイ
オン注入し１０００℃〜１１００℃の熱処理を数十分行
う等の条件を用いる。またボディ拡散１０５は先ほど形
成した拡散層１０４と確実に接触させておく。次に図９
に示すようにパワーＭＯＳＦＥＴのソース１０６をゲー
ト電極１０８をマスクとしてイオン注入と熱処理を行う
ことで形成する。N型の不純物として砒素を用い、濃度
は1×1019／cm3〜1×1020／cm3程度である。以上の製造
方法により本発明の第一の実施例に示した構造が得られ
る。図１０から図１２は本発明による第一の実施例の半
導体装置の第二の製造方法を示す工程順断面図である。
トレンチ形成までは前記図３までと同様な工程を行って
おき、次に図１０に示すようにマスク酸化膜１１３をウ
ェットエッチングにより選択的に剥離した後、ＣＶＤ法
ないしはSOG法（Spin On Glass）により不純物を含む絶
縁膜１１４をトレンチ１０３内部及び窒化膜１１２上に
形成する。Ｎ型パワーＭＯＳＦＥＴの場合、不純物を含
む絶縁膜１１４は例えばＢＳＧ、即ちボロンを含む酸化
膜を用いる。次に図１１に示すように、不純物を含む絶
縁膜１１４をエッチバックないしはＣＭＰにより窒化膜
１１２が露出するまで除去する。次に熱処理を行うこと
により、不純物を含む絶縁膜からボロンの拡散を行い、
図１２に示すように拡散層１０４の形成を行う。この後
は図３から図９で説明した製造方法と同様に、不純物を
含む絶縁膜１１４をトレンチ内に残したまま、窒化膜、
酸化膜各々を除去しゲート酸化膜、ゲート電極、ボディ
拡散、ソースを順次形成してもよいし、一度不純物を含
む絶縁膜１１４をウェットエッチングにより除去した
後、やはり図３同様絶縁膜１０９の埋め込み工程からを
行ってもよい。特に支障がなければ工程数が少ない分、
不純物を含む絶縁膜１１４をトレンチ内に残したまま後
の工程へ進めるほうがコスト的、工期的に有利である。
図１３から図１７は本発明による半導体装置の第二の実
施例の第一の製造方法を示す工程順断面図である。図１
３はＮ型高濃度半導体基板１０１上にＮ型低濃度ドリフ
ト層１０２をエピタキシャル成長法により形成した後、
ＣＶＤ法にによりマスク酸化膜１１３を２０００Å〜１
μm程度堆積し、次にフォトリソグラフィー法とエッチ
ング法によりマスク酸化膜１１３をパターニングした
後、レジストを剥離してパターニングされたマスク酸化
膜１１３をマスクとしてドライエッチング法により低濃
度ドリフト層１０２中にトレンチ１０３を形成した様子
を示す。高濃度半導体基板の濃度や低濃度ドリフト層の
濃度と厚み、さらにトレンチの幅や深さは図３から図９
で示した実施例と同程度である。マスク酸化膜１１３も
また図３同様にＮＳＧ、ＰＳＧもしくはＴＥＯＳ等の酸
化膜で構わない。次に図１４に示すように、イオン注入
法もしくは分子層ドープ法により不純物導入を行った後
熱処理を行いトレンチ側壁および底部にＰ型の拡散層１
０４の形成を行う。この拡散層１０４の濃度ならびに拡
散量は図３の実施例同様1×1016／cm3〜1×1018／cm3程
度の濃度であり拡散量は0.5〜2μm程度である。次に図
１５に示すようにＣＶＤ法により多結晶シリコン１１０
をトレンチ１０３内部及びマスク酸化膜１１３上に堆積
する。このとき多結晶シリコンの厚みは少なくともトレ
ンチの幅以上は必要であるため、0.5μm〜2μm程度堆積
する。多結晶シリコンは膜のストレスが大きく一回の堆
積では半導体基板のそりが大きくなる場合もあり、それ
を避けるため複数回にわけて堆積しても構わない。次に
図１６に示すように、ドライエッチング法により多結晶
シリコン１１０をエッチバックする。エッチングはマス
ク酸化膜１１３が露出した時点でエンドポイント検出に
より終了させる。またこの工程は化学機械研磨法（ＣＭ
Ｐ）で行っても構わない。次にマスク酸化膜１１３を除
去し図３の実施例同様にゲート酸化膜、ゲート電極、ボ
ディ拡散、ソースを順次形成して図１７に示す本発明の
半導体装置の第二の実施例の構造を形成することができ
る。図１３から図１７に示す製造方法はトレンチ形成と
埋込に拘るマスク工程は１回だけでよく、図３から図９
の実施例に比べ工程数が少なくて済むという利点があ
る。また図１３から図１７に示す実施例ではトレンチ形
成後に拡散層１０４を形成したが、図１０から図１２に
示した実施例と同様に不純物を含んだ多結晶シリコン、
即ちドープドポリ法により多結晶シリコンをトレンチ内
に埋め込み、その後熱処理を行うことにより多結晶シリ
コンから不純物を拡散させてトレンチ側壁ならびに底部
の拡散層を形成し、埋め込んだ多結晶シリコンはそのま
まにして以降の工程を行うことによっても、図２に示し
た本発明の半導体装置の第二の実施例に示した構造を得
ることが可能である。以上の実施例はＮ型パワーＭＯＳ
ＦＥＴを例に挙げて説明したが、導電型を逆にすること
でＰ型パワーＭＯＳＦＥＴの製造が可能であることも言
及しておく。
基づいて説明する。図１は本発明の半導体装置の第一の
実施例を示す模式的断面図である。高濃度の単結晶シリ
コンである半導体基板１０１上に低濃度ドリフト層１０
２を設け、そのドリフト層に選択的に形成されたトレン
チ１０３とその側壁ならびに底部に設けられた拡散層１
０４とトレンチ内部を埋め込む絶縁膜１０９と、さらに
パワーMOSFETを構成すべくソース１０６、ボディ拡散１
０５、ゲート絶縁膜１０７、ゲート電極１０８が形成さ
れている。ボディ拡散１０５は部分的に拡散層１０４と
オーバラップしている。パワーMOSFETがNMOSの場合、例
えば1×1019／cm3〜1×1020／cm3の濃度のアンチモンな
いし砒素を含む単結晶シリコン基板を用い、例えばリン
濃度が1×1014／cm3〜5×1016／cm3であるエピタキシャ
ル層をドリフト層として用いる。エピタキシャル層の厚
みは必要とされる耐圧によって異なってくるが、数百V
程度までの動作電圧であれば通常5〜10数μmの範囲であ
る。トレンチの深さはエピタキシャル層厚同様必要とさ
れる耐圧に依存するが、3〜10μm程度の範囲でエピタキ
シャル層厚みより若干浅い深さとなる。トレンチの側壁
ならびに底部に設けられた拡散層の濃度は通常1×1016
／cm3〜1×1018／cm3であり、深さ並びに横方向拡散は
0.5〜2μm程度である。ボディ拡散層やソース並びにゲ
ート絶縁膜の濃度、深さ、厚み等のパラメータは通常の
パワーMOSFETと同様な数値となる。図１においてその構
造のもたらす素子性能の効果、すなわちMOSFETがオフ時
にはトレンチ側壁に形成されたボディ拡散の両側から空
乏層が伸び中央で接触することによりゲート電極下のド
リフト領域は深いボディ拡散とほぼ同等の深さまで完全
に空乏層化し、その空乏層幅が非常に大きいことから電
界緩和作用は大きくドリフト領域の不純物濃度を下げず
に耐圧を向上できることと、ドリフト領域の濃度を下げ
る必要がないためMOSFETがオン時のドリフト寄生抵抗を
下げずにすみ、MOSFETのオン抵抗を低く保てることは従
来例と同様に得られ、かつ従来法に比べ複数回のエピタ
キシャル成長や深いボディ領域の選択形成を行う必要は
なく、一回のトレンチ形成と拡散層形成で済むため、製
造工程の大幅な簡略化に伴うコスト削減や製造期間の短
縮という効果をもたらす。さらに図１の実施例において
拡散層１０４とボディ拡散層１０５を同時に形成するこ
とも可能であり、その場合さらに効果は大きい。その詳
細は後述する。図２は本発明の半導体装置の第二の実施
例を示す模式的断面図である基本コンセプトは図１の実
施例と同様であるが、トレンチ１０３内部が不純物を含
む多結晶シリコン１１０で埋め込まれているのが本実施
例の特徴である。この様な構造を採用することで、トレ
ンチの側壁ならびに底部に設けられた拡散層はこの多結
晶シリコン１１０から不純物を拡散させることで形成が
可能であり、工程のさらなる削減が可能となっている。
この際予め多結晶シリコン１１０にはドープトポリ法な
どにより多結晶シリコン埋込の際同時に不純物を導入す
る方法を用いる必要がある。本実施例の製造方法の詳細
については後述する。図３から図９は本発明の半導体装
置の第一の実施例の第一の製造方法を示す工程順断面図
である。例として N型のパワーＭＯＳＦＥＴを用いてい
る。図３は1×1019／cm3〜1×1020／cm3の濃度のＮ型の
不純物であるアンチモンないし砒素を含む高濃度半導体
基板１０１上に、やはりＮ型の不純物であるリンの濃度
が1×1014／cm3〜5×1016／cm3である5μm〜10数μm程
度の厚さの低濃度ドリフト層１０２をエピタキシャル成
長法により形成した後、電気炉などでの酸化により酸化
膜１１１を５００Å程度成長させ、次に化学気相成長法
（ＣＶＤ）により窒化膜１１２を１０００Å〜２０００
Å程度堆積し、さらにＣＶＤ法にによりマスク酸化膜１
１３を２０００Å〜１μm程度堆積し、次にフォトリソ
グラフィー法とエッチング法によりマスク酸化膜１１３
をパターニングした後、レジストを剥離してパターニン
グされたマスク酸化膜１１３をマスクとしてドライエッ
チング法により窒化膜１１２、酸化膜１１１ならびに低
濃度度ドリフト層１０２中にトレンチ１０３を形成した
様子を示す。トレンチ１０３の幅は狭いほど面積的に有
利であるが、後のトレンチ内部埋込およびトレンチ底部
や側壁への不純物ドープを考慮すると0.5μm〜2μm程度
の幅が適当である。またトレンチの深さはその底部が低
濃度ドリフト層内にとどまっている必要があるため、3
μm〜10μm程度の深さが適当である。マスク酸化膜１１
３をマスクとした窒化膜１１２、酸化膜１１１ならびに
トレンチ１０３のドライエッチングは、被加工材毎にガ
スを変更することで形成可能である。またマスク酸化膜
１１３はＮＳＧ、ＰＳＧもしくはＴＥＯＳ等の酸化膜で
構わない。次に図４に示すように、例えばイオン注入法
を用いて角度注入や回転注入によりＰ型の不純物である
ボロンをトレンチ側壁および底部に導入しその後熱処理
を施すことにより拡散層１０４の形成を行う。また分子
層ドープ法（Molecular Layer Doping）によっても図に
示すような拡散層１０４の形成が可能である。この拡散
層１０４のボロン濃度は通常1×1016／cm3〜1×1018／c
m3であり、深さ並びに横方向拡散は0.5〜2μm程度であ
る。次に図５に示すようにマスク酸化膜１１３をウェッ
トエッチングにより選択的に剥離した後、ＣＶＤ法によ
り絶縁膜１０９をトレンチ１０３内部及び窒化膜１１２
上に堆積する。この絶縁膜１０９はカバレッジの観点か
らＴＥＯＳ酸化膜を用いると容易にトレンチ内部を埋込
むことが可能である。このときの厚みは少なくともトレ
ンチの幅以上は必要であるため、0.5μm〜2μm程度堆積
する。この厚みが一度の工程で不可能な場合は、複数回
にわけて堆積しても構わない。次に図６に示すように、
ドライエッチング法により絶縁膜１０９をエッチバック
する。エッチングは窒化膜１１２が露出した時点でエン
ドポイント検出により終了させる。またこの工程は化学
機械研磨法（ＣＭＰ）で行っても構わない。次に窒化膜
１１２をりん酸によるウェットエッチ法もしくはドライ
エッチ法により除去し、さらにウェットエッチングによ
り酸化膜１１１を除去し、その後電気炉中での酸化によ
りゲート酸化膜１０７を形成することで、図７に示す構
造を得る。ゲート酸化膜は必要とされる耐圧にもよるが
通常は２００Å〜８００Åの間で形成される。次に図８
に示すように、例えば高濃度に不純物ドープされた多結
晶シリコンをフォトリソグラフィー法とドライエッチ法
によりパターニングしてゲート電極１０８を形成し、そ
のゲート電極１０８をマスクとしてパワーＭＯＳＦＥＴ
のボディとなるボディ拡散層１０５をイオン注入と熱処
理により低濃度ドリフト層１０２中に選択的に形成す
る。このボディ拡散層１０５の濃度及び縦と横方向の拡
散量は、拡散層１０４同様Ｐ型の不純物であるボロンを
用い1×1016／cm3〜1×101 8／cm3程度の濃度であり、拡
散量は0.5〜2μm程度である。この形成には、例えばＢ
Ｆ2イオンをドーズ量1×1013〜5×1014／ｃｍ2程度でイ
オン注入し１０００℃〜１１００℃の熱処理を数十分行
う等の条件を用いる。またボディ拡散１０５は先ほど形
成した拡散層１０４と確実に接触させておく。次に図９
に示すようにパワーＭＯＳＦＥＴのソース１０６をゲー
ト電極１０８をマスクとしてイオン注入と熱処理を行う
ことで形成する。N型の不純物として砒素を用い、濃度
は1×1019／cm3〜1×1020／cm3程度である。以上の製造
方法により本発明の第一の実施例に示した構造が得られ
る。図１０から図１２は本発明による第一の実施例の半
導体装置の第二の製造方法を示す工程順断面図である。
トレンチ形成までは前記図３までと同様な工程を行って
おき、次に図１０に示すようにマスク酸化膜１１３をウ
ェットエッチングにより選択的に剥離した後、ＣＶＤ法
ないしはSOG法（Spin On Glass）により不純物を含む絶
縁膜１１４をトレンチ１０３内部及び窒化膜１１２上に
形成する。Ｎ型パワーＭＯＳＦＥＴの場合、不純物を含
む絶縁膜１１４は例えばＢＳＧ、即ちボロンを含む酸化
膜を用いる。次に図１１に示すように、不純物を含む絶
縁膜１１４をエッチバックないしはＣＭＰにより窒化膜
１１２が露出するまで除去する。次に熱処理を行うこと
により、不純物を含む絶縁膜からボロンの拡散を行い、
図１２に示すように拡散層１０４の形成を行う。この後
は図３から図９で説明した製造方法と同様に、不純物を
含む絶縁膜１１４をトレンチ内に残したまま、窒化膜、
酸化膜各々を除去しゲート酸化膜、ゲート電極、ボディ
拡散、ソースを順次形成してもよいし、一度不純物を含
む絶縁膜１１４をウェットエッチングにより除去した
後、やはり図３同様絶縁膜１０９の埋め込み工程からを
行ってもよい。特に支障がなければ工程数が少ない分、
不純物を含む絶縁膜１１４をトレンチ内に残したまま後
の工程へ進めるほうがコスト的、工期的に有利である。
図１３から図１７は本発明による半導体装置の第二の実
施例の第一の製造方法を示す工程順断面図である。図１
３はＮ型高濃度半導体基板１０１上にＮ型低濃度ドリフ
ト層１０２をエピタキシャル成長法により形成した後、
ＣＶＤ法にによりマスク酸化膜１１３を２０００Å〜１
μm程度堆積し、次にフォトリソグラフィー法とエッチ
ング法によりマスク酸化膜１１３をパターニングした
後、レジストを剥離してパターニングされたマスク酸化
膜１１３をマスクとしてドライエッチング法により低濃
度ドリフト層１０２中にトレンチ１０３を形成した様子
を示す。高濃度半導体基板の濃度や低濃度ドリフト層の
濃度と厚み、さらにトレンチの幅や深さは図３から図９
で示した実施例と同程度である。マスク酸化膜１１３も
また図３同様にＮＳＧ、ＰＳＧもしくはＴＥＯＳ等の酸
化膜で構わない。次に図１４に示すように、イオン注入
法もしくは分子層ドープ法により不純物導入を行った後
熱処理を行いトレンチ側壁および底部にＰ型の拡散層１
０４の形成を行う。この拡散層１０４の濃度ならびに拡
散量は図３の実施例同様1×1016／cm3〜1×1018／cm3程
度の濃度であり拡散量は0.5〜2μm程度である。次に図
１５に示すようにＣＶＤ法により多結晶シリコン１１０
をトレンチ１０３内部及びマスク酸化膜１１３上に堆積
する。このとき多結晶シリコンの厚みは少なくともトレ
ンチの幅以上は必要であるため、0.5μm〜2μm程度堆積
する。多結晶シリコンは膜のストレスが大きく一回の堆
積では半導体基板のそりが大きくなる場合もあり、それ
を避けるため複数回にわけて堆積しても構わない。次に
図１６に示すように、ドライエッチング法により多結晶
シリコン１１０をエッチバックする。エッチングはマス
ク酸化膜１１３が露出した時点でエンドポイント検出に
より終了させる。またこの工程は化学機械研磨法（ＣＭ
Ｐ）で行っても構わない。次にマスク酸化膜１１３を除
去し図３の実施例同様にゲート酸化膜、ゲート電極、ボ
ディ拡散、ソースを順次形成して図１７に示す本発明の
半導体装置の第二の実施例の構造を形成することができ
る。図１３から図１７に示す製造方法はトレンチ形成と
埋込に拘るマスク工程は１回だけでよく、図３から図９
の実施例に比べ工程数が少なくて済むという利点があ
る。また図１３から図１７に示す実施例ではトレンチ形
成後に拡散層１０４を形成したが、図１０から図１２に
示した実施例と同様に不純物を含んだ多結晶シリコン、
即ちドープドポリ法により多結晶シリコンをトレンチ内
に埋め込み、その後熱処理を行うことにより多結晶シリ
コンから不純物を拡散させてトレンチ側壁ならびに底部
の拡散層を形成し、埋め込んだ多結晶シリコンはそのま
まにして以降の工程を行うことによっても、図２に示し
た本発明の半導体装置の第二の実施例に示した構造を得
ることが可能である。以上の実施例はＮ型パワーＭＯＳ
ＦＥＴを例に挙げて説明したが、導電型を逆にすること
でＰ型パワーＭＯＳＦＥＴの製造が可能であることも言
及しておく。
【発明の効果】上述したように、本発明のパワーＭＯＳ
ＦＥＴの構造および製造方法により、高耐圧かつ低抵抗
であるパワーMOSFET半導体装置を低コストでかつ短製造
ターンアラウンドタイムで供給することが可能となる。
ＦＥＴの構造および製造方法により、高耐圧かつ低抵抗
であるパワーMOSFET半導体装置を低コストでかつ短製造
ターンアラウンドタイムで供給することが可能となる。
【図１】本発明の半導体装置の第一の実施例を示す模式
的断面図。
的断面図。
【図２】本発明の半導体装置の第二の実施例を示す模式
的断面図。
的断面図。
【図３】本発明の半導体装置の第一の実施例の第一の製
造方法を示す工程順断面図。
造方法を示す工程順断面図。
【図４】本発明の半導体装置の第一の実施例の第一の製
造方法を示す工程順断面図。
造方法を示す工程順断面図。
【図５】本発明の半導体装置の第一の実施例の第一の製
造方法を示す工程順断面図。
造方法を示す工程順断面図。
【図６】本発明の半導体装置の第一の実施例の第一の製
造方法を示す工程順断面図。
造方法を示す工程順断面図。
【図７】本発明の半導体装置の第一の実施例の第一の製
造方法を示す工程順断面図。
造方法を示す工程順断面図。
【図８】本発明の半導体装置の第一の実施例の第一の製
造方法を示す工程順断面図。
造方法を示す工程順断面図。
【図９】本発明の半導体装置の第一の実施例の第一の製
造方法を示す工程順断面図。
造方法を示す工程順断面図。
【図１０】本発明の半導体装置の第一の実施例の第二の
製造方法を示す工程順断面図。
製造方法を示す工程順断面図。
【図１１】本発明の半導体装置の第一の実施例の第二の
製造方法を示す工程順断面図。
製造方法を示す工程順断面図。
【図１２】本発明の半導体装置の第一の実施例の第二の
製造方法を示す工程順断面図。
製造方法を示す工程順断面図。
【図１３】本発明の半導体装置の第二の実施例の第一の
製造方法を示す工程順断面図。
製造方法を示す工程順断面図。
【図１４】本発明の半導体装置の第二の実施例の第一の
製造方法を示す工程順断面図。
製造方法を示す工程順断面図。
【図１５】本発明の半導体装置の第二の実施例の第一の
製造方法を示す工程順断面図。
製造方法を示す工程順断面図。
【図１６】本発明の半導体装置の第二の実施例の第一の
製造方法を示す工程順断面図。
製造方法を示す工程順断面図。
【図１７】本発明の半導体装置の第二の実施例の第一の
製造方法を示す工程順断面図。
製造方法を示す工程順断面図。
【図１８】従来の半導体装置の一実施例を示す模式的断
面図。
面図。
１０１ 高濃度半導体基板 １０２ 低濃度ドリフト層 １０３ トレンチ １０４ 拡散層 １０５ ボディ拡散層 １０６ ソース １０７ ゲート絶縁膜 １０８ ゲート電極 １０９ 絶縁膜 １１０ 多結晶シリコン １１１ 酸化膜 １１２ 窒化膜 １１３ マスク酸化膜 １１４ 不純物を含む絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ６５８Ａ
Claims (9)
- 【請求項１】 高濃度である一導電型半導体基板と、前
記半導体基板の表層に形成された低濃度の一導電型半導
体層と、前記低濃度半導体層中に表面から選択的に形成
したトレンチと、前記トレンチの側壁および底部に形成
された低濃度の逆導電型半導体拡散層と、前記逆導電型
半導体拡散層と部分的にオーバラップして前記低濃度一
導電型半導体表層に選択的に形成された比較的浅い低濃
度の逆導電型半導体拡散層と、前記比較的浅い低濃度の
逆導電型半導体拡散層中に選択的に形成された高濃度の
一導電型半導体拡散層と、前記低濃度の一導電型半導体
層および前記比較的浅い低濃度の逆導電型半導体拡散層
上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に
選択的に形成されたゲート電極とを有することを特徴と
する半導体装置。 - 【請求項２】 前記低濃度の一導電型半導体層中に形成
したトレンチ内部が絶縁膜で埋め込まれていることを特
徴とする請求項１記載の半導体装置。 - 【請求項３】 前記低濃度の一導電型半導体層中に形成
したトレンチ内部が一導電型の多結晶シリコンで埋め込
まれていることを特徴とする請求項１記載の半導体装
置。 - 【請求項４】 高濃度である一導電型半導体基板上に低
濃度の一導電型半導体層をエピタキシャル成長により形
成する工程と、前記低濃度半導体層中に表面から選択的
にトレンチを形成する工程と、前記トレンチの側壁およ
び底部に低濃度の逆導電型半導体拡散層を形成する工程
と、前記トレンチの側壁および底部に設けられた逆導電
型半導体拡散層と部分的にオーバラップして前記低濃度
一導電型半導体層中に比較的浅い低濃度の逆導電型半導
体拡散層を選択的に形成する工程と、前記比較的浅い低
濃度の逆導電型半導体拡散層中に高濃度の一導電型半導
体拡散層を選択的に形成する工程と、前記低濃度の一導
電型半導体層および前記比較的浅い低濃度の逆導電型半
導体拡散層上にゲート絶縁膜を形成する工程と、前記ゲ
ート絶縁膜上に選択的にゲート電極を形成する工程とか
らなる請求項１記載の半導体装置の製造方法。 - 【請求項５】 前記低濃度の一導電型半導体層中に形成
したトレンチ内部を絶縁膜で埋め込む工程とからなるこ
とを特徴とする請求項１、４記載の半導体装置の製造方
法。 - 【請求項６】 前記低濃度の一導電型半導体層中に形成
したトレンチ内部を多結晶シリコンで埋め込む工程とか
らなること特徴とする請求項１、４記載の半導体装置の
製造方法。 - 【請求項７】 前記トレンチの側壁および底部に低濃度
の逆導電型半導体拡散層を形成する工程が不純物を含む
酸化膜からの固相拡散であることを特徴とする請求項
１、４記載の半導体装置の製造方法。 - 【請求項８】 前記トレンチの側壁および底部に低濃度
の逆導電型半導体拡散層を形成する工程が不純物を含む
多結晶シリコンからの固相拡散であることを特徴とする
請求項１、４記載の半導体装置の製造方法。 - 【請求項９】 前記トレンチの側壁および底部に低濃度
の逆導電型半導体拡散層を形成する工程が分子層ドープ
法であることを特徴とする請求項１、４記載の半導体装
置の製造方法。
Priority Applications (3)
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|---|---|---|---|
| JP2000286913A JP2001345444A (ja) | 1999-10-25 | 2000-09-21 | 半導体装置とその製造方法 |
| US09/685,503 US6534836B1 (en) | 1999-10-25 | 2000-10-10 | MOSFET semiconductor device |
| CNB001337815A CN1191637C (zh) | 1999-10-25 | 2000-10-25 | 金属氧化物半导体场效应管半导体器件及其制造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30253699 | 1999-10-25 | ||
| JP11-302536 | 1999-10-25 | ||
| JP2000-98574 | 1999-10-25 | ||
| JP2000098574 | 2000-03-31 | ||
| JP2000286913A JP2001345444A (ja) | 1999-10-25 | 2000-09-21 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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|---|---|---|---|
| JP2000286913A Pending JP2001345444A (ja) | 1999-10-25 | 2000-09-21 | 半導体装置とその製造方法 |
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|---|---|
| US (1) | US6534836B1 (ja) |
| JP (1) | JP2001345444A (ja) |
| CN (1) | CN1191637C (ja) |
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| KR100910798B1 (ko) | 2007-09-01 | 2009-08-05 | 고려대학교 산학협력단 | 불순물 주입층이 형성된 트랜치를 가지는 고전압용 트랜치절연 게이트 양극성 트랜지스터 및 그 제조방법 |
| JP2012064659A (ja) * | 2010-09-14 | 2012-03-29 | Denso Corp | 半導体装置の製造方法 |
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