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CN1305231A - 金属氧化物半导体场效应管半导体器件 - Google Patents

金属氧化物半导体场效应管半导体器件 Download PDF

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CN1305231A CN00133781A CN00133781A CN1305231A CN 1305231 A CN1305231 A CN 1305231A CN 00133781 A CN00133781 A CN 00133781A CN 00133781 A CN00133781 A CN 00133781A CN 1305231 A CN1305231 A CN 1305231A
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Abstract

公开一种以低成本和短的制造周转时间提供耐压性高而电阻低的功率MOSFET半导体器件。在平面型功率MOSFET中,制造方法包括在漂移层中形成沟槽,并在沟槽的侧壁和底部形成体扩散层(形成沟槽并随后进行扩散)以获得一种结构。深体扩散形成对获得高耐压性和低电阻是有效的,但是为了获得该结构,一般要进行多次深体区域的外延生长和选择性形成,致使制造工序增多、成本激增和制造周期延长。但是,本结构可以更简单地带来类似的效果。

Description

金属氧化物半导体场效应管半导体器件
本发明涉及一种耐压性高而电阻低的功率MOSFET(金属氧化物半导体场效应晶体管)半导体器件的结构及该结构的制造方法。
图6是传统功率MOSFET的剖面图。为了达到高的耐压性和低的导通电阻，在结构漏极的漂移区域内局部地引入所谓体扩散。在MOSFET截止期间，空白层(Void layer)从深体扩散的两侧扩展而在中间彼此接触。具体地说，在这种情况下，栅极下面的漂移区域直至基本上等于深体扩散深度的深度都成了空白层。由于空白层的宽度非常大，电场张弛作用就大，因而耐压性得以提高，而不必降低漂移区域的杂质浓度。另一方面，由于漂移区域的密度无需降低，也就不必降低导通状态期间的漂移寄生电阻，于是还可以使MOSFET保持低的导通电阻。
但是，为了实现传统的结构，必须多次进行深体区域的外延生长和选择性形成，而且增加制造工序，致使制造成本激增，制造周期延长。
例如，当实现几百伏或更高的漏极耐压性时，深体区域需要5至12微米的厚度，但是，在这种情况下，深体区域的外延生长和选择性形成需要重复约6次。
为了解决上述问题，本发明采用以下措施。
(1)提供一种半导体器件，它包括：高密度某一导电类型的半导体基片；在半导体基片的表面层上形成的低密度某一导电类型的半导体层；在低密度半导体层中从表面选择性地形成的沟槽；在所述沟槽的侧壁和底部形成的低密度相反导电类型的半导体扩散层；与所述相反导电类型的半导体扩散层部分重叠并选择性地在所述低密度某一导电类型半导体的表面层上形成的相对较浅的相反导电类型半导体扩散层；选择性地在所述相对较浅的低密度的相反导电类型的半导体扩散层中形成的高密度某一导电类型的半导体扩散层；在所述低密度某一导电类型的半导体层和所述相对较浅的低密度的相反导电类型的半导体扩散层上形成的栅极绝缘膜；以及在所述栅极绝缘膜上选择性地形成的栅极。
(2)在所述半导体器件中用绝缘膜填充在低密度某一导电类型的半导体层中形成的所述沟槽的内部。
(3)在所述半导体器件中用某一导电类型的多晶硅填充在低密度某一导电类型的半导体层中形成的所述沟槽的内部。
(4)一种半导体器件制造方法，它包括以下步骤：用外延生长法在高密度某一导电类型的半导体基片上形成低密度某一导电类型的半导体层；在所述低密度的半导体层中从表面选择性地形成沟槽；在所述沟槽的两侧和底部形成低密度相反导电类型的半导体扩散层；用位于所述沟槽侧壁和底部的相反导电类型的半导体扩散层部分地重叠所述相对较浅的低密度相反导电类型的半导体扩散层，并在所述低密度某一导电类型的半导体层中选择性地形成相对较浅的低密度相反导电类型的半导体扩散层；在所述相对较浅的低密度相反导电类型的半导体扩散层中形成高密度某一导电类型的半导体扩散层；在所述低密度某一导电类型的半导体层和所述相对较浅的低密度相反导电类型的半导体扩散层上形成栅极绝缘膜；以及在所述栅极绝缘膜上选择性地形成栅极。
(5)所述半导体器件制造方法还包括用绝缘膜填充在所述低密度某一导电类型的半导体层中形成的所述沟槽的内部的步骤。
(6)所述半导体器件制造方法还包括用多晶硅填充在所述低密度某一导电类型的半导体层中形成的所述沟槽的内部的步骤。
(7)在所述半导体器件制造方法中，在所述沟槽的侧壁和底部形成所述低密度相反导电类型的半导体扩散层的步骤包括利用包含杂质的氧化膜的固相扩散。
(8)在所述半导体器件制造方法中，在所述沟槽的侧壁和底部形成所述低密度相反导电类型的半导体扩散层的步骤包括利用包含杂质的多晶硅的固相扩散。
(9)在所述半导体器件制造方法中，在所述沟槽的侧壁和底部形成所述低密度相反导电类型的半导体扩散层的步骤包括分子层掺杂过程。
图1是表示本发明半导体器件的第一实施例的示意的剖面图。
图2是表示本发明半导体器件的第二实施例的示意的剖面图。
图3A至3G是按照工序次序的剖面图，表示本发明半导体器件的第一实施例的第一制造方法。
图4A至4C是按照工序次序的剖面图，表示本发明半导体器件的第一实施例的第二制造方法。
图5A至5E是按照工序次序的剖面图，表示本发明半导体器件的第二实施例的第一制造方法。
图6是表示传统半导体器件的一个实例的示意的剖面图。
下面将参照附图描述本发明的各个实施例。
图1是表示本发明半导体器件的第一实施例的示意的剖面图。在如高密度单晶硅的半导体基片101上设置低密度漂移层102之后，在漂移层上选择性地形成沟槽103，在该沟槽的侧壁和底部形成扩散层104，并形成绝缘膜109以填充该沟槽的内部，并进一步形成源极106、体扩散层105、栅极绝缘膜107和栅极108，以便构成功率MOSFET。体扩散层105与扩散层104部分重叠。
当功率MOSFET是NMOS时，例如，使用包括密度为1×1019/cm3至1×1020/cm3的锑或砷的单晶硅基片，并，例如用带有密度为1×1014/cm3至5×1016/cm3的磷的外延层作为漂移层。外延层的厚度随所要求的耐压性而不同，工作电压高达约几百伏时通常范围在5至12微米。与外延层的厚度相似，沟槽的厚度取决于要求的耐压性，但范围约在3至10微米，略浅于外延层。在沟槽的侧壁和底部形成的扩散层的密度通常在1×1016/cm3至1×1018/cm3的范围内，而深度和横向扩散约为0.5至2μm(微米)。体扩散层、源极和栅极绝缘膜的诸如密度、深度和厚度等参数显示与通常的功率MOSFET类似的数值。
在图1中，该结构产生单元性能效果。具体地说，当MOSFET截止时，空白层从在沟槽侧壁上形成的体扩散层两侧延伸彼此在中间接触，使得栅极下面的漂移区域直至基本上等于深体扩散的深度的深度完全形成空白层。由于空白层的宽度非常大，电场张驰作用就大，耐压性可以提高，而不必降低漂移层的杂质密度。由于漂移层的杂质密度不必降低，MOSFET导通期间的漂移寄生电阻就不必降低，MOSFET的导通电阻就可以保持低。和传统的实例类似地获得这些效果。另外，与传统方法相比，不必进行多次深体扩散的外延生长和选择性形成，沟槽和扩散层的形成可以一次完成，使得制造工序得以显著简化，带来诸如成本降低和制造周期缩短等效果。
另外，在图1的实施例中，扩散层104可以与体扩散层105同时形成，在这种情况下，所述效果得以扩大。后面还将详细描述。
图2是表示本发明半导体器件的第二实施例的示意的剖面图。基本概念与图1的实施例相似，但是第二实施例具有以下特征：沟槽103的内部用包含杂质的多晶硅110填充。使用这样的结构，位于沟槽侧壁和底部的扩散层可以利用从多晶硅110扩散杂质的方法形成，因此有可能进一步减少工序。在这种情况下，在用多晶硅填充的过程中必须同时使用进行掺杂的多处理过程(doped poly-process)等方法来预先把杂质引入多晶硅110。本实施例的制造方法后面还将详细描述。
图3表示按照工序次序的剖面图，表示本发明半导体器件的第一实施例的第一制造方法。作为例子，使用N-型功率MOSFET。
图3A表示一种方法，它包括：在包括密度为1×1019/cm3至1×1020/cm3的锑或砷作为N-型杂质的高密度半导体基片101上用外延生长法形成以密度为1×1014/cm3至5×1016/cm3的磷作为N-型杂质的厚约5至12微米的低密度漂移层102；随后用电炉氧化等方法生长约500埃的氧化膜111；随后用化学汽相淀积法(CVD)淀积约1000埃至2000埃的氮化膜112；用CVD法进一步淀积约2000埃至1微米的掩模氧化膜113；随后用光刻法和蚀刻法使掩模氧化膜113形成图案；以及剥去光致抗蚀剂，并利用形成图案的掩模氧化膜113作为掩模、用干刻蚀法在氮化膜112、氧化膜111和低密度漂移层102中形成沟槽103。在面积方面，沟槽103的宽度狭窄一些较为有利，但考虑到随后的沟槽内部的填充和向沟槽底部和侧壁掺入杂质，宽度宜在约0.5至2微米的范围内。另外，至于沟槽的深度，由于底部需要保持在低密度漂移层状态，所以深度宜为3至10微米。
利用掩模氧化膜113作为掩模对氮化膜112、氧化膜111和沟槽103的干刻蚀可以借助针对每一种待处理的材料的更换气体(changinggas)来进行。此外，掩模氧化膜113可以是非掺杂硅酸盐玻璃(NSG)、磷硅玻璃(PSG)或原硅酸四乙酯(TEOS)的氧化膜。
随后如图3B所示，例如，利用离子注入法，采用倾斜(angle)注入或旋转注入把硼作为P-型杂质引入沟槽的侧壁和底部，随后进行热处理，形成扩散层104。另外，如图中所示，甚至可以用分子层掺杂法来形成扩散层104。扩散层104的硼密度通常在1×1016/cm3至1×1018/cm3的范围内。深度方向和横向扩散约0.5至2微米。
随后，如图3C所示，用湿刻蚀法选择性地剥去掩模氧化膜113，用CVD法在沟槽103的内部和氮化膜112上淀积绝缘膜109。从覆盖的角度看，使用TEOS氧化膜时，绝缘膜109可以容易地填充到沟槽的内部。在这种情况下，由于厚度需要等于或大于沟槽的宽度，所以淀积可以在约0.5至2微米的范围内进行。当这个厚度无法一步完成时，可以分开多次进行淀积。
随后，如图3D所示，用干刻蚀法反向蚀刻绝缘膜109。通过直至暴露氮化膜112的终点检测来结束蚀刻过程。另外，这个步骤可以用化学机械抛光法(CMP)来完成。
接着，通过用磷酸的湿刻蚀法或干刻蚀法去除氮化膜112，进一步用湿刻蚀法去除氧化膜111，接着在电炉中用氧化法形成栅极绝缘膜107，便获得图3E所示的结构。栅极氧化膜的厚度取决于所要求的耐压性，但通常在200至800埃的范围内。
随后，如图3F所示，通过用光刻法和干刻蚀法构成掺有高密度杂质的多晶硅的图案，以形成栅极108，利用栅极108作为掩模，利用离子注入法和热处理选择性地在低密度漂移层102中形成体扩散层105作为功率MOSFET体。对于体扩散层105的垂直和横向的密度和扩散量，类似于扩散层104，使用硼作为P-型杂质时，密度约为1×1016/cm3至1×1018/cm3，扩散量约为0.5至2微米。在形成过程中，例如，BF2离子以约1×1013/cm2至5×1014/cm2的剂量注入，进行1000℃至1100℃的热处理几十分钟，并使用其他条件。此外，使体扩散层105与以前形成的扩散层104可靠地接触。
随后，如图3G所示，利用栅极108作为掩模，进行离子注入和热处理，形成功率MOSFET的源极106。用砷作为N-型杂质，密度约为1×1019/cm3至1×1020/cm3。
用上述制造方法获得本发明第一实施例所示的结构。
图4表示按照工序顺序的剖面图，表示按照本发明的第一实施例的半导体器件的第二制造方法。
进行与图3A直至形成沟槽的那些步骤相似的步骤，随后用图4A所示的湿刻蚀法选择性地剥去掩模氧化膜113，用CVD法或旋涂玻璃法(SOG)在沟槽103内部和氮化膜112上形成包含所述杂质的绝缘膜114。在N-型功率MOSFET的情况下，例如，使用BSG、亦即包括硼的氧化膜作为包括所述杂质的绝缘膜114。
随后，如图4B所示，通过反向蚀刻或CMP去除包含所述杂质的绝缘膜114，直至暴露出氮化膜112为止。
接着，通过进行热处理以便让硼从包含所述杂质的绝缘膜扩散，如图4C所示形成扩散层104。此后，与参照图3所描述的制造方法类似，在沟槽内部留下包含所述杂质的绝缘膜114的同时，去除氮化膜和氧化膜，依次形成栅极氧化膜、栅极、体扩散层和源极。或者，在通过湿刻蚀法一次去除包含所述杂质的绝缘膜114之后，可以与图3类似地进行绝缘膜109的填充步骤。除非出现特殊问题，由于工序数少，所以，在让包含所述杂质的绝缘膜114留在沟槽内的同时进行随后的步骤在成本和工作周期方面部是有利的。
图5表示按照工序顺序的剖面图，表示按照本发明的半导体器件第二实施例的第一制造方法。
图5A表示一种方法，它包括：用外延生长法在N-型高密度半导体基片101上形成N-型低密度漂移层102；随后用CVD法淀积掩模氧化膜113约2000埃至1微米；接着，用光刻法和蚀刻法构成掩模氧化膜113的图案；随后剥去光致抗蚀剂层，并利用已经形成图案的掩模氧化膜113作为掩模用干刻蚀法在低密度漂移层102内形成沟槽103。
高密度半导体基片的密度以及低密度漂移层的密度和厚度，还有沟槽的宽度和深度都与图3所示的相似。
另外，与图3类似，掩模氧化膜113可以是NSG,PSG或TEOS的氧化膜。
接着，如图5B所示，通过用离子注入法或分子层掺杂法引入所述杂质，并随后进行热处理，在沟槽的侧壁或底部形成P-型扩散层104。关于扩散层的密度和扩散量，与图3的实施例相似，密度约为1×1016/cm3至1×1018/cm3，而扩散量约为0.5至2微米。
随后，如图5C所示，用CVD法在沟槽103内部和掩模氧化膜113上淀积多晶硅110。在这种情况下，由于多晶硅的厚度要等于或大于沟槽宽度，所以，要进行约0.5至2微米的淀积。对于多晶硅，膜的应力大，采用一次淀积，半导体基片的挠曲有时可能大，因而为了避免这一点，可以分开多次进行淀积。
接着，如图5D所示，用干刻蚀法反向蚀刻多晶硅110。通过终点检测在暴露掩模氧化膜113时结束蚀刻。另外，这个步骤可以用化学机械抛光法(CMP)完成。
随后，通过与图3的实施例类似地去除掩模氧化膜113并依次地形成栅极氧化膜、栅极体扩散层和源极，即可形成如图5E所示的本发明的半导体器件的第二实施例的结构。
在图5所示的制造方法中，涉及沟槽形成和填充的掩模步骤可以只进行一次，因而与图3的实施例相比，有工序数目减少的优点。
另外，在图5所示的实施例中，扩散层104是在沟槽形成之后形成的，但与图4的实施例相似，也可以用包含所述杂质的多晶硅，就是说，利用掺杂的多处理过程把多晶硅嵌入所述沟槽中，随后进行热处理，以便从多晶硅扩散杂质，在沟槽的侧壁和底部形成扩散层，并在嵌入的多晶硅原样留下的同时进行随后的工序，即可获得图2所示本发明的半导体器件的第二实施例中所示的结构。
已经通过图解说明N-型功率MOSFET来描述上述实施例，但是另外反转所述导电类型也能制造出P-型功率MOSFET。
如上所述，按照本发明的功率MOSFET的结构和制造方法，可以以低的成本和短的制造周转时间提供耐压性高而电阻低的功率MOSFET。

Claims (9)

1．一种半导体器件，它包括：高密度某一导电类型的半导体基片；在所述半导体基片的表面层上形成的低密度某一导电类型的半导体层；在所述低密度的半导体层中从表面选择性地形成的沟槽；在所述沟槽的侧壁和底部形成的低密度相反导电类型的半导体扩散层；与所述相反导电类型的半导体扩散层部分重叠并选择性地在所述低密度某一导电类型的半导体的表面层上形成的相对较浅的相反导电类型的半导体扩散层；选择性地在所述相对较浅的低密度的相反导电类型的半导体扩散层中形成的高密度某一导电类型的半导体扩散层；在所述低密度某一导电类型的半导体层和所述相对较浅的低密度的相反导电类型的半导体扩散层上形成的栅极绝缘膜；以及在所述栅极绝缘膜上选择性地形成的栅极。
2．按照权利要求1的半导体器件，其特征在于：用绝缘膜填充在所述低密度某一导电类型的半导体层中形成的所述沟槽的内部。
3．按照权利要求1的半导体器件，其特征在于：用某一导电类型的多晶硅填充在所述低密度某一导电类型的半导体层中形成的所述沟槽的内部。
4．一种按照权利要求1的半导体器件的制造方法，它包括以下步骤：用外延生长法在高密度某一导电类型的半导体基片上形成低密度某一导电类型的半导体层；在所述低密度的半导体层中从表面选择性地形成沟槽；在所述沟槽的两侧和底部形成低密度相反导电类型的半导体扩散层；用位于所述沟槽侧壁和底部的相反导电类型的半导体扩散层部分地重叠相对较浅的低密度相反导电类型的半导体扩散层，并在所述低密度某一导电类型的半导体层中选择性地形成相对较浅的低密度相反导电类型的半导体扩散层；在所述相对较浅的低密度相反导电类型的半导体扩散层中形成高密度某一导电类型的半导体扩散层；在所述低密度某一导电类型的半导体层和所述相对较浅的低密度相反导电类型的半导体扩散层上形成栅极绝缘膜；以及在所述栅极绝缘膜上选择性地形成栅极。
5．一种按照权利要求1或4的半导体器件的制造方法，其特征在于还包括用绝缘膜填充在所述低密度某一导电类型的半导体层中形成的所述沟槽的内部的步骤。
6．一种按照权利要求1或4的半导体器件的制造方法，其特征在于还包括用多晶硅填充在所述低密度某一导电类型的半导体层中形成的所述沟槽的内部的步骤。
7．一种按照权利要求1或4的半导体器件的制造方法，其特征在于：在所述沟槽的内侧和底部形成所述低密度相反导电类型的半导体扩散层的步骤包括利用包含杂质的氧化膜的固相扩散。
8．一种按照权利要求1或4的半导体器件的制造方法，其特征在于：在所述沟槽的内侧和底部形成所述低密度相反导电类型的半导体扩散层的步骤包括利用包含杂质的多晶硅的固相扩散。
9．一种按照权利要求1或4的半导体器件的制造方法，其特征在于：在所述沟槽的内侧和底部形成所述低密度相反导电类型的半导体扩散层的步骤包括分子层掺杂过程。
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