JP3279151B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- Y10S148/126—Power FETs
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- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係り、特に縦型絶縁ゲート半導体装置及びその
製造方法に関する。
造方法に係り、特に縦型絶縁ゲート半導体装置及びその
製造方法に関する。
【０００２】
【従来の技術】従来、縦型絶縁ゲート半導体装置の一例
である縦型ＭＯＳ電界効果トランジスタ（以下、縦型ト
ランジスタと記す）は、例えば図８に示すように、Ｎ+
型半導体層１ａ（ドレイン領域）上にＮ型エピタキシャ
ル層１ｂ（ドリフト領域）を有する半導体基板１の主表
面上の一部にゲート酸化膜２を設け、ゲート酸化膜２上
の一部にゲート電極３を設け、さらにゲート電極３を被
覆する酸化膜４を設けている。そして、主表面側からＮ
型エピタキシャル層２にＰ型不純物を導入してゲート電
極３の下側に広がったＰボディ領域５を設け、Ｐボディ
領域５内の一部にＮ型不純物を導入してＰボディ領域５
より浅いＮ+ ソース領域６を設けている。さらに、Ｎ+
ソース領域６内の一部にＰ型不純物を導入し、Ｐボディ
領域５の深さと略同一の深さのＰ+ ボディ領域７を設け
ている。そして、半導体基板１の主表面側には、Ｎ+ ソ
ース領域６とＰ+ ボディ領域７に共通のソース電極８を
設け、裏面側にはドレイン電極９を設けている。そし
て、この縦型トランジスタのＮ+ ソース領域６の濃度
は、図９（図８のＶＩＩＩ−ＶＩＩＩ線方向の断面の領
域の濃度分布）に示すように、Ｐ+ ボディ領域７の濃度
より大きくなっている。なお、ＮＡは不活性不純物濃度
を示す。
である縦型ＭＯＳ電界効果トランジスタ（以下、縦型ト
ランジスタと記す）は、例えば図８に示すように、Ｎ+
型半導体層１ａ（ドレイン領域）上にＮ型エピタキシャ
ル層１ｂ（ドリフト領域）を有する半導体基板１の主表
面上の一部にゲート酸化膜２を設け、ゲート酸化膜２上
の一部にゲート電極３を設け、さらにゲート電極３を被
覆する酸化膜４を設けている。そして、主表面側からＮ
型エピタキシャル層２にＰ型不純物を導入してゲート電
極３の下側に広がったＰボディ領域５を設け、Ｐボディ
領域５内の一部にＮ型不純物を導入してＰボディ領域５
より浅いＮ+ ソース領域６を設けている。さらに、Ｎ+
ソース領域６内の一部にＰ型不純物を導入し、Ｐボディ
領域５の深さと略同一の深さのＰ+ ボディ領域７を設け
ている。そして、半導体基板１の主表面側には、Ｎ+ ソ
ース領域６とＰ+ ボディ領域７に共通のソース電極８を
設け、裏面側にはドレイン電極９を設けている。そし
て、この縦型トランジスタのＮ+ ソース領域６の濃度
は、図９（図８のＶＩＩＩ−ＶＩＩＩ線方向の断面の領
域の濃度分布）に示すように、Ｐ+ ボディ領域７の濃度
より大きくなっている。なお、ＮＡは不活性不純物濃度
を示す。
【０００３】この縦型トランジスタの製造工程は、図１
０〜図１２に示すようになっている。まず、ドレイン領
域となるＮ+ 半導体層１ａ上にドリフト領域となるＮ型
エピタキシャル層１ｂを設けた半導体基板１のエピタキ
シャル層１ｂ表面にゲート酸化膜２を設ける（図１０
（ａ）参照）。そして、ゲート酸化膜２上にりんを含む
多結晶シリコンのゲート電極３を設け、さらに１回目の
ホトレジスト膜３ａを設ける（図１０（ｂ）参照）。ホ
トレジスト膜３ａを選択的に除去し、これをマスクとし
て多結晶シリコンを選択的にエッチングしてゲート電極
３を形成する（図１０（ｃ）参照）。ホトレジスト膜３
ａを除去した後、ゲート電極３をマスクとしてＮ型エピ
タキシャル層１ｂにほう素Ｂをイオン注入しその後熱拡
散してゲート電極３の下側に広がったＰボディ領域５を
形成する（図１１（ｄ）参照）。つぎに、２回目のホト
レジスト膜３ｂを選択的に形成してＰボディ領域５上の
一部に開口を設け、ホトレジスト膜３ｂをマスクとして
高濃度のほう素Ｂイオン注入し、その後熱拡散すること
によりＰボディ領域５の深さに達するＰ+ ボディ領域７
を形成する（図１１（ｅ）参照）。
０〜図１２に示すようになっている。まず、ドレイン領
域となるＮ+ 半導体層１ａ上にドリフト領域となるＮ型
エピタキシャル層１ｂを設けた半導体基板１のエピタキ
シャル層１ｂ表面にゲート酸化膜２を設ける（図１０
（ａ）参照）。そして、ゲート酸化膜２上にりんを含む
多結晶シリコンのゲート電極３を設け、さらに１回目の
ホトレジスト膜３ａを設ける（図１０（ｂ）参照）。ホ
トレジスト膜３ａを選択的に除去し、これをマスクとし
て多結晶シリコンを選択的にエッチングしてゲート電極
３を形成する（図１０（ｃ）参照）。ホトレジスト膜３
ａを除去した後、ゲート電極３をマスクとしてＮ型エピ
タキシャル層１ｂにほう素Ｂをイオン注入しその後熱拡
散してゲート電極３の下側に広がったＰボディ領域５を
形成する（図１１（ｄ）参照）。つぎに、２回目のホト
レジスト膜３ｂを選択的に形成してＰボディ領域５上の
一部に開口を設け、ホトレジスト膜３ｂをマスクとして
高濃度のほう素Ｂイオン注入し、その後熱拡散すること
によりＰボディ領域５の深さに達するＰ+ ボディ領域７
を形成する（図１１（ｅ）参照）。
【０００４】つぎに、３回目のホトレジスト膜３ｃを選
択的に設けてＰ+ ボディ領域７を被覆し、ホトレジスト
膜３ｃをマスクとしてＰボディ領域５内で一部Ｐ+ 領域
７にかけてひ素Ａｓをイオン注入しこれを熱拡散するこ
とによりＰ+ ボディ領域７より濃度の高いＮ+ ソース領
域６を形成する（図１１（ｆ）参照）。つぎに、主表面
上にりんＰを含む酸化膜４を形成し（図１２（ｇ）参
照）、４回目のホトレジスト膜（図示しない）を選択的
に形成し、これをマスクとして酸化膜４を選択的にエッ
チング除去する（図１２（ｈ）参照）。そして、半導体
基板１の主表面側にＮ+ ソース領域６とＰ+ ボディ領域
７に共通のソース電極８を形成し、裏面側にドレイン電
極９を形成することにより（図１２（ｉ）参照）、縦型
トランジスタが得られる。
択的に設けてＰ+ ボディ領域７を被覆し、ホトレジスト
膜３ｃをマスクとしてＰボディ領域５内で一部Ｐ+ 領域
７にかけてひ素Ａｓをイオン注入しこれを熱拡散するこ
とによりＰ+ ボディ領域７より濃度の高いＮ+ ソース領
域６を形成する（図１１（ｆ）参照）。つぎに、主表面
上にりんＰを含む酸化膜４を形成し（図１２（ｇ）参
照）、４回目のホトレジスト膜（図示しない）を選択的
に形成し、これをマスクとして酸化膜４を選択的にエッ
チング除去する（図１２（ｈ）参照）。そして、半導体
基板１の主表面側にＮ+ ソース領域６とＰ+ ボディ領域
７に共通のソース電極８を形成し、裏面側にドレイン電
極９を形成することにより（図１２（ｉ）参照）、縦型
トランジスタが得られる。
【０００５】
【発明が解決しようとする課題】ところで、上記縦型ト
ランジスタは、図８に示すように、Ｎ+ ソース領域６の
オン抵抗を決めるソース電極８のＮ+ ソース領域６との
接触端部とゲート電極３端部間の距離を、層間絶縁膜の
膜厚Ｌ1 と、ホトレジスト膜のマスクアライメントの精
度Ｌ2 の和以下にすることができない。すなわち、距離
をＬ1 ＋Ｌ2 以下にしようとすると、図８の点線に示す
ように、マスクアライメントの位置ずれにより、酸化膜
４のエッチング終了時点で、酸化膜４の開口寸法ｘ1 が
実際にはｘ2 と小さくなる。このため、ソース電極８の
Ｎ+ ソース領域６との接触端部とゲート電極３端部の間
の距離が大きくなり、Ｎ+ ソース領域６のオン抵抗が大
きくなるからである。この寸法Ｌ2 分を補って、Ｎ+ ソ
ース領域６のオン抵抗を小さくするためには、Ｎ+ ソー
ス領域６の濃度を高めなければならない。
ランジスタは、図８に示すように、Ｎ+ ソース領域６の
オン抵抗を決めるソース電極８のＮ+ ソース領域６との
接触端部とゲート電極３端部間の距離を、層間絶縁膜の
膜厚Ｌ1 と、ホトレジスト膜のマスクアライメントの精
度Ｌ2 の和以下にすることができない。すなわち、距離
をＬ1 ＋Ｌ2 以下にしようとすると、図８の点線に示す
ように、マスクアライメントの位置ずれにより、酸化膜
４のエッチング終了時点で、酸化膜４の開口寸法ｘ1 が
実際にはｘ2 と小さくなる。このため、ソース電極８の
Ｎ+ ソース領域６との接触端部とゲート電極３端部の間
の距離が大きくなり、Ｎ+ ソース領域６のオン抵抗が大
きくなるからである。この寸法Ｌ2 分を補って、Ｎ+ ソ
ース領域６のオン抵抗を小さくするためには、Ｎ+ ソー
ス領域６の濃度を高めなければならない。
【０００６】しかし、Ｎ+ ソース領域６の濃度を高める
と、Ｎ+ ソース領域６の深さが深くなり、Ｐボディ領域
５に対する寄生バイポーラトランジスタのベース幅Ｗが
せまくなる。そのため、ベース部分でのパンチスルー電
圧が低くなり、この部分でのパンチスルー破壊が発生し
易くなる。すなわち、従来の縦型トランジスタの構造に
よれば、同時にＮ+ ソース領域６のオン抵抗を小さくし
かつＰボディ領域５の耐圧を高くすることができなかっ
た。
と、Ｎ+ ソース領域６の深さが深くなり、Ｐボディ領域
５に対する寄生バイポーラトランジスタのベース幅Ｗが
せまくなる。そのため、ベース部分でのパンチスルー電
圧が低くなり、この部分でのパンチスルー破壊が発生し
易くなる。すなわち、従来の縦型トランジスタの構造に
よれば、同時にＮ+ ソース領域６のオン抵抗を小さくし
かつＰボディ領域５の耐圧を高くすることができなかっ
た。
【０００７】本発明は、上記した問題を解決しようとす
るもので、ソース領域の低オン抵抗とＰボディ領域の高
耐圧を兼ね備えた縦型半導体装置及びその製造方法を提
供することを目的とする。
るもので、ソース領域の低オン抵抗とＰボディ領域の高
耐圧を兼ね備えた縦型半導体装置及びその製造方法を提
供することを目的とする。
【０００８】
【課題を解決するための手段及び発明の効果】上記の目
的を達成するため 、 本発明の一実施形態においては 、第１
導電型の半導体基板又は主表面が第１導電型で反対面側
が第２導電型の２層の半導体基板と、該半導体基板の主
表面上の一部に設けた第１絶縁膜と、該第１絶縁膜上の
所定位置に設けた第１電極と、該第１電極の上面を被覆
する第２絶縁膜と、前記第１電極及び第２絶縁膜の側壁
に設けた側壁絶縁膜と、前記半導体基板の主表面側から
同半導体基板内に第２導電型の不純物を導入して形成さ
れ前記第１電極の下側にまで広がる第１導電領域と、該
第１導電領域内に第１導電型の不純物を導入した形成さ
れ前記第１電極の下側にまで広がると共に、前記第１導
電領域より浅くかつ同第１導電領域の表面濃度より濃度
が高い第２導電領域と、該第２導電領域内の一部に第２
導電型の不純物を導入して形成され前記第２導電領域よ
り濃度が高い第３導電領域と、前記半導体基板の主表面
側に設けた前記第２導電領域及び第３導電領域に共通の
第２電極と、前記半導体基板の主表面の反対面側又は主
表面の第１電極及び第２電極から離間した位置に設けた
第３電極とを備えた半導体装置において 、 前記側壁絶縁
膜が、前記半導体基板の主表面側に設けた第３絶縁膜を
異方性エッチング及び等方性エッチングにより形成され
た絶縁膜であることを特徴とする半導体装置が提供され
る。
的を達成するため 、 本発明の一実施形態においては 、第１
導電型の半導体基板又は主表面が第１導電型で反対面側
が第２導電型の２層の半導体基板と、該半導体基板の主
表面上の一部に設けた第１絶縁膜と、該第１絶縁膜上の
所定位置に設けた第１電極と、該第１電極の上面を被覆
する第２絶縁膜と、前記第１電極及び第２絶縁膜の側壁
に設けた側壁絶縁膜と、前記半導体基板の主表面側から
同半導体基板内に第２導電型の不純物を導入して形成さ
れ前記第１電極の下側にまで広がる第１導電領域と、該
第１導電領域内に第１導電型の不純物を導入した形成さ
れ前記第１電極の下側にまで広がると共に、前記第１導
電領域より浅くかつ同第１導電領域の表面濃度より濃度
が高い第２導電領域と、該第２導電領域内の一部に第２
導電型の不純物を導入して形成され前記第２導電領域よ
り濃度が高い第３導電領域と、前記半導体基板の主表面
側に設けた前記第２導電領域及び第３導電領域に共通の
第２電極と、前記半導体基板の主表面の反対面側又は主
表面の第１電極及び第２電極から離間した位置に設けた
第３電極とを備えた半導体装置において 、 前記側壁絶縁
膜が、前記半導体基板の主表面側に設けた第３絶縁膜を
異方性エッチング及び等方性エッチングにより形成され
た絶縁膜であることを特徴とする半導体装置が提供され
る。
【０００９】上記の半導体装置においては 、 制御可能な
側壁幅の側壁絶縁膜が得られ 、 第２電極の第２導電領域
との接触端と第１電極端間の距離を制御できることによ
り、第２導電領域のオン抵抗を確実に小さくすることが
できる。
側壁幅の側壁絶縁膜が得られ 、 第２電極の第２導電領域
との接触端と第１電極端間の距離を制御できることによ
り、第２導電領域のオン抵抗を確実に小さくすることが
できる。
【００１０】また、本発明の他の実施形態においては 、
第１導電型の半導体基板又は主表面が第１導電型で反対
面側が第２導電型の２層の半導体基板と、該半導体基板
の主表面側の第１導電型の領域内に設けた溝部と、前記
主表面上の溝部及びその周囲に設けた第１絶縁膜と、同
溝部内に設けた第１電極と、該第１電極の上面を被覆す
る第２絶縁膜と、該第２絶縁膜の側部に設けた側壁絶縁
膜と、前記半導体基板の主表面側から同半導体基板内に
第２導電型の不純物を導入して形成した第１導電領域
と、該第１導電領域内に第１導電型の不純物を導入して
形成されると共に、前記第１導電領域より浅くかつ同第
１導電領域の表面濃度より濃度が高い第２導電領域と、
該第２導電領域内の一部に第２導電型の不純物を導入し
て形成され前記第２導電領域より濃度が高い第３導電領
域と、前記半導体基板の主表面側に設けた前記第２導電
領域及び第３導電領域に共通の第２電極と、前記半導体
基板の主表面の反対面側又は主表面の第１電極及び第２
電極から離間した位置に設けた第３電極とを備えた半導
体装置において 、 前記側壁絶縁膜が、前記半導体基板の
主表面側に設けた第３絶縁膜を異方性エッチング及び等
方性エッチングにより形成された絶縁膜であることを特
徴とする半導体装置が提供される。この実施形態におい
ても 、 上記実施形態と同様に、制御可能な側壁幅の側壁
絶縁膜が得られ 、 第２電極の第２導電領域との接触端と
第１電極端間の距離を制御できることにより、第２導電
領域のオン抵抗を確実に小さくすることができる。
第１導電型の半導体基板又は主表面が第１導電型で反対
面側が第２導電型の２層の半導体基板と、該半導体基板
の主表面側の第１導電型の領域内に設けた溝部と、前記
主表面上の溝部及びその周囲に設けた第１絶縁膜と、同
溝部内に設けた第１電極と、該第１電極の上面を被覆す
る第２絶縁膜と、該第２絶縁膜の側部に設けた側壁絶縁
膜と、前記半導体基板の主表面側から同半導体基板内に
第２導電型の不純物を導入して形成した第１導電領域
と、該第１導電領域内に第１導電型の不純物を導入して
形成されると共に、前記第１導電領域より浅くかつ同第
１導電領域の表面濃度より濃度が高い第２導電領域と、
該第２導電領域内の一部に第２導電型の不純物を導入し
て形成され前記第２導電領域より濃度が高い第３導電領
域と、前記半導体基板の主表面側に設けた前記第２導電
領域及び第３導電領域に共通の第２電極と、前記半導体
基板の主表面の反対面側又は主表面の第１電極及び第２
電極から離間した位置に設けた第３電極とを備えた半導
体装置において 、 前記側壁絶縁膜が、前記半導体基板の
主表面側に設けた第３絶縁膜を異方性エッチング及び等
方性エッチングにより形成された絶縁膜であることを特
徴とする半導体装置が提供される。この実施形態におい
ても 、 上記実施形態と同様に、制御可能な側壁幅の側壁
絶縁膜が得られ 、 第２電極の第２導電領域との接触端と
第１電極端間の距離を制御できることにより、第２導電
領域のオン抵抗を確実に小さくすることができる。
【００１１】
【００１２】上記の半導体装置において 、第２導電領域
の濃度を第１導電領域の表面濃度の約１０倍にした場合
には 、 第１電極による第１導電領域の安定制御が確保さ
れ 、 所望の半導体装置の特性が得られる。
の濃度を第１導電領域の表面濃度の約１０倍にした場合
には 、 第１電極による第１導電領域の安定制御が確保さ
れ 、 所望の半導体装置の特性が得られる。
【００１３】
【００１４】
【００１５】
【００１６】また、本発明による半導体装置の製造方法
は、第１導電型の半導体基板または主表面側が第１導電
型で反対面側が第２導電型の２層である半導体基板を形
成する基板形成工程と、半導体基板の主表面上に第１絶
縁膜を形成する第１絶縁膜形成工程と、第１絶縁膜上の
所定位置に第１電極を形成する第１電極形成工程と、第
１電極上を被覆する第２絶縁膜を形成する第２絶縁膜形
成工程と、主表面側から半導体基板内に第２導電型の不
純物を導入して第１電極の下側に広がる第１導電領域を
形成する第１導電領域形成工程と、第１導電領域内に第
１導電型の不純物を導入して第１電極の下側にまで広が
り、第１導電領域より浅くかつ第１導電領域の表面濃度
より濃度が高い第２導電領域を形成する第２導電領域形
成工程と、半導体基板の主表面側に第３絶縁膜を形成す
る第３絶縁膜形成工程と、第３絶縁膜の一部を異方性エ
ッチングにより除去して第２導電領域の一部を露出させ
る共に、第１電極及び第２絶縁膜の側壁に側壁絶縁膜を
形成する第１エッチング工程と、第２導電領域内に第２
導電型の不純物を導入して、第２導電領域より濃度が高
い第３導電領域を形成する第３導電領域形成工程と、側
壁絶縁膜及び第２絶縁膜の一部を等方性エッチングによ
り除去して第２導電領域の一部を露出させる第２エッチ
ング工程と、主表面側に第２導電領域及び第３導電領域
に共通する第２電極を形成する第２電極形成工程と、半
導体基板の主表面の反対面側または主表面の第１電極及
び第２電極と離間した位置に第３電極を形成する第３電
極形成工程を採用したことに特徴がある。
は、第１導電型の半導体基板または主表面側が第１導電
型で反対面側が第２導電型の２層である半導体基板を形
成する基板形成工程と、半導体基板の主表面上に第１絶
縁膜を形成する第１絶縁膜形成工程と、第１絶縁膜上の
所定位置に第１電極を形成する第１電極形成工程と、第
１電極上を被覆する第２絶縁膜を形成する第２絶縁膜形
成工程と、主表面側から半導体基板内に第２導電型の不
純物を導入して第１電極の下側に広がる第１導電領域を
形成する第１導電領域形成工程と、第１導電領域内に第
１導電型の不純物を導入して第１電極の下側にまで広が
り、第１導電領域より浅くかつ第１導電領域の表面濃度
より濃度が高い第２導電領域を形成する第２導電領域形
成工程と、半導体基板の主表面側に第３絶縁膜を形成す
る第３絶縁膜形成工程と、第３絶縁膜の一部を異方性エ
ッチングにより除去して第２導電領域の一部を露出させ
る共に、第１電極及び第２絶縁膜の側壁に側壁絶縁膜を
形成する第１エッチング工程と、第２導電領域内に第２
導電型の不純物を導入して、第２導電領域より濃度が高
い第３導電領域を形成する第３導電領域形成工程と、側
壁絶縁膜及び第２絶縁膜の一部を等方性エッチングによ
り除去して第２導電領域の一部を露出させる第２エッチ
ング工程と、主表面側に第２導電領域及び第３導電領域
に共通する第２電極を形成する第２電極形成工程と、半
導体基板の主表面の反対面側または主表面の第１電極及
び第２電極と離間した位置に第３電極を形成する第３電
極形成工程を採用したことに特徴がある。
【００１７】上記の製造方法においては、第１導電領域
と第２導電領域とを第１電極を共通のマスクとして不純
物を導入して形成することができるので、ホトリソグラ
フィ工程を１回省略することができる。その後、基板の
主表面側に第３絶縁膜を形成し、異方性エッチングによ
り側壁絶縁膜を設けると共に第２導電領域の一部に開口
を設けたことにより、開口を通して第３導電領域の不純
物導入を行うことができ、ホトリソグラフィ工程を省略
することができる。さらに、残された第２絶縁膜及び側
壁絶縁膜を等方性エッチングにより第２導電領域の一部
及び第３電動領域の共通の第２電極形成のための開口部
が形成されるので、ホトリソグラフィを省略することが
できる。
と第２導電領域とを第１電極を共通のマスクとして不純
物を導入して形成することができるので、ホトリソグラ
フィ工程を１回省略することができる。その後、基板の
主表面側に第３絶縁膜を形成し、異方性エッチングによ
り側壁絶縁膜を設けると共に第２導電領域の一部に開口
を設けたことにより、開口を通して第３導電領域の不純
物導入を行うことができ、ホトリソグラフィ工程を省略
することができる。さらに、残された第２絶縁膜及び側
壁絶縁膜を等方性エッチングにより第２導電領域の一部
及び第３電動領域の共通の第２電極形成のための開口部
が形成されるので、ホトリソグラフィを省略することが
できる。
【００１８】その結果、上記の製造方法によれば、従来
の製造方法に較べてホトリソグラフィ工程を３回省略す
ることができ、製造工程を大幅に短縮することができ、
半導体装置を安価に製造することができる。また、この
製造方法により得られた半導体装置は、上記のようにオ
ン抵抗が低くかつ高い耐電圧特性を備えている。さら
に、この製造方法によれば、第２導電領域の第２電極と
の接触部分の形成を、ホトリソグラフィの精度を考慮す
る必要がないので、その分半導体装置の面積を小さくす
ることができ、ウエハ当りの半導体装置の収率を高める
ことにより半導体装置のコストを低減させることができ
る。
の製造方法に較べてホトリソグラフィ工程を３回省略す
ることができ、製造工程を大幅に短縮することができ、
半導体装置を安価に製造することができる。また、この
製造方法により得られた半導体装置は、上記のようにオ
ン抵抗が低くかつ高い耐電圧特性を備えている。さら
に、この製造方法によれば、第２導電領域の第２電極と
の接触部分の形成を、ホトリソグラフィの精度を考慮す
る必要がないので、その分半導体装置の面積を小さくす
ることができ、ウエハ当りの半導体装置の収率を高める
ことにより半導体装置のコストを低減させることができ
る。
【００１９】また、本発明による半導体装置の他の製造
方法は、第１導電型の半導体基板または主表面側が第１
導電型で反対面側が第２導電型の２層である半導体基板
を形成する基板形成工程と、半導体基板の主表面側の第
１導電型の領域内に溝部を形成する溝部形成工程と、半
導体基板の主表面上に第１絶縁膜を形成する第１絶縁膜
形成工程と、溝部内に第１電極を形成する第１電極形成
工程と、第１電極上を被覆する第２絶縁膜を形成する第
２絶縁膜形成工程と、主表面側から半導体基板内に第２
導電型の不純物を導入して第１導電領域を形成する第１
導電領域形成工程と、第１導電領域内に第１導電型の不
純物を導入して、第１導電領域より浅くかつ第１導電領
域の表面濃度より濃度が高い第２導電領域を形成する第
２導電領域形成工程と、半導体基板の主表面側に第３絶
縁膜を形成する第３絶縁膜形成工程と、第３絶縁膜の一
部を異方性エッチングにより除去して第２導電領域の一
部を露出させる共に、第２絶縁膜の側壁に側壁絶縁膜を
形成する第１エッチング工程と、第２導電領域内に第２
導電型の不純物を導入して、第２導電領域より濃度が高
い第３導電領域を形成する第３導電領域形成工程と、側
壁絶縁膜及び第２絶縁膜の一部を等方性エッチングによ
り除去して第２導電領域の一部を露出させる第２エッチ
ング工程と、主表面側に第２導電領域及び第３導電領域
に共通する第２電極を形成する第２電極形成工程と、半
導体基板の主表面の反対面側または主表面の第１電極及
び第２電極と離間した位置に第３電極を形成する第３電
極形成工程を採用したことに特徴がある。
方法は、第１導電型の半導体基板または主表面側が第１
導電型で反対面側が第２導電型の２層である半導体基板
を形成する基板形成工程と、半導体基板の主表面側の第
１導電型の領域内に溝部を形成する溝部形成工程と、半
導体基板の主表面上に第１絶縁膜を形成する第１絶縁膜
形成工程と、溝部内に第１電極を形成する第１電極形成
工程と、第１電極上を被覆する第２絶縁膜を形成する第
２絶縁膜形成工程と、主表面側から半導体基板内に第２
導電型の不純物を導入して第１導電領域を形成する第１
導電領域形成工程と、第１導電領域内に第１導電型の不
純物を導入して、第１導電領域より浅くかつ第１導電領
域の表面濃度より濃度が高い第２導電領域を形成する第
２導電領域形成工程と、半導体基板の主表面側に第３絶
縁膜を形成する第３絶縁膜形成工程と、第３絶縁膜の一
部を異方性エッチングにより除去して第２導電領域の一
部を露出させる共に、第２絶縁膜の側壁に側壁絶縁膜を
形成する第１エッチング工程と、第２導電領域内に第２
導電型の不純物を導入して、第２導電領域より濃度が高
い第３導電領域を形成する第３導電領域形成工程と、側
壁絶縁膜及び第２絶縁膜の一部を等方性エッチングによ
り除去して第２導電領域の一部を露出させる第２エッチ
ング工程と、主表面側に第２導電領域及び第３導電領域
に共通する第２電極を形成する第２電極形成工程と、半
導体基板の主表面の反対面側または主表面の第１電極及
び第２電極と離間した位置に第３電極を形成する第３電
極形成工程を採用したことに特徴がある。
【００２０】この製造方法によれば、溝型ゲート構造の
縦型半導体装置の製造においても、先の製造方法と同様
の効果を得ることができる。
縦型半導体装置の製造においても、先の製造方法と同様
の効果を得ることができる。
【００２１】また、上記の製造方法において第２導電領
域の濃度を第１導電領域の表面濃度の約１０倍にした場
合には 、 第１電極による第１導電領域の安定制御が確保
され 、 所望の半導体装置の特性が得られる。
域の濃度を第１導電領域の表面濃度の約１０倍にした場
合には 、 第１電極による第１導電領域の安定制御が確保
され 、 所望の半導体装置の特性が得られる。
【００２２】
【００２３】
【発明の実施の形態】以下、本発明の一実施の形態を図
面を用いて説明すると、図１は、第１の実施形態に係る
縦型ＭＯＳ電界効果トランジスタ（以下、縦型トランジ
スタと記す）の断面を模式図により示したものである。
面を用いて説明すると、図１は、第１の実施形態に係る
縦型ＭＯＳ電界効果トランジスタ（以下、縦型トランジ
スタと記す）の断面を模式図により示したものである。
【００２４】この縦型トランジスタは、ドレイン領域を
構成するＮ+ シリコン層１１ａ上にドリフト領域を構成
するＮエピタキシャル層１１ｂを設けたシリコン半導体
基板（以下、シリコン基板と記す）１１を用いて製造さ
れる。シリコン基板１１の表面上の一部にゲート酸化膜
１２が設けられ、ゲート酸化膜１２上の一部にはゲート
電極１３が設けられ、さらにゲート電極１３を被覆する
シリコン酸化膜１４が設けられている。またゲート電極
１３及びシリコン酸化膜１４の側壁には、側壁シリコン
酸化膜１７ａを設けている。そして、主表面側からＮ型
エピタキシャル層１１ｂにＰ型不純物を導入してゲート
電極１３の下側に広がったＰボディ領域１６と、Ｐボデ
ィ領域１６内にＮ型不純物を導入したＮ+ ソース領域１
５を設けている。さらに、Ｎ+ ソース領域１５内の一部
には主表面側からＰ型不純物を導入し、Ｐボディ領域１
６の深さに達するＰ+ ボディ領域１８を設けている。そ
して、シリコン基板１１は、主表面側にＮ+ ソース領域
１５とＰ+ ボディ領域１８に共通のソース電極１９を設
けており、その裏面側にドレイン電極２０を設けてい
る。この縦型トランジスタのＮ+ ソース領域１５の濃度
は、図２（図１のＩ−Ｉ線方向の断面の領域の濃度分
布）に示すように、Ｐ+ ボディ領域１８の濃度より小さ
く、かつＰボディ領域１６の濃度の１０倍程度以上にな
っている。
構成するＮ+ シリコン層１１ａ上にドリフト領域を構成
するＮエピタキシャル層１１ｂを設けたシリコン半導体
基板（以下、シリコン基板と記す）１１を用いて製造さ
れる。シリコン基板１１の表面上の一部にゲート酸化膜
１２が設けられ、ゲート酸化膜１２上の一部にはゲート
電極１３が設けられ、さらにゲート電極１３を被覆する
シリコン酸化膜１４が設けられている。またゲート電極
１３及びシリコン酸化膜１４の側壁には、側壁シリコン
酸化膜１７ａを設けている。そして、主表面側からＮ型
エピタキシャル層１１ｂにＰ型不純物を導入してゲート
電極１３の下側に広がったＰボディ領域１６と、Ｐボデ
ィ領域１６内にＮ型不純物を導入したＮ+ ソース領域１
５を設けている。さらに、Ｎ+ ソース領域１５内の一部
には主表面側からＰ型不純物を導入し、Ｐボディ領域１
６の深さに達するＰ+ ボディ領域１８を設けている。そ
して、シリコン基板１１は、主表面側にＮ+ ソース領域
１５とＰ+ ボディ領域１８に共通のソース電極１９を設
けており、その裏面側にドレイン電極２０を設けてい
る。この縦型トランジスタのＮ+ ソース領域１５の濃度
は、図２（図１のＩ−Ｉ線方向の断面の領域の濃度分
布）に示すように、Ｐ+ ボディ領域１８の濃度より小さ
く、かつＰボディ領域１６の濃度の１０倍程度以上にな
っている。
【００２５】つぎに、この縦型トランジスタの製造工程
を、図３〜図５を用いて説明する。まず、シリコン基板
１１を熱酸化することによりＮエピタキシャル層１１ｂ
（例えば耐圧を６０Ｖとした場合、濃度は１×１０16ｃ
ｍー3程度とする）表面にゲート酸化膜１２を形成する
（図３（ａ）参照）。つぎに、ゲート酸化膜１２上に化
学気相成長法（以下、ＣＶＤ法と記す）によりりんＰを
含んだ多結晶シリコン膜であるゲート電極１３を成長さ
せ、つづいてシリコン酸化膜１４を形成する（図３
（ｂ）参照）。さらに、ゲート電極１３及びシリコン酸
化膜１４の一部分を周知のホトリソグラフィ技術及び反
応イオンエッチング技術（ＲＩＥ）により選択的に除去
する（図３（ｃ）参照）。
を、図３〜図５を用いて説明する。まず、シリコン基板
１１を熱酸化することによりＮエピタキシャル層１１ｂ
（例えば耐圧を６０Ｖとした場合、濃度は１×１０16ｃ
ｍー3程度とする）表面にゲート酸化膜１２を形成する
（図３（ａ）参照）。つぎに、ゲート酸化膜１２上に化
学気相成長法（以下、ＣＶＤ法と記す）によりりんＰを
含んだ多結晶シリコン膜であるゲート電極１３を成長さ
せ、つづいてシリコン酸化膜１４を形成する（図３
（ｂ）参照）。さらに、ゲート電極１３及びシリコン酸
化膜１４の一部分を周知のホトリソグラフィ技術及び反
応イオンエッチング技術（ＲＩＥ）により選択的に除去
する（図３（ｃ）参照）。
【００２６】つぎに、ゲート電極１３をマスクとしてシ
リコン基板１１にひ素Ａｓ等の３価の不純物をイオン注
入法により導入してＮ+ ソース領域１５を形成する（図
３（ｃ）参照）。つぎに、同じくゲート電極１３をマス
クとしてシリコン基板１１にホウ素Ｂ等の３価の不純物
を斜め回転イオン注入法により導入してＰボディ領域１
６を形成する（図４（ｄ）参照）。斜めイオン注入によ
り、ゲート酸化膜１２の下のチャネル領域の最大不純物
濃度の位置をチャネル領域の中央またはドリフト接合付
近になるようにする。ただし、斜めイオン注入に限らず
通常のイオン注入法を用いることもできる。
リコン基板１１にひ素Ａｓ等の３価の不純物をイオン注
入法により導入してＮ+ ソース領域１５を形成する（図
３（ｃ）参照）。つぎに、同じくゲート電極１３をマス
クとしてシリコン基板１１にホウ素Ｂ等の３価の不純物
を斜め回転イオン注入法により導入してＰボディ領域１
６を形成する（図４（ｄ）参照）。斜めイオン注入によ
り、ゲート酸化膜１２の下のチャネル領域の最大不純物
濃度の位置をチャネル領域の中央またはドリフト接合付
近になるようにする。ただし、斜めイオン注入に限らず
通常のイオン注入法を用いることもできる。
【００２７】つぎに、シリコン基板１１の主表面側に、
ＣＶＤ法によりりんＰを含んだシリコン酸化膜１７を成
長させる（図４（ｅ）参照）。このシリコン酸化膜１７
を反応イオンエッチング法により異方性エッチングを行
い、シリコン基板１１の表面を露出させると共に、ゲー
ト電極１３及びシリコン酸化膜１４の側壁に酸化膜１７
ａを形成する（図４（ｆ）参照）。このエッチングの終
了は、シリコン面が露出したときに、プラズマの発光強
度の変化により正確に判定される。
ＣＶＤ法によりりんＰを含んだシリコン酸化膜１７を成
長させる（図４（ｅ）参照）。このシリコン酸化膜１７
を反応イオンエッチング法により異方性エッチングを行
い、シリコン基板１１の表面を露出させると共に、ゲー
ト電極１３及びシリコン酸化膜１４の側壁に酸化膜１７
ａを形成する（図４（ｆ）参照）。このエッチングの終
了は、シリコン面が露出したときに、プラズマの発光強
度の変化により正確に判定される。
【００２８】つぎに、側壁シリコン酸化膜１７ａをマス
クとしてシリコン基板１１にホウ素Ｂ等の３価の不純物
をイオン注入法により導入してＰ+ ボディ領域１８を形
成する（図５（ｇ）参照）。その後、シリコン基板１１
を低温熱処理（例えば、９００℃３０分）または高温短
時間熱処理（例えば、１１００℃３０秒）することによ
り、Ｎ+ ソース領域１５、Ｐボディ領域１６及びＰ+ ボ
ディ領域１８をほとんど熱拡散することなしに活性化さ
せることができる。ただし、この熱処理については、個
々の領域の形成後に行うこともできる。さらに、シリコ
ン膜１４、側壁シリコン酸化膜１７ａ及びゲート酸化膜
１２の一部を、等方エッチングにより除去し、Ｎ+ ソー
ス領域１５の一部を露出させると共に、側壁シリコン酸
化膜１７ａの幅を所望の幅にする（図５（ｈ）参照）。
そして、シリコン基板１１の主表面側にアルミニウム等
の金属をスパッタリング等により蒸着し、Ｎ+ ソース領
域１５とＰ+ ボディ領域１８共通のソース電極１９を形
成し、さらにシリコン基板１１の裏面側に金属膜を蒸着
することによりドレイン電極２０を形成する（図５
（ｉ）参照）。
クとしてシリコン基板１１にホウ素Ｂ等の３価の不純物
をイオン注入法により導入してＰ+ ボディ領域１８を形
成する（図５（ｇ）参照）。その後、シリコン基板１１
を低温熱処理（例えば、９００℃３０分）または高温短
時間熱処理（例えば、１１００℃３０秒）することによ
り、Ｎ+ ソース領域１５、Ｐボディ領域１６及びＰ+ ボ
ディ領域１８をほとんど熱拡散することなしに活性化さ
せることができる。ただし、この熱処理については、個
々の領域の形成後に行うこともできる。さらに、シリコ
ン膜１４、側壁シリコン酸化膜１７ａ及びゲート酸化膜
１２の一部を、等方エッチングにより除去し、Ｎ+ ソー
ス領域１５の一部を露出させると共に、側壁シリコン酸
化膜１７ａの幅を所望の幅にする（図５（ｈ）参照）。
そして、シリコン基板１１の主表面側にアルミニウム等
の金属をスパッタリング等により蒸着し、Ｎ+ ソース領
域１５とＰ+ ボディ領域１８共通のソース電極１９を形
成し、さらにシリコン基板１１の裏面側に金属膜を蒸着
することによりドレイン電極２０を形成する（図５
（ｉ）参照）。
【００２９】以上に説明したように、縦型トランジスタ
は、ゲート電極１３及びシリコン酸化膜１４の側壁に、
所望幅の側壁シリコン酸化膜１７ａを設けたことによ
り、ソース電極１９のＮ+ ソース領域１５との接触端と
ゲート電極１３端間の距離を側壁シリコン酸化膜１７ａ
の幅程度に短くすることができたので、Ｎ+ ソース領域
１５の不純物濃度が低くてもオン抵抗を十分小さくする
ことができる。さらに、Ｎ+ ソース領域１５の不純物濃
度が、Ｐ+ ボディ領域１８の不純物濃度より低くかつＰ
ボディ領域１６の表面不純物濃度より１０倍程度以上高
くなっているので、Ｎ+ ソース領域１５の深さが深くな
り過ぎることがなく、Ｐボディ領域１６に対する寄生バ
イポーラトランジスタのベース幅が適正な値に保たれ
る。そのため、Ｐボディ領域１６でのパンチスルー電圧
が高くなり、この部分の耐電圧を高くすることができ
る。
は、ゲート電極１３及びシリコン酸化膜１４の側壁に、
所望幅の側壁シリコン酸化膜１７ａを設けたことによ
り、ソース電極１９のＮ+ ソース領域１５との接触端と
ゲート電極１３端間の距離を側壁シリコン酸化膜１７ａ
の幅程度に短くすることができたので、Ｎ+ ソース領域
１５の不純物濃度が低くてもオン抵抗を十分小さくする
ことができる。さらに、Ｎ+ ソース領域１５の不純物濃
度が、Ｐ+ ボディ領域１８の不純物濃度より低くかつＰ
ボディ領域１６の表面不純物濃度より１０倍程度以上高
くなっているので、Ｎ+ ソース領域１５の深さが深くな
り過ぎることがなく、Ｐボディ領域１６に対する寄生バ
イポーラトランジスタのベース幅が適正な値に保たれ
る。そのため、Ｐボディ領域１６でのパンチスルー電圧
が高くなり、この部分の耐電圧を高くすることができ
る。
【００３０】また、Ｎ+ ソース領域１５の濃度をＰ+ ボ
ディ領域１８の濃度より低くしたことにより、図９に示
すようなＮ+ ソース領域１５の不活性不純物ＮＡをなく
すことができ、その結果、Ｎ+ ソース領域１５とＰボデ
ィ領域１６間のリーク電流を低くし、縦型トランジスタ
の動作を安定にすることができる。
ディ領域１８の濃度より低くしたことにより、図９に示
すようなＮ+ ソース領域１５の不活性不純物ＮＡをなく
すことができ、その結果、Ｎ+ ソース領域１５とＰボデ
ィ領域１６間のリーク電流を低くし、縦型トランジスタ
の動作を安定にすることができる。
【００３１】また、上記製造工程により縦型トランジス
タを製造したことにより、ゲート電極１３を共通のマス
クとして不純物を導入し、Ｐボディ領域１６とＮ+ ソー
ス領域１５とを形成することができるので、ホトリソグ
ラフィ工程を１回省略することができる。その後、シリ
コン基板１１の主表面側にシリコン酸化膜１７を形成
し、異方性エッチングにより側壁シリコン酸化膜１７ａ
を設けたことにより、開口を通してＰ+ ボディ領域１８
の不純物導入を行うことができ、ホトリソグラフィ工程
を省略することができる。さらに、残されたシリコン酸
化膜１４、側壁シリコン酸化膜１７ａ及びゲート酸化膜
１２の一部を等方性エッチングにより除去して、Ｎ+ ソ
ース領域１５の一部及びＰ+ ボディ領域１８の共通のソ
ース電極形成のための開口部が形成されるので、ホトリ
ソグラフィを省略することができる。すなわち、上記製
造方法によれば、従来の製造方法に較べてホトリソグラ
フィ工程を３回省略することができ、製造工程を大幅に
短縮することができる。それにより、縦型トランジスタ
を安価に製造することができる。また、Ｎ+ ソース領域
１５のソース電極１９との接触部分の形成において、ホ
トリソグラフィの精度を考慮する必要がないので、その
分チップ面積を小さくすることができ、ウエハ当りのチ
ップの収率を高めることによりチップコストを低減させ
ることができる。
タを製造したことにより、ゲート電極１３を共通のマス
クとして不純物を導入し、Ｐボディ領域１６とＮ+ ソー
ス領域１５とを形成することができるので、ホトリソグ
ラフィ工程を１回省略することができる。その後、シリ
コン基板１１の主表面側にシリコン酸化膜１７を形成
し、異方性エッチングにより側壁シリコン酸化膜１７ａ
を設けたことにより、開口を通してＰ+ ボディ領域１８
の不純物導入を行うことができ、ホトリソグラフィ工程
を省略することができる。さらに、残されたシリコン酸
化膜１４、側壁シリコン酸化膜１７ａ及びゲート酸化膜
１２の一部を等方性エッチングにより除去して、Ｎ+ ソ
ース領域１５の一部及びＰ+ ボディ領域１８の共通のソ
ース電極形成のための開口部が形成されるので、ホトリ
ソグラフィを省略することができる。すなわち、上記製
造方法によれば、従来の製造方法に較べてホトリソグラ
フィ工程を３回省略することができ、製造工程を大幅に
短縮することができる。それにより、縦型トランジスタ
を安価に製造することができる。また、Ｎ+ ソース領域
１５のソース電極１９との接触部分の形成において、ホ
トリソグラフィの精度を考慮する必要がないので、その
分チップ面積を小さくすることができ、ウエハ当りのチ
ップの収率を高めることによりチップコストを低減させ
ることができる。
【００３２】なお、上記製造方法により、縦型トランジ
スタを簡略化された製造工程により安価に製造すること
ができるが、この縦型トランジスタを上記製造方法に限
らず製造することもできる。
スタを簡略化された製造工程により安価に製造すること
ができるが、この縦型トランジスタを上記製造方法に限
らず製造することもできる。
【００３３】つぎに、本発明の第２の実施形態につい
て、図６により説明する。この縦型トランジスタは、い
わゆるＵ溝ゲートといわれるゲート構造を備えたもの
で、上記シリコン基板１１の主表面側のＮエピタキシャ
ル層１１ｂ内にＵ字形状の溝３０を設け、ゲート酸化膜
３１を設けた後に、溝３０内にゲート電極３２を埋め込
んだものである。以後の製造工程は、上記したと同様で
あり、シリコン酸化膜３３、側壁シリコン酸化膜３４、
Ｎ+ ソース領域３５、Ｐボディ領域３６、Ｐ+ ボディ領
域３７、ソース電極３８、ドレイン電極３９が形成され
る。この縦型トランジスタについても，Ｕ溝を設けたこ
とを除いて上記第１の実施形態で示した縦型トランジス
タと同様の効果が得られる。また、上記製造方法の利益
も同様に得られる。なお、溝形状についてはＵ字形状の
他にＶ字形状等であってもよい。
て、図６により説明する。この縦型トランジスタは、い
わゆるＵ溝ゲートといわれるゲート構造を備えたもの
で、上記シリコン基板１１の主表面側のＮエピタキシャ
ル層１１ｂ内にＵ字形状の溝３０を設け、ゲート酸化膜
３１を設けた後に、溝３０内にゲート電極３２を埋め込
んだものである。以後の製造工程は、上記したと同様で
あり、シリコン酸化膜３３、側壁シリコン酸化膜３４、
Ｎ+ ソース領域３５、Ｐボディ領域３６、Ｐ+ ボディ領
域３７、ソース電極３８、ドレイン電極３９が形成され
る。この縦型トランジスタについても，Ｕ溝を設けたこ
とを除いて上記第１の実施形態で示した縦型トランジス
タと同様の効果が得られる。また、上記製造方法の利益
も同様に得られる。なお、溝形状についてはＵ字形状の
他にＶ字形状等であってもよい。
【００３４】つぎに、本発明の第３の実施形態につい
て、図７により説明する。図７に示した半導体装置は、
縦型絶縁ゲートバイポーラトランジスタと言われるもの
で、上記縦型トランジスタの裏面側にＰ+ ドレイン領域
４０を設けたものであり、縦型トランジスタとはドレイ
ン領域の構造のみが異なっている。このトランジスタ
は、周知のように縦型電界効果トランジスタより高耐圧
を得ることができるものである。この絶縁ゲートバイポ
ーラトランジスタについても、上記構造及び製造方法を
適用することができ、上記の効果を得ることができる。
そして、縦型絶縁ゲートバイポーラトランジスタについ
ても、上記第２の実施形態に示したように、ゲート部分
を溝構造にすることができる。
て、図７により説明する。図７に示した半導体装置は、
縦型絶縁ゲートバイポーラトランジスタと言われるもの
で、上記縦型トランジスタの裏面側にＰ+ ドレイン領域
４０を設けたものであり、縦型トランジスタとはドレイ
ン領域の構造のみが異なっている。このトランジスタ
は、周知のように縦型電界効果トランジスタより高耐圧
を得ることができるものである。この絶縁ゲートバイポ
ーラトランジスタについても、上記構造及び製造方法を
適用することができ、上記の効果を得ることができる。
そして、縦型絶縁ゲートバイポーラトランジスタについ
ても、上記第２の実施形態に示したように、ゲート部分
を溝構造にすることができる。
【００３５】なお、上記各半導体装置は、Ｐチャネルタ
イプになっているが、各領域の極性を反転させたＮチャ
ネルタイプとすることもできる。また、半導体の材料と
しても、シリコンに限らずガリウムヒ素等の化合物半導
体を用いることもできる。また、側壁絶縁膜はシリコン
酸化膜に限らず、シリコン窒化膜でも良い。また、ドレ
イン電極は、ソース電極、ゲート電極と離間した主表面
上に置くこともできる。
イプになっているが、各領域の極性を反転させたＮチャ
ネルタイプとすることもできる。また、半導体の材料と
しても、シリコンに限らずガリウムヒ素等の化合物半導
体を用いることもできる。また、側壁絶縁膜はシリコン
酸化膜に限らず、シリコン窒化膜でも良い。また、ドレ
イン電極は、ソース電極、ゲート電極と離間した主表面
上に置くこともできる。
【図１】本発明の第１の実施形態である縦型絶縁ゲート
電界効果トランジスタの断面を示す模式図である。
電界効果トランジスタの断面を示す模式図である。
【図２】同縦型絶縁ゲート電界効果トランジスタの図１
のＩ−Ｉ線方向の断面における各領域の濃度分布を概略
的に示すグラフである。
のＩ−Ｉ線方向の断面における各領域の濃度分布を概略
的に示すグラフである。
【図３】同縦型絶縁ゲート電界効果トランジスタの製造
工程の一部を示す基板断面の模式図である。
工程の一部を示す基板断面の模式図である。
【図４】同製造工程の一部を示す基板断面の模式図であ
る。
る。
【図５】同製造工程の一部を示す基板断面の模式図であ
る。
る。
【図６】第２の実施形態であるＵ溝型のゲート構造の縦
型絶縁ゲート電界効果トランジスタの断面を示す模式図
である。
型絶縁ゲート電界効果トランジスタの断面を示す模式図
である。
【図７】第３の実施形態である縦型絶縁ゲートバイポー
ラトランジスタの断面を示す模式図である。
ラトランジスタの断面を示す模式図である。
【図８】従来例の縦型絶縁ゲート電界効果トランジスタ
の断面を示す模式図である。
の断面を示す模式図である。
【図９】同縦型絶縁ゲート電界効果トランジスタの図８
のＶＩＩＩ−ＶＩＩＩ線方向の断面における各領域の濃
度分布を概略的に示すグラフである。
のＶＩＩＩ−ＶＩＩＩ線方向の断面における各領域の濃
度分布を概略的に示すグラフである。
【図１０】従来例の縦型絶縁ゲート電界効果トランジス
タの製造工程の一部を示す基板断面の模式図である。
タの製造工程の一部を示す基板断面の模式図である。
【図１１】同製造工程の一部を示す基板断面の模式図で
ある。
ある。
【図１２】同製造工程の一部を示す基板断面の模式図で
ある。
ある。
１１…シリコン基板、１１ａ…Ｎ+ シリコン層、１１ｂ
…Ｎエピタキシャル層、１２…ゲート酸化膜、１３…ゲ
ート電極、１４…シリコン酸化膜、１５…Ｎ+ ソース領
域、１６…Ｐボディ領域、１７…シリコン酸化膜、１７
ａ…側壁シリコン酸化膜、１８…Ｐ+ ボディ領域、１９
…ソース電極、２０…ドレイン電極。
…Ｎエピタキシャル層、１２…ゲート酸化膜、１３…ゲ
ート電極、１４…シリコン酸化膜、１５…Ｎ+ ソース領
域、１６…Ｐボディ領域、１７…シリコン酸化膜、１７
ａ…側壁シリコン酸化膜、１８…Ｐ+ ボディ領域、１９
…ソース電極、２０…ドレイン電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６５８Ｇ
Claims (6)
- 【請求項１】 第１導電型の半導体基板又は主表面が第
１導電型で反対面側が第２導電型の２層の半導体基板
と、該半導体基板の主表面上の一部に設けた第１絶縁膜
と、該第１絶縁膜上の所定位置に設けた第１電極と、該第
１電極の上面を被覆する第２絶縁膜と、前記第１電極及
び第２絶縁膜の側壁に設けた側壁絶縁膜と、前記半導体
基板の主表面側から同半導体基板内に第２導電型の不純
物を導入して形成され前記第１電極の下側にまで広がる
第１導電領域と、該第１導電領域内に第１導電型の不純
物を導入した形成され前記第１電極の下側にまで広がる
と共に、前記第１導電領域より浅くかつ同第１導電領域
の表面濃度より濃度が高い第２導電領域と、該第２導電
領域内の一部に第２導電型の不純物を導入して形成され
前記第２導電領域より濃度が高い第３導電領域と、前記
半導体基板の主表面側に設けた前記第２導電領域及び第
３導電領域に共通の第２電極と、前記半導体基板の主表
面の反対面側又は主表面の第１電極及び第２電極から離
間した位置に設けた第３電極とを備えた半導体装置にお
いて 、 前記側壁絶縁膜が、前記半導体基板の主表面側に設けた
第３絶縁膜を異方性エッチング及び等方性エッチングに
より形成された絶縁膜である ことを特徴とする半導体装
置。 - 【請求項２】 第１導電型の半導体基板又は主表面が第
１導電型で反対面側が第２導電型の２層の半導体基板
と、該半導体基板の主表面側の第１導電型の領域内に設
けた溝部と、前記主表面上の溝部及びその周囲に設けた
第１絶縁膜と、同溝部内に設けた第１電極と、該第１電極
の上面を被覆する第２絶縁膜と、該第２絶縁膜の側部に
設けた側壁絶縁膜と、前記半導体基板の主表面側から同
半導体基板内に第２導電型の不純物を導入して形成した
第１導電領域と、該第１導電領域内に第１導電型の不純
物を導入して形成されると共に、前記第１導電領域より
浅くかつ同第１導電領域の表面濃度より濃度が高い第２
導電領域と、該第２導電領域内の一部に第２導電型の不
純物を導入して形成され前記第２導電領域より濃度が高
い第３導電領域と、前記半導体基板の主表面側に設けた
前記第２導電領域及び第３導電領域に共通の第２電極
と、前記半導体基板の主表面の反対面側又は主表面の第
１電極及び第２電極から離間した位置に設けた第３電極
とを備えた半導体装 置において 、 前記側壁絶縁膜が、前記半導体基板の主表面側に設けた
第３絶縁膜を異方性エッチング及び等方性エッチングに
より形成された絶縁膜である ことを特徴とする半導体装
置。 - 【請求項３】 前記第２導電領域の濃度を前記第1導電
領域の表面濃度の約１０倍としたことを特徴とする請求
項１又は請求項２に記載の半導体装置。 - 【請求項４】 第１導電型の半導体基板または主表面側
が第１導電型で反対面側が第２導電型の２層である半導
体基板を形成する基板形成工程と、 前記半導体基板の主表面上に第１絶縁膜を形成する第１
絶縁膜形成工程と、 前記第１絶縁膜上の所定位置に第１電極を形成する第１
電極形成工程と、 前記第１電極上を被覆する第２絶縁膜を形成する第２絶
縁膜形成工程と、 前記主表面側から前記半導体基板内に第２導電型の不純
物を導入して前記第１電極の下側に広がる第１導電領域
を形成する第１導電領域形成工程と、 前記第１導電領域内に第１導電型の不純物を導入して前
記第１電極の下側にまで広がり、前記第１導電領域より
浅くかつ同第１導電領域の表面濃度より濃度が高い第２
導電領域を形成する第２導電領域形成工程と、 前記半導体基板の主表面側に第３絶縁膜を形成する第３
絶縁膜形成工程と、 前記第３絶縁膜の一部を異方性エッチングにより除去し
て前記第２導電領域の一部を露出させる共に、前記第１
電極及び第２絶縁膜の側壁に側壁絶縁膜を形成する第１
エッチング工程と、 前記第２導電領域内に第２導電型の不純物を導入して、
同第２導電領域より濃度が高い第３導電領域を形成する
第３導電領域形成工程と、 前記側壁絶縁膜及び第２絶縁膜の一部を等方性エッチン
グにより除去して前記第２導電領域の一部を露出させる
第２エッチング工程と、 前記主表面側に前記第２導電領域及び第３導電領域に共
通する第２電極を形成する第２電極形成工程と、 前記半導体基板の主表面の反対面側または主表面の第１
電極及び第２電極と離間した位置に第３電極を形成する
第３電極形成工程とを設けたことを特徴とする半導体装
置の製造方法。 - 【請求項５】 第１導電型の半導体基板または主表面側
が第１導電型で反対面側が第２導電型の２層である半導
体基板を形成する基板形成工程と、 前記半導体基板の主表面側の第１導電型の領域内に溝部
を形成する溝部形成工程と、 前記半導体基板の主表面上に第１絶縁膜を形成する第１
絶縁膜形成工程と、 前記溝部内に第１電極を形成する第１電極形成工程と、 前記第１電極上を被覆する第２絶縁膜を形成する第２絶
縁膜形成工程と、 前記主表面側から前記半導体基板内に第２導電型の不純
物を導入して第１導電領域を形成する第１導電領域形成
工程と、 前記第１導電領域内に第１導電型の不純物を導入して、
同第１導電領域より浅くかつ同第１導電領域の表面濃度
より濃度が高い第２導電領域を形成する第２導電領域形
成工程と、 前記半導体基板の主表面側に第３絶縁膜を形成する第３
絶縁膜形成工程と、 前記第３絶縁膜の一部を異方性エッチングにより除去し
て前記第２導電領域の一部を露出させる共に、前記第２
絶縁膜の側壁に側壁絶縁膜を形成する第１エッチング工
程と、 前記第２導電領域内に第２導電型の不純物を導入して、
同第２導電領域より濃度が高い第３導電領域を形成する
第３導電領域形成工程と、 前記側壁絶縁膜及び第２絶縁膜の一部を等方性エッチン
グにより除去して前記第２導電領域の一部を露出させる
第２エッチング工程と、 前記主表面側に前記第２導電領域及び第３導電領域に共
通する第２電極を形成する第２電極形成工程と、 前記半導体基板の主表面の反対面側または主表面の第１
電極及び第２電極と離間した位置に第３電極を形成する
第３電極形成工程とを設けたことを特徴とする半導体装
置の製造方法。 - 【請求項６】 前記第２導電領域の濃度を前記第１導電
領域の表面濃度の約１０倍としたことを特徴とする請求
項４又は請求項５に記載の半導体装置の製造方法。
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|---|---|---|---|
| JP27438995A JP3279151B2 (ja) | 1995-10-23 | 1995-10-23 | 半導体装置及びその製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27438995A JP3279151B2 (ja) | 1995-10-23 | 1995-10-23 | 半導体装置及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH09115923A JPH09115923A (ja) | 1997-05-02 |
| JP3279151B2 true JP3279151B2 (ja) | 2002-04-30 |
Family
ID=17540996
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|---|---|---|---|
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| CN108140670A (zh) * | 2015-10-19 | 2018-06-08 | 维西埃-硅化物公司 | 具有采用间隙壁的自对准体接触的沟槽mosfet |
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- 1996-10-23 US US08/735,455 patent/US5750429A/en not_active Expired - Fee Related
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