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JP2001119001A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

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Publication number
JP2001119001A
JP2001119001A JP29469899A JP29469899A JP2001119001A JP 2001119001 A JP2001119001 A JP 2001119001A JP 29469899 A JP29469899 A JP 29469899A JP 29469899 A JP29469899 A JP 29469899A JP 2001119001 A JP2001119001 A JP 2001119001A
Authority
JP
Japan
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semiconductor substrate
insulating film
forming
gate electrode
semiconductor
Prior art date
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Pending
Application number
JP29469899A
Other languages
English (en)
Inventor
Fukuo Owada
福夫 大和田
Masato Takahashi
正人 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
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Publication of JP2001119001A publication Critical patent/JP2001119001A/ja
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Abstract

(57)【要約】 【課題】 コストの増加を招くことなく、所望するしき
い値電圧を得ると同時にＢＶds0 の向上を図ることので
きる技術を提供する。 【解決手段】 保護絶縁膜７ａおよび下部浮遊ゲート電
極８ａをマスクとした、ｐ型不純物のソース側からの斜
めイオン打ち込みによって、ソースを構成するｎ型半導
体領域１１をｐ型半導体領域１０ａで囲み、しきい値電
圧を確保すると同時に、ドレインを構成するｎ型半導体
領域１１のＢＶds0 を律則している箇所には上記ｐ型不
純物を導入せずに、ＢＶds0 を向上することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、ＡＮＤ型の一括消去型不揮
発性半導体記憶装置を有する半導体集積回路装置に適用
して有効な技術に関するものである。
【０００２】
【従来の技術】ＡＮＤ型一括消去型不揮発性半導体記憶
装置（ＡＮＤ型フラッシュメモリ）は、例えば特開平７
−１７６７０５号公報に記載されているように、複数の
記憶ＭＩＳＦＥＴ（Metal Insulator Semiconductor Fi
eld Effect Transistor ）とスイッチＭＩＳＦＥＴとか
ら構成されるメモリセルブロックを有するものであり、
このメモリセルブロック内では、各記憶ＭＩＳＦＥＴの
ソースは、埋め込み拡散層配線による副ソース線によっ
て共有され、スイッチＭＩＳＦＥＴのソース、ドレイン
の一方に接続され、また、ドレインも埋め込み拡散層配
線による副ビット線によって共有され、他のスイッチＭ
ＩＳＦＥＴのソース、ドレインの一方に接続された構造
となっている。
【０００３】個々の記憶ＭＩＳＦＥＴ、すなわちメモリ
セルは、下部浮遊ゲート電極と上部浮遊ゲート電極とか
らなるＴ字型の断面形状を有する浮遊ゲート電極と、浮
遊ゲート電極上に層間絶縁膜を介して形成された制御ゲ
ート電極と、ソースを構成する半導体領域（ソース領
域）およびドレインを構成する半導体領域（ドレイン領
域）とから構成されるものである。下部浮遊ゲート電極
と半導体基板との間にはトンネル絶縁膜が形成され、こ
のトンネル絶縁膜を通過するトンネル電流によってメモ
リセルに情報の書き込みあるいは消去がなされる。
【０００４】ところで、フラッシュメモリの高集積化に
伴った記憶ＭＩＳＦＥＴの微細化により、記憶ＭＩＳＦ
ＥＴのしきい値電圧が低下するという問題が生じてい
る。そこで、例えば半導体基板と同一の導電型の不純物
をイオン打ち込みによって半導体基板に注入し、記憶Ｍ
ＩＳＦＥＴのソース領域およびドレイン領域を半導体基
板と同一の半導体領域で囲むことにより、しきい値電圧
の低下が抑えられている。
【０００５】製造技術に関しＵＳＰ４，７７１，０１２
では、基板に対し４方向から斜め方向にイオン打ち込み
をしてゲート電極に対し拡散層が対称でゲート電極の下
まで延びる構造を実現させている。
【０００６】
【発明が解決しようとする課題】しかしながら、本発明
者は、前記フラッシュメモリを開発するにあたり、記憶
ＭＩＳＦＥＴのソース領域とドレイン領域との間の耐圧
（Breakdown Voltage ；ＢＶds0 ）が、しきい値電圧調
整用またはパンチスルー制御用のイオン打ち込みによっ
て低下するという問題が生ずることを見いだした。
【０００７】前記問題を回避する方式としては、例えば
ソース領域に半導体基板よりも高濃度で、半導体基板と
同一の導電型の不純物をイオン打ち込みで注入し、ソー
ス領域のみを上記不純物からなる半導体領域で囲む方法
が考えられる。しかし、この方式では、ドレイン領域
を、例えばレジストマスクで覆って、ドレイン領域に上
記不純物が注入されるのを防ぐ必要があるため、工程数
が増加してしまう。
【０００８】本発明の目的は、コストの増加を招くこと
なく、所望するしきい値電圧を得ると同時にＢＶds0 の
向上を図ることのできる技術を提供することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１１】（１）本発明の半導体集積回路装置の製造
方法は、半導体基板の表面に形成されたトンネル絶縁膜
と、前記半導体基板上に前記トンネル絶縁膜を介して形
成された下部浮遊ゲート電極および上部浮遊ゲート電極
と、前記上部浮遊ゲート電極上に層間絶縁膜を介して形
成された制御ゲート電極とを備えたＭＩＳＦＥＴを有す
るフラッシュメモリを形成する際、前記半導体基板の表
面に前記トンネル絶縁膜を形成した後、第１導電膜およ
び第１絶縁膜を順次堆積する工程と、前記第１絶縁膜お
よび前記第１導電膜を順次加工して、前記第１絶縁膜か
らなる保護絶縁膜および前記第１導電膜からなる前記下
部浮遊ゲート電極を形成する工程と、前記半導体基板の
法線方向に対して角度θ1 を有する一方向からの第１の
斜めイオン打ち込みによって、前記半導体基板と同一の
導電型の第１不純物を前記半導体基板に導入し、一対の
第１半導体領域を形成する工程と、前記半導体基板の法
線方向とほぼ同じ角度からのイオン打ち込みによって、
前記半導体基板と反対の導電型の第２不純物を前記半導
体基板に導入し、ソース、ドレインを構成する一対の第
２半導体領域を形成する工程とを有するものである。
【００１２】（２）本発明の半導体集積回路装置の製造
方法は、半導体基板の表面に形成されたトンネル絶縁膜
と、前記半導体基板上に前記トンネル絶縁膜を介して形
成された下部浮遊ゲート電極および上部浮遊ゲート電極
と、前記上部浮遊ゲート電極上に層間絶縁膜を介して形
成された制御ゲート電極とを備えたＭＩＳＦＥＴを有す
るフラッシュメモリを形成する際、前記半導体基板の表
面に前記トンネル絶縁膜を形成した後、第１導電膜およ
び第１絶縁膜を順次堆積する工程と、前記第１絶縁膜お
よび前記第１導電膜を順次加工して、前記第１絶縁膜か
らなる保護絶縁膜および前記第１導電膜からなる前記下
部浮遊ゲート電極を形成する工程と、前記半導体基板の
法線方向に対して角度θ1 を有する一方向からの第１の
斜めイオン打ち込みによって、前記半導体基板と同一の
導電型の第１不純物を前記半導体基板に導入し、一対の
第１半導体領域を形成する工程と、前記半導体基板の法
線方向に対して角度θ2 を有する他の方向からの第２の
斜めイオン打ち込みによって、前記半導体基板と反対の
導電型の第２不純物を前記半導体基板に導入し、ソー
ス、ドレインを構成する一対の第２半導体領域を形成す
る工程とを有するものである。
【００１３】（３）本発明の半導体集積回路装置の製造
方法は、半導体基板の表面に形成されたトンネル絶縁膜
と、前記半導体基板上に前記トンネル絶縁膜を介して形
成された下部浮遊ゲート電極および上部浮遊ゲート電極
と、前記上部浮遊ゲート電極上に層間絶縁膜を介して形
成された制御ゲート電極とを備えたＭＩＳＦＥＴを有す
るフラッシュメモリを形成する際、前記半導体基板の表
面に前記トンネル絶縁膜を形成した後、第１導電膜およ
び第１絶縁膜を順次堆積する工程と、前記第１絶縁膜お
よび前記第１導電膜を順次加工して、前記第１絶縁膜か
らなる保護絶縁膜および前記第１導電膜からなる前記下
部浮遊ゲート電極を形成する工程と、前記半導体基板の
法線方向に対して角度θ1 を有する一方向からの第１の
斜めイオン打ち込みによって、前記半導体基板と同一の
導電型の第１不純物を前記半導体基板に導入し、一対の
第１半導体領域を形成する工程と、前記半導体基板の法
線方向とほぼ同じ角度からのイオン打ち込みによって、
前記半導体基板と反対の導電型の第２不純物を前記半導
体基板に導入し、ソース、ドレインの一部を構成する一
対の第２半導体領域を形成する工程と、前記半導体基板
の法線方向に対して角度θ2 を有する他の方向からの第
２の斜めイオン打ち込みによって、前記半導体基板と反
対の導電型の第３不純物を前記半導体基板に導入し、ソ
ース、ドレインの他の一部を構成する一対の第３半導体
領域を形成する工程とを有するものである。
【００１４】（４）本発明の半導体集積回路装置の製造
方法は、前記（２）記載のフラッシュメモリの製造方法
において、ソースを構成する前記第２半導体領域の幅と
ドレインを構成する前記第２半導体領域の幅がほぼ等し
く、かつ前記下部浮遊ゲート電極は、ドレイン側に（前
記第１絶縁膜と前記第１導電膜の厚さ）×ｔａｎθ2 程
度ずれているものである。
【００１５】（５）本発明の半導体集積回路装置の製造
方法は、前記（３）記載のフラッシュメモリの製造方法
において、ソースを構成する前記第３半導体領域の幅と
ドレインを構成する前記第３半導体領域の幅がほぼ等し
く、かつ前記下部浮遊ゲート電極は、ドレイン側に（前
記第１絶縁膜と前記第１導電膜の厚さ）×ｔａｎθ2 程
度ずれているものである。
【００１６】（６）本発明の半導体集積回路装置の製造
方法は、前記（２）記載のフラッシュメモリの製造方法
において、前記一対の第１半導体領域を形成した後、前
記保護絶縁膜および前記下部浮遊ゲート電極の側壁に第
２絶縁膜で構成されるサイドウォールスペーサを形成
し、次いで前記第２の斜めイオン打ち込みが行われるも
のである。
【００１７】（７）本発明の半導体集積回路装置の製造
方法は、前記（３）記載のフラッシュメモリの製造方法
において、前記一対の第２半導体領域を形成した後、前
記保護絶縁膜および前記下部浮遊ゲート電極の側壁に第
２絶縁膜で構成されるサイドウォールスペーサを形成
し、次いで前記第２の斜めイオン打ち込みが行われるも
のである。
【００１８】（８）本発明の半導体集積回路装置の製造
方法は、前記（１）〜（７）のいずれかに記載のフラッ
シュメモリの製造方法において、前記第１の斜めイオン
打ち込みはソース側からの斜めイオン打ち込みとし、前
記第２の斜めイオン打ち込みはドレイン側からの斜めイ
オン打ち込みとするものである。
【００１９】（９）本発明の半導体集積回路装置の製造
方法は、前記（１）〜（７）のいずれかに記載のフラッ
シュメモリの製造方法において、前記角度θ1 および前
記角度θ2 を１５〜３０度程度とするものである。
【００２０】（１０）本発明の半導体集積回路装置の製
造方法は、前記（１）〜（７）のいずれかに記載のフラ
ッシュメモリの製造方法において、前記下部浮遊ゲート
電極を形成した後に、前記半導体基板上にインプラスル
ー膜を形成するものである。
【００２１】上記した手段によれば、一方向からの第１
の斜めイオン打ち込みによって、メモリセルのソースを
構成する半導体領域は、ソースを構成する半導体領域と
反対の導電型の半導体領域で囲まれ、メモリセルのドレ
インを構成する半導体領域のＢＶds0 を律則している箇
所には、ドレインを構成する半導体領域と反対の導電型
の不純物が導入されないので、工程数を増やすことな
く、しきい値電圧を確保すると同時にＢＶds0 の低下を
抑えることができる。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
【００２３】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００２４】（実施の形態１）本発明の一実施の形態で
あるフラッシュメモリの記憶ＭＩＳＦＥＴ（メモリセ
ル）の製造方法を図１〜図１５を用いて説明する。
【００２５】まず、図１に示すように、半導体基板１に
ｐ型不純物、例えばボロン（Ｂ）をイオン注入すること
によって、ｐ型ウエル２を形成する。上記ｐ型ウエル２
の不純物濃度は、例えば１×１０16ｃｍ-3程度である。
次いで、ｐ型ウエル２に素子分離溝３ａを形成し、この
素子分離溝３ａに絶縁膜３ｂを埋め込むことによって素
子分離領域３を形成する。
【００２６】次に、図２に示すように、ソースを構成す
る半導体領域（ソース領域）とドレインを構成する半導
体領域（ドレイン領域）との間のパンチスルーを抑制す
るために、ｐ型ウエル２にｐ型不純物、例えばＢをイオ
ン注入することにより、パンチスルー制御層４を形成す
る。上記パンチスルー制御層４の不純物濃度は、例えば
１×１０18ｃｍ-3程度である。
【００２７】次いで、図３に示すように、トンネル絶縁
膜５となる９ｎｍ程度の酸化シリコン膜を、例えば熱酸
化法または化学的気相成長（Chemical Vapor Depositio
n ；ＣＶＤ）法で形成した後、図４に示すように、半導
体基板１上に多結晶シリコン膜６および窒化シリコン膜
７を、例えばＣＶＤ法によって順次堆積する。上記多結
晶シリコン膜６の厚さは、例えば７０ｎｍ程度であり、
上記窒化シリコン膜７の厚さは、例えば１７０ｎｍ程度
である。
【００２８】この後、レジストパターンをマスクとし
て、窒化シリコン膜７および多結晶シリコン膜６を順次
エッチングすることにより、図５に示すように、多結晶
シリコン膜６によって浮遊ゲート電極の一部を構成する
下部浮遊ゲート電極８ａを形成する。加工された窒化シ
リコン膜７は、下部浮遊ゲート電極８ａの保護絶縁膜７
ａとして機能する。次いで、図６に示すように、半導体
基板１上に、例えば熱酸化法またはＣＶＤ法でインプラ
スルー膜９を形成する。このインプラスルー膜９は、後
述する斜めイオン打ち込みの際に、下部浮遊ゲート電極
８ａの端部およびトンネル絶縁膜５の端部で生じやすい
ダメージを低減するために設けられ、その厚さは、例え
ば２０〜３０ｎｍ程度である。
【００２９】次に、図７に示すように、保護絶縁膜７ａ
および下部浮遊ゲート電極８ａをマスクとした一方向か
らの斜めイオン打ち込みによって、ｐ型不純物、例えば
Ｂをｐ型ウエル２に注入し、ソース側にｐ型半導体領域
１０ａおよびドレイン側にｐ型半導体領域１０ｂを形成
する。上記ｐ型不純物は、半導体基板１の法線方向に対
して角度θ、例えば１５〜３０度を有し、ソース側から
イオン打ち込みされる。
【００３０】これにより、ソース側に設けられたｐ型半
導体領域１０ａは、下部浮遊ゲート電極８ａの下にまで
形成されるが、ドレイン側に設けられたｐ型半導体領域
１０ｂは、下部浮遊ゲート電極８ａの下には形成されな
い。ｐ型半導体領域１０ａ，１０ｂの不純物濃度は、例
えば１×１０18ｃｍ-3程度である。
【００３１】次に、図８に示すように、保護絶縁膜７ａ
および下部浮遊ゲート電極８ａをマスクとした半導体基
板１の法線方向とほぼ同じ角度からのイオン打ち込みに
よって、ｎ型不純物をｐ型ウエル２に注入し、ソース、
ドレインを構成する一対のｎ型半導体領域１１を形成す
る。上記ｎ型不純物は、例えば砒素（Ａｓ）であり、イ
オン打ち込みのドーズ量は、例えば１×１０15ｃｍ-2程
度である。
【００３２】次に、図９に示すように、半導体基板１上
に、例えば５００ｎｍ程度の酸化シリコン膜１２をＣＶ
Ｄ法で堆積した後、図１０に示すように、上記酸化シリ
コン膜１２を化学的機械研磨（Chemical Mechanical Po
lishing ；ＣＭＰ）法で研磨して、その表面を平坦化す
ることにより、酸化シリコン膜１２によって構成される
分離絶縁膜１２ａを形成する。
【００３３】ここまでの工程において、異なるメモリセ
ルブロック間では下部浮遊ゲート電極８ａが分離された
構造となっているが、一つのメモリセルブロック内で
は、未だメモリセル毎に分離された構造とはなっておら
ず、一体に形成されたままである。
【００３４】次に、熱リン酸などによって、保護絶縁膜
７ａを除去し、次いで図１１に示すように、半導体基板
１上に、例えば４０ｎｍ程度の多結晶シリコン膜１３を
ＣＶＤ法によって堆積する。
【００３５】この後、図１２に示すように、レジストパ
ターンをマスクとして上記多結晶シリコン膜１３をエッ
チングすることにより、浮遊ゲート電極８の他の一部を
構成する上部浮遊ゲート電極８ｂが形成される。すなわ
ち、上部浮遊ゲート電極８ｂは下部浮遊ゲート電極８ａ
と一体となってＴ字型の浮遊ゲート電極８を構成する。
このように、浮遊ゲート電極８がＴ字型に形成されるこ
とにより、浮遊ゲート電極８の制御ゲート電極に対する
面積が大きくなり、浮遊ゲート電極８と制御ゲート電極
との容量を大きくしてカップリングを強くできて、メモ
リセルの制御ゲート電極による制御性を向上することが
できる。
【００３６】なお、この段階では、浮遊ゲート電極８は
異なるメモリセルブロックでは素子分離領域３上で分離
されているが、一つのメモリブロック内のメモリセル毎
には分離された構造とはなっておらず、一体に形成され
たままである。
【００３７】次に、図１３に示すように、浮遊ゲート電
極８の上層に、例えば１４ｎｍ程度の層間絶縁膜１４を
堆積する。層間絶縁膜１４は、例えば下層から酸化シリ
コン膜、窒化シリコン膜、酸化シリコン膜および窒化シ
リコン膜からなる４層構造とすることができる。酸化シ
リコン膜および窒化シリコン膜は、例えばＣＶＤ法によ
って形成することができる。
【００３８】次いで、図１４に示すように、層間絶縁膜
１４の上層に、制御ゲート電極となる１００ｎｍ程度の
ポリサイド膜１５をＣＶＤ法によって堆積した後、図１
５に示すように、さらに絶縁膜１６を堆積する。絶縁膜
１６は、例えば酸化シリコン膜である。この後、レジス
トパターンをマスクとして上記絶縁膜１６および上記ポ
リサイド膜１５を順次エッチングして、ポリサイド膜１
５によって構成される制御ゲート電極１７を形成する。
【００３９】次に、絶縁膜１６および制御ゲート電極１
７をマスクとして、層間絶縁膜１４、上部浮遊ゲート電
極８ｂおよび下部浮遊ゲート電極８ａを順次エッチング
して、メモリセルブロック内のメモリセルをそれぞれ分
離する。メモリセルを形成した後、図示はしないが、半
導体基板１上に、例えば１０００ｎｍ程度の厚さの絶縁
膜をＣＶＤ法で堆積する。
【００４０】図１６は、メモリセルのしきい値電圧（Ｖ
th）とゲート長（Ｌｇ）との関係を示すグラフ図であ
り、図１７は、メモリセルのＢＶds0 とＬｇとの関係を
示すグラフ図である。実線は本実施の形態１のメモリセ
ルにおけるＶthおよびＢＶds0であり、点線は従来方式
のメモリセルにおけるＶthおよびＢＶds0 である。
【００４１】図１６および図１７に示すように、本実施
の形態１のメモリセルと従来方式のメモリセルにおいて
ほぼ同様なＶth−Ｌｇ特性が得られるが、本実施の形態
１のメモリセルのＢＶds0 −Ｌｇ特性は、従来方式のメ
モリセルのＢＶds0 −Ｌｇ特性よりも約１. ０Ｖ程度向
上する。
【００４２】このように、本実施の形態１によれば、ｐ
型不純物を一方向からの斜めイオン打ち込みで半導体基
板に注入することによって、ソースを構成するｎ型半導
体領域１１がｐ型半導体領域１０ａで囲まれ、ドレイン
を構成するｎ型半導体領域１１のＢＶds0 を律則してい
る箇所にはｐ型半導体領域１０ｂが形成されないので、
工程数を増やすことなく、しきい値電圧を確保すると同
時にＢＶds0 の低下を抑えることができる。
【００４３】（実施の形態２）本発明の他の実施の形態
であるフラッシュメモリのメモリセルの製造方法を図１
８および図１９を用いて説明する。
【００４４】まず、前記実施の形態１において、前記図
１〜図７を用いて説明した製造方法と同様に、半導体基
板１上に浮遊ゲート電極８の一部を構成する下部浮遊ゲ
ート電極８ａを形成した後、半導体基板１上にインプラ
スルー膜９を形成し、次いで一方向からの斜めイオン打
ち込みによって、ｐ型不純物をｐ型ウエル２に注入し、
ソース側にｐ型半導体領域１０ａおよびドレイン側にｐ
型半導体領域１０ｂを形成する。
【００４５】次に、図１８に示すように、保護絶縁膜７
ａおよび下部浮遊ゲート電極８ａをマスクとした他の方
向からの斜めイオン打ち込みによって、ｎ型不純物、例
えばＡｓをｐ型ウエル２に注入し、ソースを構成するｎ
型半導体領域１１ａおよびドレインを構成するｎ型半導
体領域１１ｂを形成する。
【００４６】上記ｎ型不純物は、例えば半導体基板１の
法線方向に対して１５〜３０度の角度を有し、ドレイン
側からイオン打ち込みされる。ｎ型半導体領域１１ａ，
１１ｂの不純物濃度は、ｎ型半導体領域１８の不純物濃
度よりも低く、例えば１×１０20ｃｍ-3程度である。こ
れにより、ドレインを構成するｎ型半導体領域１１ｂ
は、下部浮遊ゲート電極８ａの下にまで形成されるが、
ソースを構成するｎ型半導体領域１１ａは、下部浮遊ゲ
ート電極８ａの下には形成されない。
【００４７】この後、前記実施の形態１に記載した製造
方法と同様に、浮遊ゲート電極８の他の一部を構成する
上部浮遊ゲート電極８ｂ、層間絶縁膜１４および制御ゲ
ート電極１７を順次形成することにより、図１９に示す
メモリセルが形成される。
【００４８】このように、本実施の形態２によれば、メ
モリセルのドレイン領域のみでなく、ソース領域におけ
るＢＶds0 の低下も抑えることができる。これにより、
ドレインに電圧（ドレイン電圧）が印加され、かつ浮遊
ゲート電極８に正電圧が印加されてチャネルが形成され
ている場合、ドレイン電圧がチャネルを介してソース側
に伝わり、ソース領域のＢＶds0 が低いためにドレイン
電圧が低下するという問題を回避することが可能とな
る。
【００４９】（実施の形態３）本発明の他の実施の形態
であるフラッシュメモリのメモリセルの製造方法を図２
０〜図２２を用いて説明する。
【００５０】まず、前記実施の形態１において、前記図
１〜図７を用いて説明した製造方法と同様に、半導体基
板１上に浮遊ゲート電極８の一部を構成する下部浮遊ゲ
ート電極８ａを形成した後、半導体基板１上にインプラ
スルー膜９を形成し、次いで一方向からの斜めイオン打
ち込みによって、ｐ型不純物をｐ型ウエル２に注入し、
ソース側にｐ型半導体領域１０ａおよびドレイン側にｐ
型半導体領域１０ｂを形成する。
【００５１】次に、図２０に示すように、保護絶縁膜７
ａおよび下部浮遊ゲート電極８ａをマスクとした半導体
基板１の法線方向とほぼ同じ角度からイオン打ち込みに
よって、ｎ型不純物、例えばリン（Ｐ）をｐ型ウエル２
に注入し、ソース、ドレインの一部を構成する一対のｎ
型半導体領域１８を形成する。上記ｎ型半導体領域１８
の不純物濃度は、例えば１×１０18ｃｍ-3程度である。
【００５２】次いで、図２１に示すように、保護絶縁膜
７ａおよび下部浮遊ゲート電極８ａをマスクとした他の
方向からの斜めイオン打ち込みによって、ｎ型不純物、
例えばＡｓをｐ型ウエル２に注入し、ソースの他の一部
を構成するｎ型半導体領域１１ａおよびドレインの他の
一部を構成するｎ型半導体領域１１ｂを形成する。
【００５３】上記ｎ型不純物は、例えば半導体基板１の
法線方向に対して１５〜３０度の角度を有し、ドレイン
側からイオン打ち込みされる。ｎ型半導体領域１１ａ，
１１ｂの不純物濃度は、ｎ型半導体領域１８の不純物濃
度よりも低く、例えば１×１０20ｃｍ-3程度である。
【００５４】この後、前記実施の形態１に記載した製造
方法と同様に、浮遊ゲート電極８の他の一部を構成する
上部浮遊ゲート電極８ｂ、層間絶縁膜１４および制御ゲ
ート電極１７を順次形成することにより、図２２に示す
メモリセルが形成される。
【００５５】このように、本実施の形態３によれば、ｎ
型半導体領域１８を設けることによって、ソース領域と
下部浮遊ゲート電極８ａとのオフセットを防ぐことがで
きるので、ソース領域のＢＶds0 の低下が抑えられると
同時に、ソースの読み出し電流の減少を回避することが
できる。
【００５６】（実施の形態４）本発明の他の実施の形態
であるフラッシュメモリのメモリセルの製造方法を図２
３〜図２５を用いて説明する。
【００５７】まず、前記実施の形態１において、前記図
１〜図４を用いて説明した製造方法と同様に、半導体基
板１上に多結晶シリコン膜６および窒化シリコン膜７を
堆積した後、図２３に示すように、レジストパターンを
マスクとして、窒化シリコン膜７および多結晶シリコン
膜６を順次エッチングすることにより、多結晶シリコン
膜６によって浮遊ゲート電極の一部を構成する下部浮遊
ゲート電極８ａを形成する。
【００５８】ここで、下部浮遊ゲート電極８ａは、素子
分離領域３に囲まれた活性領域の中央に配置せず、ドレ
イン側の活性領域の幅がソース側の活性領域の幅と比し
て狭くなるように、ドレイン側へずれて配置される。ず
れ量（Ｌoff ）は、後述するように、ｎ型半導体領域１
１ａ，１１ｂを形成する際の斜めイオン打ち込みの角度
に依存する。
【００５９】次に、図２４に示すように、半導体基板１
上に、例えば熱酸化法またはＣＶＤ法で、例えば２０〜
３０ｎｍ程度の厚さのインプラスルー膜９を形成する。
次いで、保護絶縁膜７ａおよび下部浮遊ゲート電極８ａ
をマスクとした一方向からの斜めイオン打ち込みによっ
て、ｐ型不純物、例えばＢをｐ型ウエル２に注入し、ソ
ース側にｐ型半導体領域１０ａおよびドレイン側にｐ型
半導体領域１０ｂを形成する。
【００６０】上記ｐ型不純物は、例えば半導体基板１の
法線方向に対して１５〜３０度の角度を有し、ソース側
からイオン打ち込みされる。ｐ型半導体領域１０ａ，１
０ｂの不純物濃度は、例えば１×１０18ｃｍ-3程度であ
る。
【００６１】次いで、保護絶縁膜７ａおよび下部浮遊ゲ
ート電極８ａをマスクとした他の方向からの斜めイオン
打ち込みによって、ｎ型不純物、例えばＡｓをｐ型ウエ
ル２に注入し、ソースを構成するｎ型半導体領域１１ａ
およびドレインを構成するｎ型半導体領域１１ｂを形成
する。
【００６２】上記ｎ型不純物は、半導体基板１の法線方
向に対してθの角度を有し、ドレイン側から斜めイオン
打ち込みされる。上記ｎ型不純物が斜めイオン打ち込み
で注入されるので、下部浮遊ゲート電極８ａの端部とソ
ースを構成するｎ型半導体領域１１ａの端部との間に、
しきい値電圧を調整することのできる間隔（Ｌoff ＝ｈ
・ｔａｎθ）が確保されると同時に、ソースを構成する
ｎ型半導体領域１１ａの幅（Ｗｓ）とドレインを構成す
るｎ型半導体領域１１ｂの幅（Ｗｄ）とがほぼ等しくな
る。
【００６３】この後、前記実施の形態１に記載した製造
方法と同様に、浮遊ゲート電極８の他の一部を構成する
上部浮遊ゲート電極８ｂ、層間絶縁膜１４および制御ゲ
ート電極１７を順次形成することにより、図２５に示す
メモリセルが形成される。
【００６４】なお、本実施の形態４では、ソース、ドレ
インを一対のｎ型半導体領域１１ａ，１１ｂで構成した
が、一対のｎ型半導体領域１１ａ，１１ｂおよび前記実
施の形態３で記載した一対のｎ型半導体領域１８によっ
てソース、ドレインを構成してもよい。
【００６５】このように、本実施の形態４によれば、斜
めイオン打ち込みによるソースを構成するｎ型半導体領
域１１ａの面積の減少が抑えられるので、拡散層配線と
しての抵抗増加を防ぐことができる。
【００６６】（実施の形態５）本発明の他の実施の形態
であるフラッシュメモリのメモリセルの製造方法を図２
６〜図３５を用いて説明する。
【００６７】まず、前記実施の形態３と同様な製造方法
で、前記図２０に示したように、半導体基板１上に浮遊
ゲート電極８の一部を構成する下部浮遊ゲート電極８ａ
を形成した後、半導体基板１上にインプラスルー膜９を
形成する。次いで、一方向からの斜めイオン打ち込みに
よって、ｐ型不純物、例えばＢをｐ型ウエル２に注入
し、ソース側にｐ型半導体領域１０ａおよびドレイン側
にｐ型半導体領域１０ｂを形成した後、ｎ型不純物をイ
オン打ち込みによってｐ型ウエル２に注入し、ソース、
ドレインを構成する一対のｎ型半導体領域１８を形成す
る。
【００６８】次に、図２６に示すように、半導体基板１
上に絶縁膜１９をＣＶＤ法で堆積した後、この絶縁膜１
９をＲＩＥ（Reactive Ion Etching）法で異方性エッチ
ングを行い、図２７に示すように、インプラスルー膜９
で覆われた保護絶縁膜７ａおよび下部浮遊ゲート電極８
ａの側壁に上記絶縁膜１９によって構成されるサイドウ
ォールスペーサ１９ａを形成する。
【００６９】次に、図２８に示すように、保護絶縁膜７
ａ、下部浮遊ゲート電極８ａおよびサイドウォールスペ
ーサ１９ａをマスクとした他の方向からの斜めイオン打
ち込みによって、ｎ型不純物、例えばＡｓをｐ型ウエル
２に注入し、ソースの他の一部を構成するｎ型半導体領
域１１ａおよびドレインの他の一部を構成するｎ型半導
体領域１１ｂを形成する。
【００７０】上記ｎ型不純物は、例えば半導体基板１の
法線方向に対して１５〜３０度の角度を有し、ドレイン
側からイオン打ち込みされる。ｎ型半導体領域１１ａ，
１１ｂの不純物濃度は、ｎ型半導体領域１８の不純物濃
度よりも低く、例えば１×１０20ｃｍ-3程度である。こ
れにより、ドレインの他の一部を構成するｎ型半導体領
域１１ｂは、サイドウォールスペーサ１９ａの下にまで
形成されるが、ソースの他の一部を構成するｎ型半導体
領域１１ａは、サイドウォールスペーサ１９ａの下には
形成されない。
【００７１】次に、図２９に示すように、半導体基板１
上に、例えば５００ｎｍ程度の酸化シリコン膜１２をＣ
ＶＤ法で堆積した後、図３０に示すように、上記酸化シ
リコン膜１２、保護絶縁膜７ａおよびサイドウォールス
ペーサ１９ａをＣＭＰ法で研磨して、これら表面を平坦
化することにより、酸化シリコン膜１２およびサイドウ
ォールスペーサ１９ａによって構成される分離絶縁膜１
２ａを形成する。
【００７２】次に、熱リン酸などによって、保護絶縁膜
７ａを除去し、次いで図３１に示すように、半導体基板
１上に、例えば４０ｎｍ程度の多結晶シリコン膜１３を
ＣＶＤ法によって堆積する。
【００７３】この後、図３２に示すように、レジストパ
ターンをマスクとして上記多結晶シリコン膜１３をエッ
チングすることにより、浮遊ゲート電極８の他の一部を
構成する上部浮遊ゲート電極８ｂが形成される。
【００７４】次に、図３３示すように、浮遊ゲート電極
８の上層に、例えば１４ｎｍ程度の層間絶縁膜１４を堆
積する。層間絶縁膜１４は、例えば下層から酸化シリコ
ン膜、窒化シリコン膜、酸化シリコン膜および窒化シリ
コン膜からなる４層構造とすることができる。
【００７５】次いで、図３４に示すように、層間絶縁膜
１４の上層に、制御ゲート電極となる１００ｎｍ程度の
ポリサイド膜１５をＣＶＤ法によって堆積した後、図３
５に示すように、さらに絶縁膜１６を堆積する。この
後、レジストパターンをマスクとして上記絶縁膜１６お
よび上記ポリサイド膜１５を順次エッチングして、ポリ
サイド膜１５によって構成される制御ゲート電極１７を
形成する。
【００７６】次に、絶縁膜１６および制御ゲート電極１
８をマスクとして、層間絶縁膜１４、上部浮遊ゲート電
極８ｂおよび下部浮遊ゲート電極８ａを順次エッチング
して、メモリセルブロック内のメモリセルをそれぞれ分
離する。メモリセルを形成した後、図示はしないが、半
導体基板１上に絶縁膜をＣＶＤ法で堆積する。
【００７７】なお、本実施の形態５では、ソース、ドレ
インを一対のｎ型半導体領域１１ａ，１１ｂおよび一対
のｎ型半導体領域１９で構成したが、一対のｎ型半導体
領域１１ａ，１１ｂのみで構成してもよい。
【００７８】このように、本実施の形態５によれば、下
部浮遊ゲート電極８ａの側壁に設けられたサイドウォー
ルスペーサ１９ａによって、イオン打ち込みの際に下部
浮遊ゲート電極８ａの端部のトンネル絶縁膜５に生じや
すいダメージを低減することができて、トンネル絶縁膜
５の信頼度を向上することができる。
【００７９】以上、実施の形態で述べてきた方法によ
り、以下の特徴を有するデバイスが製造される。マスク
によることなく、ゲート電極に対して拡散層の構造がド
レイン側とソース側で異なり、非対称とするため、半導
体基板に対し、斜めにイオンを打ち込んで形成された層
はそれぞれ同じ不純物濃度であるがゲート電極を中心と
してドレイン側とソース側で構造が異なる。例えば実施
の形態５である図３５では、ドレイン・ソースで対称構
造をとっている拡散層１８より低濃度のｎ型不純物濃度
層１１ａ，１１ｂはソースの一部を形成する層１１ａと
ドレインの一部を形成する層１１ｂで構造が異なる（ゲ
ート電極との最短距離はソースの一部を形成する層１１
ａの方がドレインの一部を形成する層１１ｂより長
い）。ｐ型不純物濃度層１０ａ，１０ｂはソース側の層
１０ａとドレイン側の層１０ｂで異なる（ゲート電極と
の最短距離はソース側の層１０ａの方がドレイン側の層
１０ｂより短い）。なお、マスクにより、非対称構造を
とる場合は従来、それぞれの層１０ａと１０ｂのうちい
ずれか、又は１１ａと１１ｂのうちいずれかしか形成さ
れなかった。
【００８０】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００８１】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００８２】本発明によれば、工程数を増やさずに、し
きい値電圧の確保およびＢＶds0 の向上を実現すること
が可能となるので、コストの増加を招くことなく、所望
するしきい値電圧を得ると同時にＢＶds0 の向上を図る
ことができる。さらに、これによって使用電圧範囲が拡
大するので、回路設計の自由度が向上する。
【図面の簡単な説明】
【図１】本発明の実施の形態１であるＡＮＤ型フラッシ
ュメモリの記憶ＭＩＳＦＥＴの製造方法を示す半導体基
板の要部断面図である。
【図２】本発明の実施の形態１であるＡＮＤ型フラッシ
ュメモリの記憶ＭＩＳＦＥＴの製造方法を示す半導体基
板の要部断面図である。
【図３】本発明の実施の形態１であるＡＮＤ型フラッシ
ュメモリの記憶ＭＩＳＦＥＴの製造方法を示す半導体基
板の要部断面図である。
【図４】本発明の実施の形態１であるＡＮＤ型フラッシ
ュメモリの記憶ＭＩＳＦＥＴの製造方法を示す半導体基
板の要部断面図である。
【図５】本発明の実施の形態１であるＡＮＤ型フラッシ
ュメモリの記憶ＭＩＳＦＥＴの製造方法を示す半導体基
板の要部断面図である。
【図６】本発明の実施の形態１であるＡＮＤ型フラッシ
ュメモリの記憶ＭＩＳＦＥＴの製造方法を示す半導体基
板の要部断面図である。
【図７】本発明の実施の形態１であるＡＮＤ型フラッシ
ュメモリの記憶ＭＩＳＦＥＴの製造方法を示す半導体基
板の要部断面図である。
【図８】本発明の実施の形態１であるＡＮＤ型フラッシ
ュメモリの記憶ＭＩＳＦＥＴの製造方法を示す半導体基
板の要部断面図である。
【図９】本発明の実施の形態１であるＡＮＤ型フラッシ
ュメモリの記憶ＭＩＳＦＥＴの製造方法を示す半導体基
板の要部断面図である。
【図１０】本発明の実施の形態１であるＡＮＤ型フラッ
シュメモリの記憶ＭＩＳＦＥＴの製造方法を示す半導体
基板の要部断面図である。
【図１１】本発明の実施の形態１であるＡＮＤ型フラッ
シュメモリの記憶ＭＩＳＦＥＴの製造方法を示す半導体
基板の要部断面図である。
【図１２】本発明の実施の形態１であるＡＮＤ型フラッ
シュメモリの記憶ＭＩＳＦＥＴの製造方法を示す半導体
基板の要部断面図である。
【図１３】本発明の実施の形態１であるＡＮＤ型フラッ
シュメモリの記憶ＭＩＳＦＥＴの製造方法を示す半導体
基板の要部断面図である。
【図１４】本発明の実施の形態１であるＡＮＤ型フラッ
シュメモリの記憶ＭＩＳＦＥＴの製造方法を示す半導体
基板の要部断面図である。
【図１５】本発明の実施の形態１であるＡＮＤ型フラッ
シュメモリの記憶ＭＩＳＦＥＴの製造方法を示す半導体
基板の要部断面図である。
【図１６】メモリセルのしきい値電圧とゲート長との関
係を示すグラフ図である。
【図１７】メモリセルのＢＶds0 とゲート長との関係を
示すグラフ図である。
【図１８】本発明の実施の形態２であるＡＮＤ型フラッ
シュメモリの記憶ＭＩＳＦＥＴの製造方法を示す半導体
基板の要部断面図である。
【図１９】本発明の実施の形態２であるＡＮＤ型フラッ
シュメモリの記憶ＭＩＳＦＥＴの製造方法を示す半導体
基板の要部断面図である。
【図２０】本発明の実施の形態３であるＡＮＤ型フラッ
シュメモリの記憶ＭＩＳＦＥＴの製造方法を示す半導体
基板の要部断面図である。
【図２１】本発明の実施の形態３であるＡＮＤ型フラッ
シュメモリの記憶ＭＩＳＦＥＴの製造方法を示す半導体
基板の要部断面図である。
【図２２】本発明の実施の形態３であるＡＮＤ型フラッ
シュメモリの記憶ＭＩＳＦＥＴの製造方法を示す半導体
基板の要部断面図である。
【図２３】本発明の実施の形態４であるＡＮＤ型フラッ
シュメモリの記憶ＭＩＳＦＥＴの製造方法を示す半導体
基板の要部断面図である。
【図２４】本発明の実施の形態４であるＡＮＤ型フラッ
シュメモリの記憶ＭＩＳＦＥＴの製造方法を示す半導体
基板の要部断面図である。
【図２５】本発明の実施の形態４であるＡＮＤ型フラッ
シュメモリの記憶ＭＩＳＦＥＴの製造方法を示す半導体
基板の要部断面図である。
【図２６】本発明の実施の形態５であるＡＮＤ型フラッ
シュメモリの記憶ＭＩＳＦＥＴの製造方法を示す半導体
基板の要部断面図である。
【図２７】本発明の実施の形態５であるＡＮＤ型フラッ
シュメモリの記憶ＭＩＳＦＥＴの製造方法を示す半導体
基板の要部断面図である。
【図２８】本発明の実施の形態５であるＡＮＤ型フラッ
シュメモリの記憶ＭＩＳＦＥＴの製造方法を示す半導体
基板の要部断面図である。
【図２９】本発明の実施の形態５であるＡＮＤ型フラッ
シュメモリの記憶ＭＩＳＦＥＴの製造方法を示す半導体
基板の要部断面図である。
【図３０】本発明の実施の形態５であるＡＮＤ型フラッ
シュメモリの記憶ＭＩＳＦＥＴの製造方法を示す半導体
基板の要部断面図である。
【図３１】本発明の実施の形態５であるＡＮＤ型フラッ
シュメモリの記憶ＭＩＳＦＥＴの製造方法を示す半導体
基板の要部断面図である。
【図３２】本発明の実施の形態５であるＡＮＤ型フラッ
シュメモリの記憶ＭＩＳＦＥＴの製造方法を示す半導体
基板の要部断面図である。
【図３３】本発明の実施の形態５であるＡＮＤ型フラッ
シュメモリの記憶ＭＩＳＦＥＴの製造方法を示す半導体
基板の要部断面図である。
【図３４】本発明の実施の形態５であるＡＮＤ型フラッ
シュメモリの記憶ＭＩＳＦＥＴの製造方法を示す半導体
基板の要部断面図である。
【図３５】本発明の実施の形態５であるＡＮＤ型フラッ
シュメモリの記憶ＭＩＳＦＥＴの製造方法を示す半導体
基板の要部断面図である。
【符号の説明】
１ 半導体基板 ２ ｐ型ウエル ３ 素子分離領域 ３ａ 素子分離溝 ３ｂ 絶縁膜 ４ パンチスルー制御層 ５ トンネル絶縁膜 ６ 多結晶シリコン膜 ７ 窒化シリコン膜 ７ａ 保護絶縁膜 ８ 浮遊ゲート電極 ８ａ 下部浮遊ゲート電極 ８ｂ 上部浮遊ゲート電極 ９ インプラスルー膜 １０ａ ｐ型半導体領域 １０ｂ ｐ型半導体領域 １１ ｎ型半導体領域 １１ａ ｎ型半導体領域 １１ｂ ｎ型半導体領域 １２ 酸化シリコン膜 １２ａ 分離絶縁膜 １３ 多結晶シリコン膜 １４ 層間絶縁膜 １５ ポリサイド膜 １６ 絶縁膜 １７ 制御ゲート電極 １８ ｎ型半導体領域 １９ 絶縁膜 １９ａ サイドウォールスペーサ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA01 AA30 AB02 AB09 AD15 AD53 AF10 AG02 AG03 AG12 AG21 AG22 5F083 EP03 EP42 EP53 EP79 ER22 GA24 NA01 PR12 PR21 PR36 PR38 PR40 5F101 BA01 BA12 BB02 BB17 BD05 BD34 BF10 BH02 BH03 BH04 BH05 BH09

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の表面に形成されたトンネル
    絶縁膜と、前記半導体基板上に前記トンネル絶縁膜を介
    して形成された下部浮遊ゲート電極および上部浮遊ゲー
    ト電極と、前記上部浮遊ゲート電極上に層間絶縁膜を介
    して形成された制御ゲート電極とを備えたＭＩＳＦＥＴ
    を有するフラッシュメモリを形成する半導体集積回路装
    置の製造方法であって、(a).前記半導体基板の表面に前
    記トンネル絶縁膜を形成した後、第１導電膜および第１
    絶縁膜を順次堆積する工程と、(b).前記第１絶縁膜およ
    び前記第１導電膜を順次加工して、前記第１絶縁膜から
    なる保護絶縁膜および前記第１導電膜からなる前記下部
    浮遊ゲート電極を形成する工程と、(c).前記半導体基板
    の法線方向に対して角度θ1 を有する一方向からの斜め
    イオン打ち込みによって、前記半導体基板と同一の導電
    型の第１不純物を前記半導体基板に導入し、一対の第１
    半導体領域を形成する工程と、(d).前記半導体基板の法
    線方向とほぼ同じ角度からのイオン打ち込みによって、
    前記半導体基板と反対の導電型の第２不純物を前記半導
    体基板に導入し、ソース、ドレインを構成する一対の第
    ２半導体領域を形成する工程とを有することを特徴とす
    る半導体集積回路装置の製造方法。
  2. 【請求項２】 半導体基板の表面に形成されたトンネル
    絶縁膜と、前記半導体基板上に前記トンネル絶縁膜を介
    して形成された下部浮遊ゲート電極および上部浮遊ゲー
    ト電極と、前記上部浮遊ゲート電極上に層間絶縁膜を介
    して形成された制御ゲート電極とを備えたＭＩＳＦＥＴ
    を有するフラッシュメモリを形成する半導体集積回路装
    置の製造方法であって、(a).前記半導体基板の表面に前
    記トンネル絶縁膜を形成した後、第１導電膜および第１
    絶縁膜を順次堆積する工程と、(b).前記第１絶縁膜およ
    び前記第１導電膜を順次加工して、前記第１絶縁膜から
    なる保護絶縁膜および前記第１導電膜からなる前記下部
    浮遊ゲート電極を形成する工程と、(c).前記半導体基板
    の法線方向に対して角度θ1 を有する一方向からの斜め
    イオン打ち込みによって、前記半導体基板と同一の導電
    型の第１不純物を前記半導体基板に導入し、一対の第１
    半導体領域を形成する工程と、(d).前記半導体基板の法
    線方向に対して角度θ2 を有する他の方向からの斜めイ
    オン打ち込みによって、前記半導体基板と反対の導電型
    の第２不純物を前記半導体基板に導入し、ソース、ドレ
    インを構成する一対の第２半導体領域を形成する工程と
    を有することを特徴とする半導体集積回路装置の製造方
    法。
  3. 【請求項３】 半導体基板の表面に形成されたトンネル
    絶縁膜と、前記半導体基板上に前記トンネル絶縁膜を介
    して形成された下部浮遊ゲート電極および上部浮遊ゲー
    ト電極と、前記上部浮遊ゲート電極上に層間絶縁膜を介
    して形成された制御ゲート電極とを備えたＭＩＳＦＥＴ
    を有するフラッシュメモリを形成する半導体集積回路装
    置の製造方法であって、(a).前記半導体基板の表面に前
    記トンネル絶縁膜を形成した後、第１導電膜および第１
    絶縁膜を順次堆積する工程と、(b).前記第１絶縁膜およ
    び前記第１導電膜を順次加工して、前記第１絶縁膜から
    なる保護絶縁膜および前記第１導電膜からなる前記下部
    浮遊ゲート電極を形成する工程と、(c).前記半導体基板
    の法線方向に対して角度θ1 を有する一方向からの斜め
    イオン打ち込みによって、前記半導体基板と同一の導電
    型の第１不純物を前記半導体基板に導入し、一対の第１
    半導体領域を形成する工程と、(d).前記半導体基板の法
    線方向とほぼ同じ角度からのイオン打ち込みによって、
    前記半導体基板と反対の導電型の第２不純物を前記半導
    体基板に導入し、ソース、ドレインの一部を構成する一
    対の第２半導体領域を形成する工程と、(e).前記半導体
    基板の法線方向に対して角度θ2 を有する他の方向から
    の斜めイオン打ち込みによって、前記半導体基板と反対
    の導電型の第３不純物を前記半導体基板に導入し、ソー
    ス、ドレインの他の一部を構成する一対の第３半導体領
    域を形成する工程とを有することを特徴とする半導体集
    積回路装置の製造方法。
  4. 【請求項４】 請求項２記載の半導体集積回路装置の製
    造方法であって、ソースを構成する前記第２半導体領域
    の幅とドレインを構成する前記第２半導体領域の幅とが
    ほぼ等しく、かつ前記下部浮遊ゲート電極は、ドレイン
    側に（前記第１絶縁膜と前記第１導電膜の厚さ）×ｔａ
    ｎθ2 程度ずれていることを特徴とする半導体集積回路
    装置の製造方法。
  5. 【請求項５】 請求項３記載の半導体集積回路装置の製
    造方法であって、ソースを構成する前記第３半導体領域
    の幅とドレインを構成する前記第３半導体領域の幅とが
    ほぼ等しく、かつ前記下部浮遊ゲート電極は、ドレイン
    側に（前記第１絶縁膜と前記第１導電膜の厚さ）×ｔａ
    ｎθ2 程度ずれていることを特徴とする半導体集積回路
    装置の製造方法。
  6. 【請求項６】 請求項２記載の半導体集積回路装置の製
    造方法であって、前記(c) 工程の前記一対の第１半導体
    領域を形成した後、前記保護絶縁膜および前記下部浮遊
    ゲート電極の側壁に第２絶縁膜で構成されるサイドウォ
    ールスペーサを形成し、次いで前記(d) 工程の前記斜め
    イオン打ち込みが行われることを特徴とする半導体集積
    回路装置の製造方法。
  7. 【請求項７】 請求項３記載の半導体集積回路装置の製
    造方法であって、前記(d) 工程の前記一対の第２半導体
    領域を形成した後、前記保護絶縁膜および前記下部浮遊
    ゲート電極の側壁に第２絶縁膜で構成されるサイドウォ
    ールスペーサを形成し、次いで前記(e) 工程の前記斜め
    イオン打ち込みが行われることを特徴とする半導体集積
    回路装置の製造方法。
  8. 【請求項８】 請求項１〜７のいずれか１項に記載の半
    導体集積回路装置の製造方法であって、前記一方向から
    の斜めイオン打ち込みはソース側からの斜めイオン打ち
    込みであり、前記他の方向からの斜めイオン打ち込みは
    ドレイン側からの斜めイオン打ち込みであることを特徴
    とする半導体集積回路装置の製造方法。
  9. 【請求項９】 請求項１〜７のいずれか１項に記載の半
    導体集積回路装置の製造方法であって、前記角度θ1 お
    よび前記角度θ2 は１５〜３０度程度であることを特徴
    とする半導体集積回路装置の製造方法。
  10. 【請求項１０】 請求項１〜７のいずれか１項に記載の
    半導体集積回路装置の製造方法であって、前記(b) 工程
    の後に、前記半導体基板上にインプラスルー膜を形成す
    ることを特徴とする半導体集積回路装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6762104B2 (en) 2001-12-27 2004-07-13 Hynix Semiconductor Inc. Method for fabricating semiconductor device with improved refresh characteristics
US9059235B2 (en) 2011-11-25 2015-06-16 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
CN108695336A (zh) * 2017-04-07 2018-10-23 三星电子株式会社 三维半导体存储器件及制造其的方法

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