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TW201929197A - 製造具有抹除閘的分離閘快閃記憶體單元之方法 - Google Patents

製造具有抹除閘的分離閘快閃記憶體單元之方法 Download PDF

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TW201929197A
TW201929197A TW107134989A TW107134989A TW201929197A TW 201929197 A TW201929197 A TW 201929197A TW 107134989 A TW107134989 A TW 107134989A TW 107134989 A TW107134989 A TW 107134989A TW 201929197 A TW201929197 A TW 201929197A
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楊正威
陳俊明
吳滿堂
范振智
恩漢 杜
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美商超捷公司
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Abstract

形成具有記憶體單元在記憶體區域中的記憶體裝置，以及形成邏輯裝置於第一周邊區域與第二周邊區域中的方法。該等記憶體單元各包括一浮閘、一字線閘、及一抹除閘，且各邏輯裝置包括一閘極。在字線閘下方的氧化物與介於浮閘及抹除閘之間的穿隧氧化物分開形成，並且也是第一周邊區域中的閘極氧化物。字線閘、抹除閘、與兩周邊區域中的閘極形成自相同的多晶矽層。介於抹除閘與源極區域之間的氧化物比穿隧氧化物厚，穿隧氧化物比字線閘下方的氧化物厚。

Description

製造具有抹除閘的分離閘快閃記憶體單元之方法
相關申請案之交互參照
本申請案主張於2017年10月4日申請之美國專利臨時申請案第62/567,840號的權利，該案以引用方式併入本文中。
本發明係關於非揮發性記憶體陣列。
分離閘非揮發性記憶體單元及此類單元之陣列係眾所周知。例如，美國專利第5,029,130號（「'130專利」）揭示分離閘非揮發性記憶體單元之一陣列，且係為所有目的以引用方式併入本文中。該記憶體單元係顯示於圖1中。各記憶體單元10包括形成於一半導體基材12中之源極區域14與汲極區域16，其中有一通道區域18位於其間。一浮閘20形成於通道區域18之一第一部分上方且與該第一部分絕緣（且控制該第一部分的導電性），並形成於汲極區域16的一部分上方。一控制閘22具有一第一部分22a及一第二部分22b，第一部分22a設置於通道區18之一第二部分上方且與該第二部分絕緣（且控制該第二部分的導電性），第二部分22b向上延伸且延伸於浮閘20上方。浮閘20及控制閘22係藉由一閘極氧化物26而與基材12絕緣。
藉由將一高正電壓置於控制閘22上來抹除記憶體單元（其中將電子自浮閘移除），其導致浮閘20上的電子藉由Fowler-Nordheim穿隧自浮閘20穿隧通過中間絕緣體24至控制閘22。
藉由將一正電壓置於控制閘22上以及將一正電壓置於汲極16上來程式化記憶體單元（其中將電子置於浮閘上）。電子流將自源極14朝汲極16流動。當電子抵達控制閘22與浮閘20之間的間隙時，電子將加速且變熱。由於來自浮閘20的吸引靜電力，該等變熱電子的一些將通過閘極氧化物26注入至浮閘20上。
藉由將正讀取電壓置於汲極16及控制閘22上來讀取記憶體單元（其接通控制閘下方的通道區域）。若浮閘20帶正電荷（亦即電子經抹除並正耦接至汲極16），則浮閘20下方的通道區域部分亦經接通，且電流將跨通道區域18流動，其係感測為經抹除或「1」狀態。若浮閘20帶負電荷（亦即以電子程式化），則浮閘20下方的通道區域部分係大部分或完全斷開，且電流將不會跨通道區域18流動（或將有少許流動），其係感測為經程式化或「0」狀態。所屬技術領域中具有通常知識者瞭解源極與汲極可互換，其中浮閘能於源極而非汲極上方部分延伸，如圖2所示。
具有多於兩個閘極之分離閘記憶體單元亦為已知。例如，美國專利8,711,636（「'636專利」）揭示一種記憶體單元，該記憶體單元具有設置在源極區域上方並與其絕緣的額外耦接閘，以更佳地電容性耦接至浮閘。參見例如圖3，其顯示設置在源極區域14上方的耦接閘24。
四閘記憶體揭示於美國專利6,747,310（「'310專利」）中。例如，如圖4所示，記憶體單元具有源極區域14、汲極區域16、在通道區域18之一第一部分上方的浮閘20、在通道區域18之一第二部分上方的一選擇閘28、在浮閘20上方的一控制閘22、及在源極區域14上方的一抹除閘30。程式化係藉由變熱的電子自通道區域18將其本身注入至浮閘20上來顯示。抹除係藉由自浮閘20至抹除閘30之電子穿隧來顯示。
圖1與圖2的記憶體單元已成功地用作若干技術節點的快閃記憶體。其相對易於以低成本程序與良好的性能實施。一個缺點是，單元尺寸很大，且因此對於進階技術節點來說可能有競爭力。圖4的記憶體單元已成功地用作若干進階技術節點的嵌入式快閃。其具有很好的品質與有競爭力的單元尺寸。然而，程序成本比圖1與圖2中的單元更高且更複雜。圖3的記憶體單元比圖4的記憶體單元較不複雜，因為其等在各單元中具有少一個閘極。但是，習知製造技術仍然過於複雜，並且不能完全使記憶體單元尺寸縮小。
藉由一種形成一記憶體裝置之方法解決前述之問題及需求，該方法包括：
提供一半導體基材，其具有一記憶體區域、一第一周邊區域、與一第二周邊區域；
形成一第一絕緣層於該記憶體區域、該第一周邊區域、與該第二周邊區域中的該基材的一表面上；
形成一第一多晶矽層於該記憶體區域、該第一周邊區域、與該第二周邊區域中的該第一絕緣層上；
從該第一周邊區域與該第二周邊區域移除該第一多晶矽層，以及從該記憶體區域移除該第一多晶矽層的部分，從而留下該第一多晶矽層的一第一多晶矽塊於該記憶體區域中，其中該第一多晶矽塊具有第一相對端與第二相對端；
移除未設置在該第一多晶矽塊下方的該第一絕緣層的部分；
形成一源極區域於該基材中而使其相鄰於該記憶體區域中的該第一多晶矽塊的該第一端；
形成一第二絕緣層於該第二周邊區域中的該基材的該表面上；
形成一第三絕緣層，該第三絕緣層圍繞該第一多晶矽塊的該第一端處的一上邊緣；
形成一第四絕緣層於該記憶體區域中的該源極區域上方的該基材的該表面上；
形成一第五絕緣層於該記憶體區域中的該基材的該表面上而使其相鄰於該第一多晶矽塊的該第二端，且形成該第五絕緣層於該第一周邊區域中的該基材的該表面上；
形成一第二多晶矽層於該記憶體區域、該第一周邊區域、與該第二周邊區域中的該第二絕緣層、該第三絕緣層、該第四絕緣層、與該第五絕緣層上；
移除該第二多晶矽層的部分，從而留下該第二多晶矽層的一第二多晶矽塊於該第四絕緣層上且於該源極區域上方，留下該第二多晶矽層的一第三多晶矽塊於該記憶體區域中的該第五絕緣層上而使其橫向相鄰於該第一多晶矽塊的該第二端，留下該第二多晶矽層的一第四多晶矽塊於該第一周邊區域中的該第五絕緣層上，且留下該第二多晶矽層的一第五多晶矽塊於該第二周邊區域中的該第二絕緣層上；
形成一汲極區域於該基材中而使其相鄰於該記憶體區域中的該第三多晶矽塊；
形成一第二源極區域於該基材中而使其相鄰於該第四多晶矽塊的一第一側；
形成一第二汲極區域於該基材中而使其相鄰於與該第四多晶矽塊的該第一側相對之該第四多晶矽塊的一第二側；
形成一第三源極區域於該基材中而使其相鄰於該第五多晶矽塊的一第一側；
形成一第二汲極區域於該基材中而使其相鄰於與該第五多晶矽塊的該第一側相對之該第五多晶矽塊的一第二側。
本發明的其他目的與特徵將藉由檢視說明書、申請專利範圍、及隨附圖式而變得顯而易見。
本發明涉及一種用於在其上也形成邏輯裝置的基材上製造三閘極記憶體單元之新技術。圖5A至圖29A顯示基材的記憶體區域中的記憶體單元的形成，且圖5B至圖29B顯示低（例如，1.2V）與高(HV)邏輯電路在相同基材的周邊區域中的形成，即，低電壓邏輯電路（周邊）區域（LV區域）與高電壓邏輯電路（周邊）區域（HV區域）。該程序藉由在半導體基材40上形成（墊）二氧化矽（氧化物）層42開始，然後在墊氧化物層42上形成氮化矽（氮化物）層44，如圖5A至圖5B所示。執行遮罩步驟（即，微影蝕刻光阻沉積、曝光、選擇性光阻移除）及蝕刻，以形成延伸至基材中的溝槽46。溝槽46分離LV區域與HV區域，以及分離其中記憶體單元形成於記憶體區域中之多行作用區域。接著移除光阻。請見圖5A至圖5B。
溝槽46填充有氧化物48，且頂部表面藉由CMP平坦化，與氮化物層44齊平（即，STI絕緣技術）。請見圖6A至圖6B。通過氮化物蝕刻移除氮化物44，留下暴露出的墊氧化物42。請見圖7A至圖7B。通過氧化物蝕刻移除墊氧化物42，且在基材表面上形成可選的犧牲氧化物層50。也可在此時執行植入（例如，ZMOS植入）。請見圖8A至圖8B。執行遮罩材料形成與植入的多次迭代，用於選擇性地將不同的材料植入至基材的不同區域中。參見例如圖9A至圖9B，其中光阻52形成在所有三個區域中，從記憶體與HV區域移除，從而該植入影響基材的記憶體與HV區域，但不影響LV區域。光阻移除後，使用氧化物蝕刻來移除犧牲氧化物50。形成氧化物層54（稱為浮閘氧化物，因為其將作為浮閘與基材之間的絕緣）於基材40上，且形成多晶矽層56（稱為浮閘多晶矽，因為其部分將作為浮閘）於氧化物層54上方。請見圖10A至圖10B。藉由化學機械研磨(CMP)使該結構平坦化。請見圖11A至圖11B。STI氧化物48的頂部藉由氧化物蝕刻而凹陷，使得其上表面凹陷低於多晶矽層56的頂部表面。然後形成氮化物層58於結構上。請見圖12A至圖12B。使用遮罩步驟（沉積光阻60，選擇性地暴露與移除光阻60的部分），隨後進行氮化物蝕刻，以在記憶體區域中的氮化物層58形成溝槽62（暴露溝槽62的底部下的多晶矽層56）。請見圖13A。保持周邊LV與HV區域中的氮化物58。請見圖13B。此時可執行適當的植入。執行氧化程序，以氧化溝槽62的底部處的多晶矽層56的暴露部分，產生多晶矽層56的氧化區域64，使得多晶矽層56的那些部分的各者具有彎曲/傾斜的上表面。請見圖14A。保持周邊區域中的多晶矽層56。請見圖14B。
然後通過氧化物沉積與CMP將溝槽62填充有氧化物66。請見圖15A至圖15B。藉由氮化物蝕刻移除氮化物層58，暴露多晶矽層56。請見圖16A至圖16B。多晶矽蝕刻用於移除多晶矽層56的所有暴露部分（留下剩餘氧化物66下方的記憶體區域中的那些部分）。多晶矽層56的那些剩餘部分具有彎曲/傾斜的上表面，並且是多晶矽層56將成為浮閘之塊56a。圖式中僅示出一對，但將形成多對。從邏輯區域完全移除多晶矽層56。請見圖17A至圖17B。通過氧化物沉積（例如，通過高溫氧化物-HTO）與蝕刻，形成氧化物間隔物68於多晶矽塊56a的側面上。氧化物蝕刻移除殘留在暴露的基材表面上的任何氧化物。請見圖18A至圖18B。氧化物層70（例如，快速熱氧化RTO及/或HTO）形成在基材上。請見圖19A至圖19B。執行遮罩步驟，以用光阻72覆蓋結構，除了記憶體區域中的多晶矽塊56a對之間的空間之外。植入之後，使用氧化物蝕刻，以使氧化物遠離彼此面對之多晶矽塊56a的側表面凹陷。亦執行植入，以形成源極區域74於基材中、介於多晶矽塊56a對之間。請見圖20A至圖20B。光阻移除後，使用氧化物沉積（例如HTO）以在記憶體區域中之多晶矽塊56a的暴露邊緣周圍形成氧化物層76。此氧化物層將是抹除穿隧氧化物，且可有利地薄，因為其直接形成在最近蝕刻的多晶矽塊56a的暴露側/隅角上。氧化物70在別處增厚。請見圖21A至圖21B。使用一系列遮罩與植入步驟，以選擇性地利用光阻PR覆蓋結構並植入基材的不同區域。請參見圖22A至圖22B（邏輯井植入）、圖23A至圖23B（邏輯井植入）、與圖24A至圖24B(LVOX Dip)。
執行遮罩步驟以利用光阻80覆蓋HV區域、及介於多晶矽塊56a對之間的記憶體區域的部分。然後使用氧化物蝕刻來移除氧化物70的暴露部分（即，在記憶體區域與LV區域中的多晶矽塊56a對之外的區域中）。請見圖25A至圖25B。氧化基材40的暴露部分，以在記憶體與LV區域中形成氧化物82的薄層，並且使在源極區域74上的氧化物加厚。然後沉積一層多晶矽84於該結構上，後續沉積一SION層86於該多晶矽層84上。請見圖26A至圖26B。然後執行遮罩步驟，以利用光阻88覆蓋結構的部分，並選擇性地從記憶體與周邊區域中移除SION層86與多晶矽層84的暴露部分。此步驟針對記憶體區域中的各對浮閘多晶矽塊56a留下多晶矽塊84a在源極區域上方（這將是抹除閘）且留下多晶矽塊84b在基材的外部部分上方（這將是字線閘），留下多晶矽塊84c在LV區域中（這將是用於LV周邊電路系統的邏輯閘）且留下多晶矽塊84d在HV區域中（這將是用於HV周邊電路系統的邏輯閘）。請見圖27A至圖27B。移除光阻88與SION層86，並且將結構退火。請見圖28A至圖28B。執行遮罩與植入，以形成汲極區域90於基材中、相鄰於記憶體區域中的多晶矽塊84b，且形成源極/汲極區域92/94於基材中、相鄰於LV區域與HV區域中的閘極84c/84d。藉由氧化物沉積與蝕刻，形成絕緣間隔物96於所有區域中。形成矽化物98於暴露的多晶矽層/塊及基材表面上。利用ILD絕緣100覆蓋結構，藉此形成接觸孔102。最終結構顯示於圖29A至圖29B。
在記憶體區域中，形成記憶體單元對，其中各記憶體單元包括源極區域74與汲極區域90，其中基材的通道區域104延伸於其間，浮閘56a設置在通道區域104的第一部分上方並控制通道區域104的第一部分的導電率（並且設置在源極區域74的一部分上方），字線閘84b設置在通道區域104的第二部分上方並控制通道區域104的第二部分的導電率，且抹除閘84a設置在源極區域74上方（並且在記憶體單元對之間共享）。抹除閘84a具有向上延伸且在浮閘56a的一部分上方之上部，其中凹口85圍繞在浮閘56a的邊緣處形成的銳利尖端56b（在抹除期間用於增強穿隧）。
在LV區域中，形成低電壓邏輯裝置，各者具有源極區域92與汲極區域94，其中基材的通道區域106在其間延伸，且邏輯閘84c設置在通道區域106上方並控制通道區域106的導電率。在HV區域中，形成高電壓邏輯裝置，各者具有源極區域92與汲極區域94，其中基材的通道區域108在其間延伸，且邏輯閘84d設置在通道區域108上方並控制通道區域108的導電率。HV區域中的邏輯閘84d下方的絕緣層比在LV區域中的邏輯閘84c下方的絕緣層厚，因為在HV區域中使用較高的邏輯裝置的操作電壓。以橫向尺寸來說，HV區域中的邏輯閘84d較佳地大於LV區域中的邏輯閘84c。
以上所指出的記憶體裝置形成程序具有許多優點。首先，用於形成字線閘84b的多晶矽層同樣被用於形成抹除閘84a與邏輯閘84c/84d。可使用單個遮罩步驟與蝕刻來界定閘極84a、84b、84c、與84d的側邊緣。介於浮閘56a與抹除閘84a之間的穿隧氧化物76和介於字線閘84b與基材40之間的氧化物82分開（即，分開形成），使得氧化物82之厚度可獨立地縮小，以獲得更好的性能。寬度方向（介於源極與汲極之間）中的浮閘56a藉由自對準技術形成，使得單元寬度可以可靠地縮放。在程序期間將抹除閘84a耦接至浮閘56a，源極區域74上的電壓可縮小，且因此通道區域104的浮閘部分（即，浮閘56a下方的基材的部分）可縮小。字線臨限電壓可通過使用一個或多個井植入來調整。通過具有分開的抹除閘84a，介於抹除閘84a與源極區域74之間的氧化物可比穿隧氧化物76厚，該穿隧氧化物比字線閘84b下方的氧化物82更厚，並且提供更好的耐受性。字線閘氧化物82可與閘極84c下的低電壓氧化物結合，因此字線閘84b下方的通道區域104的長度可較短。面向抹除閘84a之浮閘56a的銳利尖端/邊緣56b增強抹除穿隧性能。所有這些優點一起使得記憶體裝置的尺寸可更容易地縮小。
須了解本發明並未受限於上文所述以及本文所說明之（一或多個）實施例，且涵括落在任一項申請專利範圍之範疇內的任一變體或全部變體。例如，本文中對本發明的引述並非意欲用以限制任何申請專利範圍或申請專利範圍術語之範疇，而僅是用以對可由申請專利範圍中一或多項所涵蓋的一或多種技術特徵作出引述。上文描述之材料、程序及數值實例僅為例示性，且不應視為對申請專利範圍之限制。再者，如申請專利範圍及說明書所明示者，並非所有方法步驟皆須完全依照所說明或主張的順序執行，而是可以任何順序來執行，只要是可適當地形成本發明之記憶體裝置即可。最後，單一材料層可形成為多個具有同樣或類似材料之層，且反之亦然。
應注意的是，如本文中所使用，「在…上方(over)」及「在…之上(on)」之用語皆含括性地包括「直接在…之上(directly on)」（無居中的材料、元件或間隔設置於其間）及「間接在…之上(indirectly on)」（有居中的材料、元件或間隔設置於其間）。同樣地，「相鄰的(adjacent)」一詞包括了「直接相鄰的」（無居中的材料、元件或間隔設置於其間）及「間接相鄰的」（有居中的材料、元件或間隔設置於其間）的含意，「安裝於(mounted to)」一詞則包括了「直接安裝於(directly mounted to)」（無居中的材料、元件或間隔設置於其間）及「間接安裝於(indirectly mounted to)」（有居中的材料、元件或間隔設置於其間）的含意，以及「電耦接(electrically coupled)」一詞則包括了「直接電耦接(directly electrically coupled to)」（無居中的材料或元件於其間將各元件電性相連接）及「間接電耦接(indirectly electrically coupled to)」（有居中的材料或元件於其間將各元件電性相連接）的含意。舉例而言，「在基材上方(over a substrate)」形成元件可包括直接在基材上形成元件而其間無居中的材料/元件存在，以及間接在基材上形成元件而其間有一或多個居中的材料/元件存在。
10‧‧‧記憶體單元
12‧‧‧半導體基材
14‧‧‧源極區域
16‧‧‧汲極區域
18‧‧‧通道區域
20‧‧‧浮閘
22‧‧‧控制閘
22a‧‧‧第一部分
22b‧‧‧第二部分
24‧‧‧絕緣體
26‧‧‧閘極氧化物
28‧‧‧選擇閘
30‧‧‧抹除閘
40‧‧‧半導體基材
42‧‧‧墊氧化物層
44‧‧‧氮化矽（氮化物）層
46‧‧‧溝槽
48‧‧‧氧化物
50‧‧‧犧牲氧化物層
52‧‧‧光阻
54‧‧‧氧化物層
56‧‧‧多晶矽層
56a‧‧‧多晶矽塊/浮閘
56b‧‧‧銳利尖端/邊緣
58‧‧‧氮化物層
60‧‧‧光阻
62‧‧‧溝槽
64‧‧‧氧化區域
66‧‧‧氧化物
68‧‧‧氧化物間隔物
70‧‧‧氧化物層
72‧‧‧光阻
74‧‧‧源極區域
76‧‧‧氧化物層/穿隧氧化物
80‧‧‧光阻
82‧‧‧氧化物
84‧‧‧多晶矽
84a‧‧‧多晶矽塊/抹除閘
84b‧‧‧多晶矽塊/字線閘
84c‧‧‧多晶矽塊/邏輯閘
84d‧‧‧多晶矽塊/邏輯閘
85‧‧‧凹口
86‧‧‧SION層
88‧‧‧光阻
90‧‧‧汲極區域
92‧‧‧源極區域
94‧‧‧汲極區域
96‧‧‧絕緣間隔物
98‧‧‧矽化物
100‧‧‧ILD絕緣
102‧‧‧接觸孔
104、106、108‧‧‧通道區域
圖1係一習知雙閘記憶體單元的截面圖。
圖2係一習知雙閘記憶體單元的截面圖。
圖3係一習知三閘記憶體單元的截面圖。
圖4係一習知四閘記憶體單元的截面圖。
圖5A至圖29A係半導體基材之記憶體區域之截面圖，其繪示形成記憶體單元對之步驟。
圖5B至圖29B係半導體基材的低電壓邏輯電路區域與高電壓邏輯電路區域的截面圖，其繪示形成低與高電壓邏輯裝置的步驟。

Claims (10)

  1. 一種形成一記憶體裝置之方法，其包含： 提供一半導體基材，其具有一記憶體區域、一第一周邊區域、與一第二周邊區域； 形成一第一絕緣層於該記憶體區域、該第一周邊區域、與該第二周邊區域中的該基材的一表面上； 形成一第一多晶矽層於該記憶體區域、該第一周邊區域、與該第二周邊區域中的該第一絕緣層上； 從該第一周邊區域與該第二周邊區域移除該第一多晶矽層，以及從該記憶體區域移除該第一多晶矽層的部分，從而留下該第一多晶矽層的一第一多晶矽塊於該記憶體區域中，其中該第一多晶矽塊具有第一相對端與第二相對端； 移除未設置在該第一多晶矽塊下方的該第一絕緣層的部分； 形成一源極區域於該基材中而使其相鄰於該記憶體區域中的該第一多晶矽塊的該第一端； 形成一第二絕緣層於該第二周邊區域中的該基材的該表面上； 形成一第三絕緣層，該第三絕緣層圍繞該第一多晶矽塊的該第一端處的一上邊緣； 形成一第四絕緣層於該記憶體區域中的該源極區域上方的該基材的該表面上； 形成一第五絕緣層於該記憶體區域中的該基材的該表面上而使其相鄰於該第一多晶矽塊的該第二端，且形成該第五絕緣層於該第一周邊區域中的該基材的該表面上； 形成一第二多晶矽層於該記憶體區域、該第一周邊區域、與該第二周邊區域中的該第二絕緣層、該第三絕緣層、該第四絕緣層、與該第五絕緣層上； 移除該第二多晶矽層的部分，從而留下該第二多晶矽層的一第二多晶矽塊於該第四絕緣層上且於該源極區域上方，留下該第二多晶矽層的一第三多晶矽塊於該記憶體區域中的該第五絕緣層上而使其橫向相鄰於該第一多晶矽塊的該第二端，留下該第二多晶矽層的一第四多晶矽塊於該第一周邊區域中的該第五絕緣層上，且留下該第二多晶矽層的一第五多晶矽塊於該第二周邊區域中的該第二絕緣層上； 形成一汲極區域於該基材中而使其相鄰於該記憶體區域中的該第三多晶矽塊； 形成一第二源極區域於該基材中而使其相鄰於該第四多晶矽塊的一第一側； 形成一第二汲極區域於該基材中而使其相鄰於與該第四多晶矽塊的該第一側相對之該第四多晶矽塊的一第二側； 形成一第三源極區域於該基材中而使其相鄰於該第五多晶矽塊的一第一側； 形成一第二汲極區域於該基材中而使其相鄰於與該第五多晶矽塊的該第一側相對之該第五多晶矽塊的一第二側。
  2. 如請求項1之方法，其進一步包含： 移除該第一多晶矽塊的一上表面的一部分，使得該上表面為傾斜並且終止於該第一多晶矽塊的該第一端處的一銳利邊緣中。
  3. 如請求項2之方法，其中該第二多晶矽塊包括圍繞該銳利邊緣的一凹口。
  4. 如請求項1之方法，其中該移除該第二多晶矽層的該等部分從而留下該第二多晶矽塊、該第三多晶矽塊、該第四多晶矽塊、與該第五多晶矽塊係使用一單一多晶矽蝕刻來進行。
  5. 如請求項1之方法，其中該從該第一周邊區域與該第二周邊區域移除該第一多晶矽層，以及該從該記憶體區域移除該第一多晶矽層的該等部分而留下該第一多晶矽層的該第一多晶矽塊於該記憶體區域中係使用一單一多晶矽蝕刻來進行。
  6. 如請求項1之方法，其進一步包含： 形成絕緣材料的間隔物於該第一多晶矽塊的該第一端與該第二端上；及 在該形成該第三絕緣層之前，移除在該第一多晶矽塊的該第一端上的絕緣材料的該間隔物。
  7. 如請求項1之方法，其中該第五絕緣層的一厚度小於該第三絕緣層的一厚度。
  8. 如請求項1之方法，其中該第五絕緣層的一厚度小於該第二絕緣層的一厚度。
  9. 如請求項1之方法，其進一步包含： 形成矽化物於該第二多晶矽塊、該第三多晶矽塊、該第四多晶矽塊、與該第五多晶矽塊的上表面上。
  10. 如請求項1之方法，其進一步包含： 形成矽化物於在該汲極區域、該第一源極區域與該第二源極區域、以及該第一汲極區域與該第二汲極區域上方之該基材的該表面的部分上。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107305892B (zh) * 2016-04-20 2020-10-02 硅存储技术公司 使用两个多晶硅沉积步骤来形成三栅极非易失性闪存单元对的方法
US11018147B1 (en) * 2020-02-04 2021-05-25 Silicon Storage Technology, Inc. Method of forming split gate memory cells with thinned tunnel oxide
US11362218B2 (en) * 2020-06-23 2022-06-14 Silicon Storage Technology, Inc. Method of forming split gate memory cells with thinned side edge tunnel oxide
CN114335186B (zh) 2020-09-30 2025-02-07 硅存储技术股份有限公司 具有设置在字线栅上方的擦除栅的分裂栅非易失性存储器单元及其制备方法
CN113206010B (zh) * 2021-04-30 2023-10-24 广东省大湾区集成电路与系统应用研究院 半导体器件及其制作方法
CN116666458A (zh) * 2022-02-18 2023-08-29 联华电子股份有限公司 功率元件及其制作方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5043940A (en) 1988-06-08 1991-08-27 Eliyahou Harari Flash EEPROM memory systems having multistate storage cells
US5029130A (en) 1990-01-22 1991-07-02 Silicon Storage Technology, Inc. Single transistor non-valatile electrically alterable semiconductor memory device
JP4078014B2 (ja) * 2000-05-26 2008-04-23 株式会社ルネサステクノロジ 不揮発性半導体記憶装置及びその製造方法
US6747310B2 (en) * 2002-10-07 2004-06-08 Actrans System Inc. Flash memory cells with separated self-aligned select and erase gates, and process of fabrication
US6992929B2 (en) 2004-03-17 2006-01-31 Actrans System Incorporation, Usa Self-aligned split-gate NAND flash memory and fabrication process
US8711636B2 (en) 2011-05-13 2014-04-29 Silicon Storage Technology, Inc. Method of operating a split gate flash memory cell with coupling gate
US9960172B2 (en) * 2014-11-19 2018-05-01 Globalfoundries Singapore Pte. Ltd. Reliable non-volatile memory device
US9484352B2 (en) * 2014-12-17 2016-11-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a split-gate flash memory cell device with a low power logic device
US9276006B1 (en) * 2015-01-05 2016-03-01 Silicon Storage Technology, Inc. Split gate non-volatile flash memory cell having metal-enhanced gates and method of making same
KR101996745B1 (ko) * 2015-01-22 2019-07-04 실리콘 스토리지 테크놀로지 인크 고밀도 분리형 게이트 메모리 셀
WO2016118532A1 (en) * 2015-01-22 2016-07-28 Silicon Storage Technology, Inc. Method of forming split-gate memory cell array along with low and high voltage logic devices
WO2016118785A1 (en) * 2015-01-23 2016-07-28 Silicon Storage Technology, Inc. Method of forming self-aligned split-gate memory cell array with metal gates and logic devices
US9793280B2 (en) * 2015-03-04 2017-10-17 Silicon Storage Technology, Inc. Integration of split gate flash memory array and logic devices
US9673208B2 (en) * 2015-10-12 2017-06-06 Silicon Storage Technology, Inc. Method of forming memory array and logic devices
US10141321B2 (en) * 2015-10-21 2018-11-27 Silicon Storage Technology, Inc. Method of forming flash memory with separate wordline and erase gates

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