JP2002033405A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ビットライン方向の埋め込み拡散層の総延長
距離を短縮して、ビットラインの電気抵抗を低減するこ
とにより、高速、低電圧で動作するフローティングゲー
ト型半導体記憶装置およびその製造方法を提供する。 【解決手段】 素子分離領域２と、埋め込みビットライ
ンであるソース領域またはドレイン領域３とが交差する
領域では、素子分離領域２が形成されず、ソース領域ま
たはドレイン領域３が形成された構成とする。ソース領
域またはドレイン領域３が、素子分離領域２の下部を迂
回せずにシリコン基板１の表面に沿って配置されるた
め、埋め込みビットラインの実質的な長さを短くでき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置、特
に消去ゲート電極を備えたフローティングゲート型ＥＥ
ＰＲＯＭ（Electrically Erasable and Programmable R
ead Only Memory）と、その製造方法に関するものであ
る。

【０００２】

【従来の技術】近年、各種コンピュータの内部および外
部記憶装置に、電源供給を行わなくても書込まれた情報
が保持できる不揮発性半導体記憶装置として、フローテ
ィングゲート型ＥＥＰＲＯＭが利用されるようになって
きた。フローティングゲート型ＥＥＰＲＯＭとしては、
現在種々の構造が用いられているが、その一つとして、
消去ゲート電極をフローティングゲート電極の近傍に設
けた構造のものが提案されている（例：特開平４−３４
０７６７号公報）。

【０００３】図１３はその構造を示す断面図である。図
１３に示すように、半導体基板２１上に絶縁膜２３、２
４よりなる素子分離膜が設けられ、分離された活性化領
域上にゲート絶縁膜２５を介してフローティングゲート
電極２６が設けられている。フローティングゲート電極
２６は絶縁膜２７を介してコントロールゲート電極２８
に接しており、さらにコントロールゲート電極２８は絶
縁膜２９、３０、３１を介して消去ゲート電極３２に接
している。絶縁膜３１はトンネリング媒体の機能を果た
し、フローティングゲート電極２６に蓄積された電子を
トンネリングによって消去ゲート電極３２へ引き抜くこ
とで消去を行う。またメモリセルのコントロール等に使
用するＭＯＳトランジスタも同一基板上に作成すること
ができる。その場合、例えばＭＯＳトランジスタのゲー
ト電極３３を消去ゲート電極３２と同時に形成すること
で、工程を短縮することができ、より安価なフローティ
ングゲート型ＥＥＰＲＯＭを実現することが可能とな
る。

【０００４】しかしながら、図１３に示す構造では、製
造工程が進むにつれ、半導体基板２１上に形成される各
電極層と半導体基板２１表面との段差が大きくなり、リ
ソグラフィー時の焦点深度確保が困難となったり、ドラ
イエッチング時にエッチング残りが発生しやすくなるな
ど、微細化が困難となる問題があった。

【０００５】図１４はその問題を解決するためのフロー
ティングゲート型ＥＥＰＲＯＭの構造を示す。図１３で
示したフローティングゲート型ＥＥＰＲＯＭの素子分離
用の絶縁膜２３、２４の代わりに、基板内に設けた素子
分離用の絶縁膜４０を用いたものである（例：特開平１
１−１７０３４号公報）。このような構造を採用するこ
とにより、半導体基板２１上に形成される各電極層の段
差を縮小することができ、より高解像度のリソグラフィ
ー技術を採用することができるようになるため、微細化
の進んだフローティングゲート型ＥＥＰＲＯＭを実現で
きる。

【０００６】また、図１５に、図１４で示したフローテ
ィングゲート型ＥＥＰＲＯＭのＡ−Ａ’における断面を
示す。ソースまたはドレインとして機能する埋め込み拡
散層５０が半導体基板２１内に設けられている。このよ
うに隣接するメモリセルのソースラインとドレインをビ
ットラインとして共有する仮想接地方式を採用すること
により、より高密度のメモリセルアレイを実現してい
る。ここで埋め込み拡散層５０と素子分離用の絶縁膜４
０との関係を図１６に示す。図１６から分かるように埋
め込み拡散層５０は、素子分離用の絶縁膜４０の下をく
ぐるように配置されている。

【０００７】

【発明が解決しようとする課題】このような構造を有す
る従来の消去ゲート電極を有するフローティングゲート
型ＥＥＰＲＯＭにおいては、ビットラインである埋め込
み拡散層が基板内に設けられた素子分離絶縁膜の下部を
迂回するように配置されているため、ビットライン方向
の埋め込み拡散層の長さが長くなる。そのためビットラ
インの電気抵抗が増し、メモリセル動作時に外部からの
電圧印加が効率良く伝わりにくいという問題点があっ
た。

【０００８】本発明は上述のような従来の技術における
問題点を解決するもので、ビットライン方向の埋め込み
拡散層の総延長距離を短縮し、それによってビットライ
ンの電気抵抗を低減することで、より高速、低電圧で動
作するフローティングゲート型半導体記憶装置およびそ
の製造方法を提供する。

【０００９】

【課題を解決するための手段】本発明の半導体記憶装置
は、一導電型の半導体基板内に素子分離絶縁膜を埋め込
んで形成された素子分離領域と、素子分離領域によって
分離形成された活性領域と、活性領域中の第一の所定領
域に形成された半導体基板と反対導電型のソース領域お
よびドレイン領域と、活性領域表面の第二の所定領域に
形成された第一の絶縁膜と、第一の絶縁膜上に形成され
たフローティングゲート電極と、フローティングゲート
電極上に形成された第二の絶縁膜と、第二の絶縁膜上に
形成されたコントロールゲート電極と、フローティング
ゲート電極の側面に形成されたトンネリング媒体として
機能する第三の絶縁膜と、第三の絶縁膜表面に当該第三
の絶縁膜を介してフローティングゲート電極と対向する
ように形成された消去ゲート電極とを備える。上記の目
的を達成するために、素子分離領域とソース領域および
ドレイン領域とが交差する領域では、素子分離領域が形
成されず、ソース領域およびドレイン領域が形成されて
いる。

【００１０】この構成において、素子分離領域は、所定
間隔で並行する溝状をなして配置され、ソース領域およ
びドレイン領域は、素子分離領域と直交する方向に延在
して配置された構成とすることができる。

【００１１】また上記構成において好ましくは、素子分
離領域とソース領域およびドレイン領域とが交差する領
域上に、第四の絶縁膜がさらに形成された構成とする。

【００１２】本発明の半導体記憶装置の製造方法は、一
導電型の半導体基板内に溝を掘って素子分離領域を形成
する工程と、溝の内部に素子分離絶縁膜を埋め込む工程
と、素子分離領域によって分離形成された活性領域中の
第１の所定領域に半導体基板と反対導電型のソース領域
およびドレイン領域を形成する工程と、活性領域表面の
第二の所定領域に第一の絶縁膜を形成する工程と、第一
の絶縁膜上にフローティングゲート電極を形成する工程
と、フローティングゲート電極上に第二の絶縁膜を形成
する工程と、第二の絶縁膜上にコントロールゲート電極
を形成する工程と、フローティングゲート電極の側面に
トンネリング媒体として機能する第三の絶縁膜を形成す
る工程と、第三の絶縁膜表面に当該第三の絶縁膜を介し
てフローティングゲート電極と対向するように消去ゲー
ト電極を形成する工程とを有する。そして、素子分離領
域とソース領域およびドレイン領域とが交差する領域で
は、素子分離領域を形成せず、ソース領域およびドレイ
ン領域を形成することを特徴とする。

【００１３】この製造方法において、素子分離領域を、
所定間隔で並行する溝状をなすように配置し、ソース領
域およびドレイン領域は、素子分離領域と直交する方向
に延在するように配置することができる。

【００１４】また上記の製造方法において好ましくは、
素子分離領域とソース領域およびドレイン領域とが交差
する領域上に、第四の絶縁膜をさらに形成する。

【００１５】

【発明の実施の形態】（第一の実施形態）以下本発明の
第一の実施形態について図面を参照しながら説明する。

【００１６】まず、図１に示すようにＰ型のシリコン基
板１の素子分離領域となる部分を、フォトレジストを用
いた選択的異方性ドライエッチング技術によって開孔す
る。本実施形態に基づく一実施例においては、ＨＢｒガ
スを用いて、パワー２００Ｗ、圧力２０Ｐａの条件下で
ドライエッチングすることにより、Ｐ型シリコン基板１
の表面から約３００ｎｍの深さで開孔した。次に、Ｐ型
シリコン基板１の一主面全面に、酸化シリコン膜２を公
知のＣＶＤ技術を用いて約６００ｎｍの厚さで形成し、
開孔した素子分離領域を埋め込む。次にフォトレジスト
を利用したエッチバック技術により表面の平坦化を行
う。次いで、レジストと酸化膜のエッチレートをほぼ同
じにコントロールしたエッチバック技術により、Ｐ型シ
リコン基板１が露出するまでエッチングを行う。これに
よりＰ型シリコン基板１の開孔部分にのみ酸化シリコン
膜２が埋め込まれて、素子分離膜となる。

【００１７】次に、図２に示すように、Ｐ型シリコン基
板１上のビットラインとなる領域に、フォトレジストを
マスクとして、Ａｓ＋イオンを４０ｋｅＶ、１Ｅ１５ｃ
ｍ^-2の条件で選択的に注入し、Ｎ 型拡散層３を形成す
る。Ｎ型拡散層３は仮想接地方式により各メモリセルの
ソースあるいはドレインとなる。

【００１８】次の工程を図３、図４を用いて説明する。
図３はビットラインに平行な方向の断面図であり、図４
のＣ−Ｃ’における断面に相当する。また図４はビット
ラインに垂直な方向での断面図であり、図３のＢ−Ｂ’
における断面に相当する。

【００１９】まず熱酸化によりＰ型シリコン基板１の表
面を酸化して、ゲート酸化膜となる酸化シリコン膜４を
約２０ｎｍの厚さで形成し、酸化シリコン膜４上にリン
ドープドポリシリコン膜５を約２００ｎｍの厚さで形成
する。この際、Ｎ型拡散層３の表面も同時に酸化される
が、不純物による増速酸化が起き酸化シリコン膜４より
も厚い約３００ｎｍの厚さで酸化シリコン膜６が形成さ
れる。

【００２０】次の工程を説明する図５は、ビットライン
に垂直な方向における断面図である。フォトレジストを
用いた選択的ドライエッチング技術により、リンドープ
ドポリシリコン膜５の所定の部分を残して他の部分をエ
ッチング除去する。

【００２１】次の工程を図６、図７を用いて説明する。
図６はビットラインに平行な方向の断面図であり、図７
のＥ−Ｅ’における断面に相当する。また図７はビット
ラインに垂直な方向の断面図であり、図６のＤ−Ｄ’に
おける断面に相当する。

【００２２】熱酸化法により膜厚約２５ｎｍの酸化シリ
コン膜７を、Ｐ型シリコン基板１の露出部分上およびリ
ンドープドポリシリコン膜５上に形成する。さらにその
上にリンドープドポリシリコン膜８を約２００ｎｍの厚
さで形成した後、熱酸化法により膜厚約１０ｎｍの酸化
シリコン膜９を、リンドープドポリシリコン膜８上に形
成する。その後酸化シリコン膜９上に公知のＣＶＤ技術
を用いて酸化シリコン膜１０を約３００ｎｍの厚さで形
成する。

【００２３】以下の工程を説明するための図８から図１
１は、ビットラインに平行な断面図である。ビットライ
ンに垂直な方向の断面図は図７と同一となるので省略す
る。

【００２４】図８に示すように、フォトレジストを用い
た選択的ドライエッチング技術により酸化シリコン膜
９、１０を部分的にエッチング除去したのち、酸化シリ
コン膜９、１０をマスクとして使用し、リンドープドポ
リシリコン膜８を自己整合的に部分的にエッチング除去
する。このリンドープドポリシリコン膜８はコントロー
ルゲート電極となる。

【００２５】次に図９に示すように、公知のＣＶＤ技術
によって酸化シリコン膜１１を約２００ｎｍの厚さに形
成し、異方性ドライエッチング技術を用いてエッチング
を行って、酸化シリコン膜９、１０とリンドープドポリ
シリコン膜８の側壁に酸化シリコン膜１１からなるサイ
ドウォール膜を約１５０ｎｍの幅で形成する。酸化シリ
コン膜９、１０および１１は、コントロールゲート電極
であるリンドープドポリシリコン膜８と、後に形成する
消去ゲート電極とを電気的に絶縁する役目を担う。

【００２６】次に図１０に示すように、酸化シリコン膜
１０、１１をマスクとして使用して、下地のリンドープ
ドポリシリコン膜５を自己整合的にエッチング除去す
る。この時点で、リンドープドポリシリコン膜５は電気
的に外部との接続を断たれて、フローティングゲート電
極となる。

【００２７】次に図１１に示すように、リンドープドポ
リシリコン膜５の側壁の露出部を酸化して、トンネル酸
化膜となる酸化シリコン膜１２を約４０ｎｍの厚さに形
成する。その後リンドープドポリシリコン膜を全面に形
成し、フォトレジストを用いた選択的ドライエッチング
技術で部分的にエッチング除去することにより、消去ゲ
ート電極１３を形成する。以上の工程により、図１１に
示すような消去ゲート電極１３を備えたフローティング
ゲート型ＥＥＰＲＯＭのメモリセルを完成する。

【００２８】なお、メモリセルのビットラインであるＮ
型拡散層３と、コントロールゲート電極であるリンドー
プドポリシリコン膜８と、消去ゲート電極１３には金属
配線を形成接続するが、この説明では省略した。

【００２９】本実施形態によれば、ビットラインである
Ｎ型拡散層３が素子分離膜である酸化シリコン膜２の下
部を迂回することなく、Ｐ型シリコン基板１の表面下で
直線的に形成されるので、拡散層の長さを最短とするこ
とができる。従って電気抵抗を低減できるので、従来の
構造に比べ外部からの電圧をメモリセルに伝えやすく、
高速、低電圧動作可能な消去ゲート電極を備えたフロー
ティングゲート型ＥＥＰＲＯＭが実現できる。

【００３０】なお上述の実施形態では、素子分離膜用の
酸化シリコン膜２を埋め込む技術として、レジストを用
いたエッチバック法を用いた例を示したが、ＣＭＰ（化
学的機械研摩法）法等を用いても同様の効果が得られる
ことは言うまでもない。

【００３１】（第二の実施形態）次に本発明の第二の実
施形態について、図１２を用いて説明する。

【００３２】Ｐ型シリコン基板１内に素子分離用の酸化
シリコン膜２を埋め込み、その後ビットラインとなるＮ
型拡散層３をＰ型シリコン基板１内に形成する工程は、
第一の実施形態と全く同一である。

【００３３】次に公知のＣＶＤ技術によって酸化シリコ
ン膜１５を約５０ｎｍの厚さに形成し、その後フォトレ
ジストを用いた選択的ドライエッチング技術により、Ｎ
型拡散層３が酸化シリコン膜２で挟まれた領域上に酸化
シリコン膜１５を部分的に残す。

【００３４】この後の工程は第一の実施形態と全く同一
なので、説明を省略する。

【００３５】本実施形態では、Ｎ型拡散層３が酸化シリ
コン膜２で挟まれた領域上に酸化シリコン膜１５を部分
的に形成することにより、この領域上に後の工程で形成
される消去ゲート電極と、Ｎ型拡散層３の間がより効果
的に電気的に絶縁されるため、第一の実施形態で得られ
る効果に加え、消去時に消去ゲート電極に印加する消去
電圧をより高くすることが可能となる。従って、より高
速で消去の行える消去ゲート電極を備えたフローティン
グゲート型ＥＥＰＲＯＭを実現できる。

【００３６】

【発明の効果】本発明によれば、消去ゲート電極と、ビ
ットラインとしての埋め込み拡散層を備え、さらにシリ
コン基板内に絶縁膜を埋め込み素子分離を行うフローテ
ィングゲート型ＥＥＰＲＯＭにおいて、ビットラインで
ある埋め込み拡散層を素子分離用の絶縁膜の下部を迂回
することなく基板表面に沿って配置することができる。
それにより、ビットラインの実質的な長さを短くするこ
とが可能となるので、より低抵抗のビットラインが実現
できる。従って、高速、低電圧動作が可能なフローティ
ングゲート型ＥＥＰＲＯＭを実現することが可能とな
る。

【図面の簡単な説明】

【図１】本発明の第一の実施形態における半導体記憶装
置の製造工程を示す断面斜視図

【図２】図１の次の工程を示す断面斜視図

【図３】図２の次の工程を示す、図４のＣ−Ｃ’におけ
る断面図

【図４】図３のＢ−Ｂ’における断面図

【図５】図３の次の工程を示す断面図

【図６】図５の次の工程を示す、図７のＥ−Ｅ’におけ
る断面図

【図７】図６のＤ−Ｄ’における断面図

【図８】図６の次の工程を示す断面図

【図９】図８の次の工程を示す断面図

【図１０】図９の次の工程を示す断面図

【図１１】図１０の次の工程を示す断面図

【図１２】本発明の第二の実施形態における半導体記憶
装置の断面斜視図

【図１３】従来の半導体記憶装置の製造方法の一例を説
明するための断面図

【図１４】従来の半導体記憶装置の製造方法の他の例を
説明するための断面図

【図１５】図１４のＡ−Ａ’における断面図

【図１６】従来の半導体記憶装置の要部の構造の一例を
説明するための断面斜視図

【符号の説明】

１ Ｐ型半導体基板 ２ 酸化シリコン膜 ３ Ｎ型拡散層 ４ 酸化シリコン膜 ５ リンドープドポリシリコン膜 ６ 酸化シリコン膜 ７ 酸化シリコン膜 ８ リンドープドポリシリコン膜 ９ 酸化シリコン膜 １０ 酸化シリコン膜 １１ 酸化シリコン膜 １２ 酸化シリコン膜 １３ リンドープドポリシリコン膜 １５ 酸化シリコン膜 ２１ 半導体基板 ２３ 絶縁膜 ２４ 絶縁膜 ２５ 絶縁膜 ２６ フローティングゲート電極 ２７ 絶縁膜 ２８ コントロール電極 ２９ 絶縁膜 ３０ 絶縁膜 ３１ 絶縁膜 ３２ 消去ゲート電極 ３３ ゲート電極 ３４ 絶縁膜 ４０ 絶縁膜 ５０ 埋め込み拡散層

Claims (6)

【特許請求の範囲】
1. 【請求項１】 一導電型の半導体基板内に素子分離絶縁
   膜を埋め込んで形成された素子分離領域と、前記素子分
   離領域によって分離形成された活性領域と、前記活性領
   域中の第一の所定領域に形成された前記半導体基板と反
   対導電型のソース領域およびドレイン領域と、前記活性
   領域表面の第二の所定領域に形成された第一の絶縁膜
   と、前記第一の絶縁膜上に形成されたフローティングゲ
   ート電極と、前記フローティングゲート電極上に形成さ
   れた第二の絶縁膜と、前記第二の絶縁膜上に形成された
   コントロールゲート電極と、前記フローティングゲート
   電極の側面に形成されたトンネリング媒体として機能す
   る第三の絶縁膜と、前記第三の絶縁膜表面に当該第三の
   絶縁膜を介して前記フローティングゲート電極と対向す
   るように形成された消去ゲート電極とを備えた半導体記
   憶装置において、 前記素子分離領域と前記ソース領域および前記ドレイン
   領域とが交差する領域では、前記素子分離領域が形成さ
   れず、前記ソース領域およびドレイン領域が形成されて
   いることを特徴とする半導体記憶装置。
2. 【請求項２】 前記素子分離領域は、所定間隔で並行す
   る溝状をなして配置され、前記ソース領域およびドレイ
   ン領域は、前記素子分離領域と直交する方向に延在して
   配置されていることを特徴とする請求項１記載の半導体
   記憶装置。
3. 【請求項３】 前記素子分離領域と前記ソース領域およ
   び前記ドレイン領域とが交差する領域上に、第四の絶縁
   膜がさらに形成されていることを特徴とする請求項１記
   載の半導体記憶装置。
4. 【請求項４】 一導電型の半導体基板内に溝を掘って素
   子分離領域を形成する工程と、前記溝の内部に素子分離
   絶縁膜を埋め込む工程と、前記素子分離領域によって分
   離形成された活性領域中の第１の所定領域に前記半導体
   基板と反対導電型のソース領域およびドレイン領域を形
   成する工程と、前記活性領域表面の第二の所定領域に第
   一の絶縁膜を形成する工程と、前記第一の絶縁膜上にフ
   ローティングゲート電極を形成する工程と、前記フロー
   ティングゲート電極上に第二の絶縁膜を形成する工程
   と、前記第二の絶縁膜上にコントロールゲート電極を形
   成する工程と、前記フローティングゲート電極の側面に
   トンネリング媒体として機能する第三の絶縁膜を形成す
   る工程と、前記第三の絶縁膜表面に当該第三の絶縁膜を
   介して前記フローティングゲート電極と対向するように
   消去ゲート電極を形成する工程とを有する半導体記憶装
   置の製造方法において、 前記素子分離領域と前記ソース領域および前記ドレイン
   領域とが交差する領域では、前記素子分離領域を形成せ
   ず、前記ソース領域およびドレイン領域を形成すること
   を特徴とする半導体記憶装置の製造方法。
5. 【請求項５】 前記素子分離領域を、所定間隔で並行す
   る溝状をなすように配置し、前記ソース領域およびドレ
   イン領域を、前記素子分離領域と直交する方向に延在す
   るように配置することを特徴とする請求項４記載の半導
   体記憶装置の製造方法。
6. 【請求項６】 前記素子分離領域と前記ソース領域およ
   び前記ドレイン領域とが交差する領域上に、第四の絶縁
   膜をさらに形成することを特徴とする請求項３記載の半
   導体記憶装置の製造方法。