JP2007288137A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】新規ＳＴＩ構造を有する半導体装置の提供。
【解決手段】本発明に係る半導体装置は、トレンチ５を有する基板１と、そのトレンチ５内に形成された素子分離構造４０とを備える。その素子分離構造４０は、界面酸化膜２０を介して基板１の表面上に形成されたシリコン酸窒化膜（ＳｉＯＮ膜）１０と、シリコン酸窒化膜１０上に形成された埋設絶縁膜３０とを有する。
【選択図】図８

Description

本発明は、半導体装置及びその製造方法に関する。特に、本発明は、ＳＴＩ（Shallow Trench Isolation）構造を有する半導体装置及びその製造方法に関する。

ＤＲＡＭ等の半導体装置において、素子間を分離するために素子分離構造が形成される。素子分離構造として、トレンチに絶縁膜が埋め込まれたＳＴＩ構造が知られている。

図１は、従来のＳＴＩ構造を示す断面図である。図１において、シリコン基板１０１にはトレンチ１０５が設けられている。そのトレンチ１０５内には、素子分離構造としてＳＴＩ構造１４０が埋め込まれている。具体的には、トレンチ１０５内のシリコン基板１０１の表面上に、シリコン熱酸化膜１１０が形成されている。また、そのシリコン熱酸化膜１１０上に、ＣＶＤ酸化膜１２０が形成されている。つまり、トレンチ１０５の内壁はシリコン熱酸化膜１１０で覆われており、トレンチ１０５内のその他の領域はＣＶＤ酸化膜１２０で充填されている。このようなシリコン熱酸化膜１１０及びＣＶＤ酸化膜１２０によって、ＳＴＩ構造１４０が構成されている。

また、図２に示されるように、シリコン熱酸化膜１１０とＣＶＤ酸化膜１２０との間に、シリコン窒化膜（ＳｉＮ膜）１３０が形成される場合もある（例えば、特許文献１参照）。この場合、シリコン熱酸化膜１１０、シリコン窒化膜１３０、及びＣＶＤ酸化膜１２０によって、ＳＴＩ構造１４０が構成されている。

図１及び図２に示されるように、このようなＳＴＩ構造１４０によって素子間が分離され、ＳＴＩ構造１４０で囲まれるようにトランジスタの活性領域Ｒａが形成されている。ここで、その活性領域Ｒａの幅、すなわちＳＴＩ構造１４０の間隔は、“Ｗ２”で表されるとする。

以上に説明された従来のＳＴＩ構造１４０の製造方法は、次の通りである。例えば、図３〜図７は、図１に示されたＳＴＩ構造１４０の製造工程を順番に示している。

まず、図３に示されるように、シリコン基板１０１上に、シリコン熱酸化膜１０２及びシリコン窒化膜１０３が順次積層される。更に、フォトリソグラフィ技術により、所定のパターンを有するレジストマスク１０４が、シリコン窒化膜１０３上に形成される。

次に、そのレジストマスク１０４を用いたドライエッチングにより、開口部におけるシリコン窒化膜１０３及びシリコン熱酸化膜１０２が除去される。また、レジストマスク１０４も除去される。その結果、図４に示されるように、トレンチ作成用のＳｉＮマスク１０６が形成される。続いて、そのＳｉＮマスク１０６を用いることにより、シリコン基板１０１に対するドライエッチングが行われる。その結果、図４に示されるように、ＳＴＩ構造が埋め込まれる領域にトレンチ１０５が形成される。この時点で、トレンチ１０５の間隔、すなわち活性領域Ｒａに対応する領域の幅は、“Ｗ１”であるとする。

次に、図５に示されるように、熱酸化法によって、トレンチ１０５の内壁に膜厚１０ｎｍ程度のシリコン熱酸化膜１１０が形成される。この内壁の酸化は、上述のトレンチ１０５の形成のためのドライエッチング（トレンチエッチング）により発生した基板表面の損傷を修復する役割を果たしている（特許文献１参照）。その損傷の修復により、接合リーク特性が改善されると言われている。一方、この内壁の酸化によって、活性領域Ｒａの幅は、上記“Ｗ１”より狭い“Ｗ２”となる。

次に、図６に示されるように、高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）法により、トレンチ１０５の内部を完全に充填するようにＣＶＤ酸化膜１１５が堆積される。ここで、トレンチ１０５の内壁を覆う上述のシリコン酸化膜１１０は、高密度プラズマから基板表面を守る役割も果たす。

次に、図７に示されるように、余分なＣＶＤ酸化膜１１５がＣＭＰ（Chemical Mechanical Polishing）により除去され、ＳＴＩ構造のＣＶＤ酸化膜１２０が形成される。ここで、ＳｉＮマスク１０６は、ストッパとして用いられる。その後、ウェットエッチングによりＳｉＮマスク１０６及びＣＶＤ酸化膜１２０の一部が除去される。その結果、図１に示されたＳＴＩ構造１４０が完成する。

以上に示されたように、従来技術によれば、トレンチ１０５の内壁の直接的な熱酸化により、その内壁を覆うシリコン熱酸化膜１１０が形成される。その結果、トレンチエッチングに起因する基板表面のダメージが修復され、また、ＨＤＰ−ＣＶＤ工程において基板表面が保護される。これにより、接合リーク特性の劣化が防止されている。

特開２００５−３２２８５９号公報

本願発明者は、次の点に着目した。すなわち、上述のトレンチ内壁の熱酸化によって、活性領域Ｒａの幅がＷ１からＷ２に減少してしまう。言い換えれば、上記熱酸化工程は、ＳＴＩ構造を膨張させ、トランジスタが形成される活性領域Ｒａを縮小させてしまう。この活性領域Ｒａの縮小は、トランジスタのパフォーマンスの減少を招く。例えばＤＲＡＭの場合、メモリセルトランジスタのパフォーマンスの減少により、メモリセルに対する書き込み特性が劣化する。特に最近、デバイスの微細化が進んでおり、活性領域Ｒａのサイズもより小さくなるように設計されている。熱酸化工程によって活性領域Ｒａが更に縮小されることは、トランジスタのパフォーマンスに深刻な影響を与える。

本発明の目的は、新規のＳＴＩ構造及びその製造方法を提供することにある。

本発明の他の目的は、トランジスタが形成される活性領域を縮小させることのないＳＴＩ構造及びその製造方法を提供することにある。

本発明の更に他の目的は、リーク特性の劣化を防止することができるＳＴＩ構造及びその製造方法を提供することにある。

本発明の更に他の目的は、リーク特性の劣化を防止しつつ、トランジスタのパフォーマンスを向上させることができるＳＴＩ構造及びその製造方法を提供することにある。

本発明の更に他の目的は、リーク特性及びパフォーマンスが向上した半導体装置及びその製造方法を提供することにある。

本発明の更に他の目的は、ＤＲＡＭのリフレッシュ特性及び書き込み特性を向上させることができる技術を提供することにある。

以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の第１の観点において、半導体装置が提供される。その半導体装置は、トレンチ（５）を有する基板（１）と、そのトレンチ（５）内に形成された素子分離構造（４０）とを備える。その素子分離構造（４０）は、界面酸化膜（２０）を介して基板（１）の表面上に形成されたシリコン酸窒化膜（１０）と、シリコン酸窒化膜（１０）上に形成された埋設絶縁膜（３０）とを有する。

上記シリコン酸窒化膜（１０）の屈折率は、１．６〜１．９であることが好適である。また、上記界面酸化膜（２０）は従来形成されていた熱酸化膜（１１０）と異なっており、その膜厚は１ｎｍ以下である。また、上記埋設絶縁膜（３０）は、ＣＶＤ法によって形成されるＣＶＤ酸化膜である。

本発明に係る半導体装置において、トレンチ（５）の上部コーナー及び下部コーナーにラウンディング部（ＲＴ，ＲＢ）が設けられていてもよい。

本発明に係る半導体装置は、ＤＲＡＭ（５０）であってもよい。その場合、半導体装置は、上記素子分離構造（４０）で囲まれた活性領域（Ｒａ）の基板上に形成されたＭＯＳトランジスタと、そのＭＯＳトランジスタのソース又はドレインに接続されたキャパシタ（６１）とを更に備える。

本発明の第２の観点において、半導体装置の製造方法が提供される。その製造方法は、（Ａ）エッチングにより基板（１）にトレンチ（５）を形成する工程と、（Ｂ）そのトレンチ（５）内に素子分離構造（４０）を形成する工程とを有する。上記（Ｂ）工程は、（Ｂ１）トレンチ（５）内の基板表面上にシリコン酸窒化膜（１０）を形成する工程と、（Ｂ２）上記（Ｂ１）工程後に、酸化雰囲気でアニーリングを行う工程とを含む。

シリコン酸窒化膜（１０）は酸素を透過させる性質を有しているため、上記（Ｂ２）工程により、基板（１）とシリコン酸窒化膜（１０）との界面に、膜厚１ｎｍ以下の薄い界面酸化膜（２０）が形成される。この界面酸化膜（２０）は、リーク電流特性の劣化を防止する役割を果たす。それは、次の理由による。一般的に、シリコン窒化膜（ＳｉＮ膜）やシリコン酸窒化膜（ＳｉＯＮ膜）がシリコン基板と直接接すると、界面にトラップや界面準位が形成される。これらトラップや界面準位は、リーク電流特性を劣化させる。本発明によれば、シリコン酸窒化膜（１０）が基板（１）上に一旦形成されるものの、そのシリコン酸窒化膜（１０）の酸素透過性を利用した上記（Ｂ２）工程によって、界面に薄い界面酸化膜（２０）が形成される。これにより、特異なトラップや界面準位が界面に形成されることが防止される。すなわち、リーク電流特性の劣化が防止される。

また、上述の界面酸化膜（２０）の形成にあたり、従来行われていたトレンチ（５）の内壁に対する直接的な熱酸化工程が省略されている。その代わりに、トレンチ（５）の内壁にはシリコン酸窒化膜（１０）が形成され、そのシリコン酸窒化膜（１０）の酸素透過性を利用した上記（Ｂ２）工程によって、界面に薄い界面酸化膜（２０）が形成される。従来の内壁熱酸化工程が省略されるため、トランジスタが形成される活性領域（Ｒａ）は縮小されない。従って、従来技術と比較して、トランジスタのパフォーマンスが向上する。特に、ＤＲＡＭ（５０）の場合、メモリセルトランジスタのパフォーマンスの劣化が防止され、メモリセルに対する書き込み特性が向上する。

更に、本発明に係る製造方法は、（Ｃ）上記（Ａ），（Ｂ）工程の間に、Ｈ_２雰囲気でアニーリングを行う工程を有してもよい。これにより、上記（Ａ）工程におけるトレンチエッチングに起因する基板表面の損傷が修復される。その損傷の修復により、接合リーク特性が改善される。このように、トレンチ（５）の内壁に対する直接的な熱酸化工程が省略されても、トレンチエッチングによる損傷は除去され、優れたリーク特性は維持される。

また、上記（Ｃ）工程は、トレンチ（５）の上部コーナー及び下部コーナーを丸める効果も有する。すなわち、上記（Ｃ）工程により、トレンチ（５）の上部コーナー及び下部コーナーにラウンディング部（ＲＴ，ＲＢ）が形成される。半導体装置の製造過程において、トレンチ（５）の上部コーナー及び下部コーナーには、様々な応力が加わり、結晶欠陥が発生しやすい。トレンチ（５）の上部コーナー及び下部コーナーを丸めることによって、それらコーナーに対する応力が緩和され、結晶欠陥の発生が抑制される。これにより、半導体装置の特性が向上する。上記（Ｃ）工程は、トレンチエッチングによるダメージの除去、及び、ラウンディング部（ＲＴ，ＲＢ）の形成、の２つの役割を果たしていると言える。

また、本発明において、上記（Ａ）工程は、（Ａ１）基板（１）上にトレンチ（５）のパターンを有するマスク（６）を形成する工程と、（Ａ２）そのマスク（６）を用いたドライエッチングによりトレンチ（５）を形成する工程とを含む。この場合、上記（Ｃ）工程は、（Ｃ１）等方的エッチングによりそのマスク（６）の一部を除去する工程と、（Ｃ２）Ｈ_２雰囲気でアニーリングを行う工程とを含む。上記（Ｃ１）工程により、トレンチ（５）を形成するために使用されたマスク（６）の端部が、トレンチ（５）の上部コーナーから後退する。その結果、続く（Ｃ２）工程において、その上部コーナーにラウンディング部（ＲＴ）を形成し易くなる。

以上に説明されたように、本発明によれば、新規のＳＴＩ構造及びその製造方法が提供される。そのＳＴＩ構造及び製造方法によれば、トランジスタが形成される活性領域は縮小されず、また、リーク特性の劣化も防止される。従って、そのＳＴＩ構造を有する半導体装置において、リーク特性の劣化の防止とパフォーマンスの向上との両立が実現される。特に、ＤＲＡＭの場合、リフレッシュ特性及び書き込み特性が向上する。

添付図面を参照して、本発明に係るＳＴＩ構造、そのＳＴＩ構造を有する半導体装置、及びその半導体装置の製造方法を説明する。

１．第１の実施の形態
１−１．構造
図８は、本発明の第１の実施の形態に係るＳＴＩ構造を示す断面図である。シリコン基板１には、複数のトレンチ５が略平行に設けられている。各トレンチ１０５内には、素子分離構造としてＳＴＩ構造４０が形成されている。

具体的には、トレンチ５内のシリコン基板１の表面上に、薄い界面酸化膜２０を介してシリコン酸窒化膜（ＳｉＯＮ膜）１０が形成されている。また、そのシリコン酸窒化膜１０上に、埋設絶縁膜３０が形成されている。つまり、シリコン酸窒化膜１０は、トレンチ５の内壁を覆うように形成されており、そのシリコン酸窒化膜１０とシリコン基板１との間の界面には、薄い界面酸化膜２０が設けられている。そして、トレンチ５内のその他の領域には、埋設絶縁膜３０が埋め込まれている。これら界面酸化膜２０、シリコン酸窒化膜１０、及び埋設絶縁膜３０によって、ＳＴＩ構造４０が構成されている。このようなＳＴＩ構造４０によって素子間が分離され、ＳＴＩ構造４０で囲まれるようにトランジスタの活性領域Ｒａが形成されている。ここで、その活性領域Ｒａの幅、すなわちＳＴＩ構造４０の間隔は、“Ｗ２”で表されるとする。

本実施の形態に係るＳＴＩ構造４０は、従来の熱酸化膜１１０（図１参照）を有していない。すなわち、トレンチの内壁に対する直接的な熱酸化により形成されていた膜厚１０ｎｍ程度の熱酸化膜は、本実施の形態においては形成されていない。その代わり、トレンチ５の内壁上には、界面酸化膜２０を介してシリコン酸窒化膜１０が形成されている。その界面酸化膜２０は、後述される方法で形成される薄い酸化膜である。界面酸化膜２０は極めて薄く、その膜厚は１ｎｍ以下である。また、後述されるように、シリコン酸窒化膜１０の屈折率は、１．６〜１．９の範囲に設定されている。また、埋設絶縁膜３０としては、ＣＶＤ法により形成されるＣＶＤ酸化膜が例示される。

更に、図８に示されるように、トレンチ５の上部コーナー及び下部コーナーには、それぞれ丸形状のラウンディング部ＲＴ及びＲＢが形成されている。後述されるように、これらラウンディング部ＲＴ、ＲＢは、トレンチ５の上部コーナー及び下部コーナーを積極的に丸めることによって形成される。

１−２．製造方法
次に、図９〜図１４を参照して、本実施の形態に係るＳＴＩ構造４０の製造方法を説明する。

まず、図９に示されるように、シリコン基板１上に、シリコン熱酸化膜２が形成される。このシリコン熱酸化膜２は、ランプ装置や炉内にて７５０℃〜１１００℃程度の温度で熱処理を行うことによって形成される。続いて、ＣＶＤ法により、シリコン熱酸化膜２上にシリコン窒化膜（ＳｉＮ膜）３が堆積される。更に、全面にレジストが塗布された後、フォトリソグラフィ技術により、所定のパターンを有するレジストマスク４が、シリコン窒化膜３上に形成される。その所定のパターンは、トレンチが形成される領域において開口している。

次に、そのレジストマスク４を用いたドライエッチングにより、開口部におけるシリコン窒化膜３及びシリコン熱酸化膜２が除去される。また、レジストマスク４も除去される。その結果、図１０に示されるように、トレンチ作成用のマスク６（以下、ＳｉＮマスクと参照される）が形成される。このＳｉＮマスク６は、作成されるトレンチのパターンを有している。続いて、そのＳｉＮマスク６を用いることにより、シリコン基板１に対するドライエッチングが行われる（以下、「トレンチエッチング」と参照される）。その結果、図１０に示されるように、ＳＴＩ構造が埋め込まれる領域にトレンチ５が形成される。この時点で、トレンチ５の間隔、すなわち活性領域Ｒａに対応する領域の幅は、“Ｗ１”であるとする。

次に、硫酸や塩酸系の洗浄液を用いた酸洗浄、及びアンモニア系の洗浄液を用いたアルカリ洗浄が実施される。続いて、燐酸液や有機系液を用いることにより、上記ＳｉＮマスク６に対する等方的エッチングが行われる。その結果、図１１に示されるように、ＳｉＮマスク６の一部が除去され、そのＳｉＮマスク６の端部が、トレンチ５の上部コーナーから後退する（プルバック工程）。等方的エッチング後のＳｉＮマスク６’は、元のＳｉＮマスク６より幅ｌほど縮小されている。その後更に、ＨＦ系の洗浄液を用いたウェット洗浄が実施され、自然酸化膜が除去される。

次に、Ｈ_２雰囲気でアニーリングが行われる。温度は、８００〜９００℃の範囲に設定される。このようなＨ_２雰囲気でのアニーリング処理によって、上記トレンチエッチングに起因する基板表面の損傷が修復される。その損傷の修復により、接合リーク特性が改善される。

更に、このＨ_２雰囲気でのアニーリングによって、シリコンのマイグレーションが起こり、トレンチ５の上部コーナー及び下部コーナーが丸められる。すなわち、このアニーリングによって、図１１に示されるように、トレンチ５の上部コーナー及び下部コーナーに、それぞれ丸形状のラウンディング部ＲＴ及びＲＢが形成される。ラウンディング部ＲＴ，ＲＢによる効果は、次の通りである。すなわち、半導体装置の製造過程において、トレンチ５の上部コーナー及び下部コーナーには、様々な応力が加わり、結晶欠陥が発生しやすい。トレンチ５の上部コーナー及び下部コーナーを丸めることによって、それらコーナーに対する応力が緩和され、結晶欠陥の発生が抑制される。これにより、半導体装置の特性が向上する。

本実施の形態において、Ｈ_２雰囲気でのアニーリング処理は、（１）トレンチエッチングによるダメージの除去、（２）ラウンディング部ＲＴ，ＲＢの形成、の２つの役割を１工程で果たしていると言える。また、上述のプルバック工程は、上部コーナーへのラウンディング部ＲＴの形成を容易にするために行われている。

次に、酸及びアンモニア系の洗浄、さらにＨＦ系の洗浄が行われる。続いて、図１２に示されるように、ＣＶＤ法によって、シリコン酸窒化膜（ＳｉＯＮ膜）１０が全面に堆積される。つまり、トレンチ５の内壁に対して直接的な熱酸化処理は行われず、トレンチ５内の基板表面上にはシリコン酸窒化膜１０が形成される。尚、シリコン酸窒化膜１０の堆積において、ＳｉＨ_４、ＮＨ_３、Ｎ_２Ｏ、ＮＯ等の材料ガスの混合比を適宜変化させることにより、形成されるシリコン酸窒化膜１０中のＯ／Ｎ比を調整することができる。後に示されるように、形成されるシリコン酸窒化膜１０の屈折率は、１．６〜１．９の範囲となるように制御されると好適である。尚、ＳｉＨ_４に変えて、ジシラン（Ｓｉ_２Ｈ_６）、ジクロロシラン（ＳｉＨ_２Ｃｌ_２）などを用いることもできる。

次に、図１３に示されるように、ＣＶＤ法によって、シリコン酸窒化膜１０の上にＣＶＤ酸化膜１５が堆積される。このＣＶＤ酸化膜１５（埋設絶縁膜）は、トレンチ５の内部を完全に充填するように形成される。採用されるＣＶＤ法は、高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）法、減圧ＣＶＤ法、常圧ＣＶＤ法のいずれであってもよい。トレンチ５の内壁を覆う上述のシリコン酸窒化膜１０は、ＣＶＤにおけるプラズマから基板表面を守る役割も果たす。

ここで、シリコン酸窒化膜１０は、微量の酸素（Ｏ）を透過させる性質を有している。より詳細には、シリコン酸窒化膜１０は、屈折率を制御することにより、数％〜数十％の酸素（Ｏ）を透過させる性質を有するようになる。本実施の形態によれば、このシリコン酸窒化膜１０の性質が、ＳＴＩ構造の形成に応用される。

具体的には、上述のシリコン酸窒化膜１０が形成された後、あるいは、上述のＣＶＤ酸化膜１５が形成された後、酸化雰囲気でのアニーリングが行われる。例えば、Ｈ_２／Ｏ_２雰囲気において、７００〜８００℃程度の温度でアニーリングが行われる。あるいは、Ｎ_２／Ｏ_２雰囲気において、１１００〜１１５０℃程度の温度でアニーリングが行われる。その結果、微量の酸素がシリコン酸窒化膜１０を透過し、図１３に示されるように、シリコン酸窒化膜１０とシリコン基板１との間の界面に、従来の熱酸化膜１１０とは異なる界面酸化膜２０が形成される。この界面酸化膜２０は極めて薄く、その膜厚は１ｎｍ以下である。従って、ＳＴＩ構造の間隔Ｗ２、すなわち、活性領域Ｒａの幅Ｗ２は、図１０における幅Ｗ１とほとんど同じである。

本工程で形成される界面酸化膜２０は、リーク電流特性の劣化を防止する役割を果たす。それは、次の理由による。一般的に、シリコン窒化膜（ＳｉＮ膜）やシリコン酸窒化膜（ＳｉＯＮ膜）がシリコン基板と直接接すると、界面にトラップや界面準位が形成される。これらトラップや界面準位は、リーク電流特性を劣化させる。本実施の形態によれば、シリコン酸窒化膜１０がシリコン基板１上に一旦形成されるものの、そのシリコン酸窒化膜１０の酸素透過性を利用した本工程によって、界面に薄い界面酸化膜２０が形成される。これにより、特異なトラップや界面準位が界面に形成されることが防止される。すなわち、リーク電流特性の劣化が防止される。

シリコン酸窒化膜１０の酸素透過性は、その屈折率を調整することにより制御可能である。数％〜数十％の酸素（Ｏ）を透過させるためには、シリコン酸窒化膜１０の屈折率を１．６〜１．９の範囲に設定すればよい。従って、既出の図１２に示された工程において、シリコン酸窒化膜１０は、屈折率が１．６〜１．９になるように形成されると好適である。尚、数％の酸素透過率は、シリコン酸窒化膜１０の屈折率が１．９の場合に相当し、数十％の酸素透過率は、同じく屈折率が１．６の場合に相当する。より大きな屈折率は、Ｎ含有量が多く、シリコン窒化膜（屈折率２．１）に近いことを意味しており、酸素透過率は小さくなる。また、より小さな屈折率は、Ｎ含有量が少なく、シリコン酸化膜（屈折率１．４）に近いことを意味しており、酸素透過率は大きくなる。

次に、図１４に示されるように、余分なＣＶＤ酸化膜１５がＣＭＰ（Chemical Mechanical Polishing）により除去され、ＳＴＩ構造のＣＶＤ酸化膜３０が形成される。ここで、ＳｉＮマスク６’は、ストッパとして用いられる。その後、燐酸液を用いたウェットエッチングにより、ＳｉＮマスク６’及びシリコン酸窒化膜１０の一部が除去される。更に、ＨＦ溶液により、ＣＶＤ酸化膜３０の一部が除去される。その結果、図８に示された新規のＳＴＩ構造４０が完成する。

１−３．効果
以上に説明されたように、本実施の形態によれば、トレンチ５の内壁に対する従来の直接的な熱酸化処理は行われない。その代わりに、トレンチ５の内壁にはシリコン酸窒化膜１０が形成され、そのシリコン酸窒化膜１０の酸素透過性を利用したプロセスによって、界面に薄い界面酸化膜２０が形成される。この薄い界面酸化膜２０が、リーク電流特性の劣化を防止する役割を果たす。また、従来の内壁熱酸化工程が省略されるため、トランジスタが形成される活性領域Ｒａは縮小されない。従って、従来技術と比較して、トランジスタのパフォーマンスが向上する。すなわち、本実施の形態のＳＴＩ構造４０を有する半導体装置によれば、リーク特性の劣化の防止とパフォーマンスの向上との両立が実現される。

更に、本実施の形態によれば、トレンチエッチングの直後に、Ｈ_２雰囲気でアニーリングが行われる。このＨ_２雰囲気でのアニーリングにより、トレンチエッチングに起因する基板表面の損傷が修復される。その損傷の修復により、接合リーク特性が改善される。このように、トレンチ５の内壁に対する直接的な熱酸化処理が省略されても、トレンチエッチングによるダメージは除去される。従って、優れたリーク特性は維持される。

また、このＨ_２雰囲気でのアニーリングの結果、トレンチ５の上部コーナー及び下部コーナーに、それぞれ丸形状のラウンディング部ＲＴ，ＲＢが形成される。ラウンディング部ＲＴ，ＲＢによって、それらコーナーに対する応力が緩和され、結晶欠陥の発生が抑制される。本実施の形態において、Ｈ_２雰囲気でのアニーリング処理は、（１）トレンチエッチングによるダメージの除去、（２）ラウンディング部ＲＴ，ＲＢの形成、の２つの役割を１工程で果たしていると言える。

２．第２の実施の形態
本発明の第２の実施の形態において、上述のＳＴＩ構造４０がＤＲＡＭに適用される。この場合、ＳＴＩ構造４０で囲まれた活性領域Ｒａには、メモリセルトランジスタが形成される。また、そのメモリセルトランジスタ（ＭＯＳトランジスタ）のソース又はドレインに接続されるようにキャパシタが形成される。

図１５は、本実施の形態に係るＤＲＡＭ５０の構造の一例を示している。図１５において、シリコン基板１には、上述のＳＴＩ構造４０が形成されている。また、活性領域Ｒａにおけるシリコン基板１上には、ゲート絶縁膜５１を介してゲート電極５２が形成されている。ゲート電極５２は、例えばポリメタルゲートである。そのゲート電極５２の両側には、サイドウォール５３が形成されている。サイドウォール５３は、例えばシリコン窒化膜により形成されている。また、ゲート電極５２の上にはシリコン窒化膜５４が形成されている。

また、メモリセルトランジスタのソース／ドレイン拡散層（基板コンタクト領域）につながる選択エピ層５５が形成されている。選択エピ層５５上には、コンタクトプラグとしてのポリシリコン膜５６が形成されている。一方のポリシリコン膜５６には、ビット線５７が接続されている。そのビット線５７は、Ｗ／ＴｉＮ／Ｔｉなどで形成されたメタルビット線である。

更に、そのビット線５７を覆うように、層間絶縁膜５８、５９が形成されている。その層間絶縁膜５８、５９を貫通し、他方のポリシリコン膜５６につながるように、プラグ６０が形成されている。そのプラグ６０は、ＴｉＮ／Ｔｉなどで形成されている。更に、そのプラグ６０に接続されるように、円筒状のキャパシタ下部電極６１が形成されている。キャパシタ下部電極６１は、ポリシリコン膜やＴｉＮ、Ｗ、Ｒｕなどのメタル膜によって形成されている。

上述の通り、本発明に係るＳＴＩ構造４０によれば、リーク特性の劣化が防止される。従って、そのＳＴＩ構造４０が適用されたＤＲＡＭ５０によれば、優れたリフレッシュ特性が維持される。また、本発明に係るＳＴＩ構造４０によれば、活性領域Ｒａが縮小されない。従って、そのＳＴＩ構造４０が適用されたＤＲＡＭ５０によれば、メモリセルトランジスタのパフォーマンスが向上し、メモリセルに対する書き込み特性が向上する。ＤＲＡＭメモリセルが微細化されても、メモリセルトランジスタの高パフォーマンス特性が維持される。

図１は、従来のＳＴＩ構造を示す断面図である。 図２は、他の従来のＳＴＩ構造を示す断面図である。 図３は、従来のＳＴＩ構造の製造工程を示す断面図である。 図４は、従来のＳＴＩ構造の製造工程を示す断面図である。 図５は、従来のＳＴＩ構造の製造工程を示す断面図である。 図６は、従来のＳＴＩ構造の製造工程を示す断面図である。 図７は、従来のＳＴＩ構造の製造工程を示す断面図である。 図８は、本発明の第１の実施の形態に係るＳＴＩ構造を示す断面図である。 図９は、第１の実施の形態に係るＳＴＩ構造の製造工程を示す断面図である。 図１０は、第１の実施の形態に係るＳＴＩ構造の製造工程を示す断面図である。 図１１は、第１の実施の形態に係るＳＴＩ構造の製造工程を示す断面図である。 図１２は、第１の実施の形態に係るＳＴＩ構造の製造工程を示す断面図である。 図１３は、第１の実施の形態に係るＳＴＩ構造の製造工程を示す断面図である。 図１４は、第１の実施の形態に係るＳＴＩ構造の製造工程を示す断面図である。 図１５は、本発明の第２の実施の形態に係る半導体装置の構造を示す断面図である。

符号の説明

１ シリコン基板
２ シリコン熱酸化膜
３ シリコン窒化膜
４ レジストマスク
５ トレンチ
６，６’ ＳｉＮマスク
１０ シリコン酸窒化膜（ＳｉＯＮ膜）
１５ ＣＶＤ酸化膜
２０ 界面酸化膜
３０ ＣＶＤ酸化膜
４０ ＳＴＩ構造
５０ ＤＲＡＭ
５１ ゲート絶縁膜
５２ ゲート電極
５３ サイドウォール
５４ シリコン窒化膜
５５ 選択エピ層
５６ ポリシリコン膜
５７ ビット線
５８ 層間絶縁膜
５９ 層間絶縁膜
６０ プラグ
６１ キャパシタ下部電極
ＲＴ，ＲＢ ラウンディング部
Ｒａ 活性領域

Claims (11)

1. トレンチを有する基板と、
   前記トレンチ内に形成された素子分離構造と
   を備え、
   前記素子分離構造は、
   界面酸化膜を介して前記基板表面上に形成されたシリコン酸窒化膜と、
   前記シリコン酸窒化膜上に形成された埋設絶縁膜と
   を有する
   半導体装置。
2. 請求項１に記載の半導体装置であって、
   前記トレンチの上部コーナー及び下部コーナーにはラウンディング部が設けられた
   半導体装置。
3. 請求項１又は２に記載の半導体装置であって、
   前記シリコン酸窒化膜の屈折率は、１．６〜１．９である
   半導体装置。
4. 請求項１乃至３のいずれかに記載の半導体装置であって、
   前記界面酸化膜の膜厚は、１ｎｍ以下である
   半導体装置。
5. 請求項１乃至４のいずれかに記載の半導体装置であって、
   前記埋設絶縁膜は、ＣＶＤ酸化膜である
   半導体装置。
6. 請求項１乃至５のいずれかに記載の半導体装置であって、
   更に、
   前記素子分離構造で囲まれた活性領域に形成されたＭＯＳトランジスタと、
   前記ＭＯＳトランジスタのソース又はドレインに接続されたキャパシタと
   を備える
   半導体装置。
7. （Ａ）エッチングにより基板にトレンチを形成する工程と、
   （Ｂ）前記トレンチ内に素子分離構造を形成する工程と
   を有し、
   前記（Ｂ）工程は、
   （Ｂ１）前記トレンチ内の前記基板表面上にシリコン酸窒化膜を形成する工程と、
   （Ｂ２）前記（Ｂ１）工程後に、酸化雰囲気でアニーリングを行う工程と
   を含む
   半導体装置の製造方法。
8. 請求項７に記載の半導体装置の製造方法であって、
   前記（Ｂ）工程は、更に、
   （Ｂ３）前記（Ｂ２）工程の前あるいは後に、前記シリコン酸窒化膜上に埋設絶縁膜を形成する工程を含む
   半導体装置の製造方法。
9. 請求項７又は８に記載の半導体装置の製造方法であって、
   前記シリコン酸窒化膜の屈折率は、１．６〜１．９である
   半導体装置の製造方法。
10. 請求項７乃至９のいずれかに記載の半導体装置の製造方法であって、
    （Ｃ）前記（Ａ）工程と前記（Ｂ）工程の間に、Ｈ_２雰囲気でアニーリングを行う工程を更に有する
    半導体装置の製造方法。
11. 請求項１０に記載の半導体装置の製造方法であって、
    前記（Ａ）工程は、
    （Ａ１）前記基板上に前記トレンチのパターンを有するマスクを形成する工程と、
    （Ａ２）前記マスクを用いたドライエッチングにより前記トレンチを形成する工程と
    を含み、
    前記（Ｃ）工程は、
    （Ｃ１）等方的エッチングにより前記マスクの一部を除去する工程と、
    （Ｃ２）前記Ｈ_２雰囲気でアニーリングを行う工程と
    を含む
    半導体装置の製造方法。

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