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JP2003017595A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2003017595A
JP2003017595A JP2001198571A JP2001198571A JP2003017595A JP 2003017595 A JP2003017595 A JP 2003017595A JP 2001198571 A JP2001198571 A JP 2001198571A JP 2001198571 A JP2001198571 A JP 2001198571A JP 2003017595 A JP2003017595 A JP 2003017595A
Authority
JP
Japan
Prior art keywords
gate electrode
substrate
semiconductor substrate
trench
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001198571A
Other languages
English (en)
Inventor
Sunao Iguchi
口 直 井
Hiroaki Tsunoda
田 弘 昭 角
Koichi Matsuno
野 光 一 松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2001198571A priority Critical patent/JP2003017595A/ja
Priority to US10/180,463 priority patent/US20030001227A1/en
Priority to CNB021275696A priority patent/CN1215534C/zh
Priority to CNB2004100818558A priority patent/CN100352010C/zh
Priority to KR10-2002-0036887A priority patent/KR100508361B1/ko
Publication of JP2003017595A publication Critical patent/JP2003017595A/ja
Priority to US10/839,140 priority patent/US7095093B2/en
Priority to KR10-2004-0057531A priority patent/KR100508609B1/ko
Priority to US11/477,382 priority patent/US20060244098A1/en
Pending legal-status Critical Current

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    • H10W10/00—
    • H10D64/01326—
    • H10D64/01354—
    • H10W10/01—
    • H10W10/014—
    • H10W10/0145—
    • H10W10/17—

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Element Separation (AREA)

Abstract

(57)【要約】 【課題】 応力および電界が半導体基板や非晶質シリコ
ン膜の端部に集中せず、電子トラップが比較的少なく、
ゲート耐圧が比較的高い半導体装置を提供する。 【解決手段】 本発明による半導体装置は、素子が形成
される基板表面１２を有する半導体基板１０と、半導体
基板と電気的に絶縁され、基板表面１２と対向する対向
面３２を有するゲート電極３０と、ゲート電極を貫通し
て半導体基板にまで到達するように形成されたトレンチ
６０とを備え、半導体基板のうちトレンチの側面の一部
分を構成する基板側面１４と基板表面との間にある境界
部１５、およびゲート電極のうちトレンチの側面の一部
分を構成するゲート側面３４と対向面との間にある境界
部３５が、30Å以上の曲率半径を有する曲面形状をなし
ている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、特に、STIによって素子分離されている半導体装置
に関する。
【０００２】
【従来の技術】従来から、半導体装置を微小化するため
に、選択酸化法によって素子分離をする方法に代えて、
STI（Shallow Trench Isolation）によって素子分離を
する方法が用いられている。STIは、トレンチを設ける
ことによって半導体装置のうち素子を形成する素子領域
を他の領域から電気的に絶縁する。即ち、STIにおいて
は、 選択酸化法に代えてトレンチが素子分離領域に形
成される。
【０００３】図８は、従来のSTIを有する半導体装置７
００の製造途中における拡大断面図である。半導体基板
１０の基板表面上にゲート絶縁膜２０が形成されてい
る。ゲート絶縁膜２０上には非晶質シリコン膜により形
成されているゲート電極３０が形成されている。ゲート
電極３０上にはシリコン窒化膜４０が堆積されている。
シリコン窒化膜４０上にはシリコン酸化膜５０が堆積さ
れている。
【０００４】シリコン窒化膜４０およびシリコン酸化膜
５０がフォト・リソグラフィを利用して所定のパターン
にエッチングされる。次に、シリコン酸化膜５０をマス
クとして、ゲート電極３０、ゲート絶縁膜２０および半
導体基板１０がエッチングされる。このエッチングによ
って、半導体基板１０に到達するトレンチ６０が形成さ
れる。
【０００５】続いて、トレンチ６０の側面部分および底
面部分がRTO(Rapid Thermal Oxidation)によって酸素Ｏ
２雰囲気中、1000℃で酸化される。図８には、RTOを処
理した後のトレンチ６０およびその周辺の拡大断面図が
示されている。
【０００６】トレンチ６０の側面および底面にはRTOに
よってシリコン酸化膜７０が形成されている。シリコン
酸化膜７０によって、半導体基板１０等が保護される。
【０００７】
【発明が解決しようとする課題】一般に、非晶質シリコ
ンに比較して、半導体基板として使用されるシリコン単
結晶への酸化種の拡散係数は小さい。
【０００８】従って、RTOによる酸化工程において、シ
リコン単結晶である半導体基板１０に形成されるシリコ
ン酸化膜７０ｂの膜厚Ｔ２は、ゲート電極３０に形成さ
れるシリコン酸化膜７０ａの膜厚Ｔ１に比較して薄い。
【０００９】また、シリコン単結晶や非晶質シリコンの
うち、平坦な面の部分に比較して、面と面との境界にあ
る辺や角のような端部には、酸化が進むにつれて応力が
加わる。シリコン単結晶や非晶質シリコンのうち応力が
加わる端部には酸化種が拡散し難い。従って、シリコン
単結晶や非晶質シリコンの平坦な面は酸化され易く、一
方で、端部は酸化され難いという現象が起こる。
【００１０】図２（Ｂ）は、図８において破線円によっ
て囲まれた半導体基板１０の端部およびゲート電極３０
の端部の拡大図である。半導体基板１０の端部およびゲ
ート電極３０の端部はそれらの平坦な面に比較して酸化
され難いので、半導体基板１０の端部およびゲート電極
３０の端部により近いほど、形成される酸化膜の膜厚は
それらの平坦な面に形成される酸化膜の膜厚に比較して
薄くなる。従って、半導体基板１０の端部およびゲート
電極３０の端部は尖った形状になる（図２（Ｂ）の破線
円内を参照）。半導体基板１０やゲート電極３０の端部
が尖っているほど、より大きな応力がそれらの端部にか
かりやすく、電界がそれらの端部に集中しやすい。
【００１１】また、シリコン酸化膜７０ｂの膜厚がシリ
コン酸化膜７０ａの膜厚に比較して薄いので、半導体基
板１０の基板表面１２に対して垂直方向から見た場合
に、ゲート電極３０の端部が基板表面１２の平坦な部分
と重複する（図２（B）の一点鎖線を参照）。
【００１２】ゲート電極３０に大きな応力がかかるほ
ど、ゲート電極３０にトラップされる電子（以下、電子
トラップという）が増加する。電子トラップの増加によ
って、閾値電圧が変化する（図６参照）。
【００１３】閾値電圧の変化によって、半導体装置７０
０が正常に動作しなくなる。ゲート電極３０がメモリの
浮遊ゲート電極として使用されている場合には、読出し
／書込み可能な回数（以下、Ｒ／Ｗ回数という）が減少
してしまうという問題あった（図７参照）。
【００１４】また、半導体基板１０の基板表面１２に対
して垂直方向から見た場合に、電界が集中しやすいゲー
ト電極３０の端部が基板表面１２の平坦な部分と重複す
るので、半導体装置７００のゲート耐圧が低下してしま
うという問題があった。
【００１５】よって、本発明の目的は、応力および電界
が半導体基板や非晶質シリコン膜の端部に集中せず、電
子トラップが比較的少なく、ゲート耐圧が比較的高い半
導体装置を提供することである。
【００１６】
【課題を解決するための手段】本発明に従った実施の形
態による半導体装置は、素子が形成される基板表面を有
する半導体基板と、基板表面と対向する対向面を有し、
ゲート絶縁膜によって半導体基板と電気的に絶縁されて
いるゲート電極と、ゲート電極を貫通して半導体基板に
まで到達するように形成され、基板表面のうち素子が形
成される素子領域と他の領域とを電気的に分離するトレ
ンチとを備え、半導体基板のうちトレンチの側面の一部
分を構成する基板側面と基板表面との間にある第1の境
界部、およびゲート電極のうちトレンチの側面の一部分
を構成するゲート側面と対向面との間にある第2の境界
部が、30Å以上の曲率半径を有する曲面形状をなしてい
る。
【００１７】本発明に従った実施の形態による半導体装
置は、素子が形成される基板表面を有する半導体基板
と、基板表面と対向する対向面を有し、ゲート絶縁膜に
よって半導体基板と電気的に絶縁されているゲート電極
と、ゲート電極を貫通して半導体基板にまで到達するよ
うに形成され、基板表面のうち素子が形成される素子領
域と他の領域とを電気的に分離するトレンチとを備え、
半導体基板のうちトレンチの側面の一部分を構成する基
板側面と基板表面との間にある第1の境界部、およびゲ
ート電極のうちトレンチの側面の一部分を構成するゲー
ト側面と対向面との間にある第2の境界部が、基板表面
に対して垂直の方向から見たときに、ほぼ一致して見え
る。
【００１８】好ましくは、基板側面およびゲート側面に
形成されたそれぞれの酸化膜の膜厚がほぼ等しい。
【００１９】ゲート電極は、周囲が電気的に絶縁された
浮遊ゲート電極であってもよい。
【００２０】本発明に従った実施の形態による半導体装
置の製造方法は、半導体基板上にゲート絶縁膜を形成す
るステップと、ゲート絶縁膜上に半導体基板と電気的に
絶縁するようにゲート電極を形成するステップと、基板
表面のうち素子が形成される素子領域と他の領域とを電
気的に分離するトレンチを形成するために、ゲート電
極、ゲート酸化膜および半導体基板をエッチングするス
テップと、半導体基板のうちトレンチの側面の一部分を
構成する基板側面およびゲート電極のうちトレンチの側
面の一部分を構成するゲート側面を水素Ｈ２および酸素
Ｏ２雰囲気中において酸化するステップとを含む。
【００２１】本発明に従った他の実施の形態による半導
体装置の製造方法は、半導体基板上にゲート絶縁膜を形
成するステップと、ゲート絶縁膜上に半導体基板と電気
的に絶縁するようにゲート電極を形成するステップと、
基板表面のうち素子が形成される素子領域と他の領域と
を電気的に分離するトレンチを形成するために、ゲート
電極、ゲート酸化膜および半導体基板をエッチングする
ステップと、半導体基板のうちトレンチの側面の一部分
を構成する基板側面およびゲート電極のうちトレンチの
側面の一部分を構成するゲート側面をオゾンＯ３雰囲気
中において酸化するステップとを含む。
【００２２】
【発明の実施の形態】以下、図面を参照し、本発明によ
る実施の形態を説明する。尚、本実施の形態は本発明を
限定するものではない。
【００２３】図１（Ａ）、図１（Ｂ）および図１（Ｃ）
は、本発明に従った実施の形態によるSTIを有する半導
体装置１００のトレンチおよびその周辺の拡大断面図で
ある。半導体装置１００は図１（Ａ）、図１（Ｂ）およ
び図１（Ｃ）の順に製造される。
【００２４】まず、図１（Ａ）を参照して、半導体基板
１０の基板表面上に、例えば、約10nmの厚さのシリコン
酸化膜から成るゲート絶縁膜２０が形成されている。ゲ
ート絶縁膜２０上には、例えば、約60nmの厚さの非晶質
シリコン膜により形成されているゲート電極３０が形成
されている。ゲート電極３０上にはシリコン窒化膜４０
が堆積されている。シリコン窒化膜４０上にはシリコン
酸化膜５０が堆積されている。
【００２５】フォト・リソグラフィを利用することによ
ってシリコン窒化膜４０およびシリコン酸化膜５０が所
定のパターンにエッチングされる。次に、シリコン酸化
膜５０をマスクとしてゲート電極３０、ゲート絶縁膜２
０および半導体基板１０がエッチングされる。このエッ
チングによって、ゲート電極３０およびゲート絶縁膜２
０を貫通して半導体基板１０に到達するトレンチ６０が
形成される。
【００２６】続いて、図1（Ｂ）を参照して、エッチン
グによって形成されたトレンチ６０の側面部分および底
面部分が、RTOによって水素Ｈ２および酸素Ｏ２雰囲気
中において1000℃で酸化される。図１（Ｂ）には、水素
Ｈ２および酸素Ｏ２雰囲気中で酸化処理した後のトレン
チ６０およびその周辺の拡大断面図が示されている。半
導体基板１０の側面およびゲート電極３０の側面に形成
されたそれぞれの酸化膜の膜厚Ｔ３および膜厚Ｔ４はほ
ぼ等しい。本実施の形態の場合、膜厚Ｔ３および膜厚Ｔ
４は約6nmである。
【００２７】さらに、図１（Ｃ）を参照して、シリコン
酸化材料８０がトレンチ６０内にHDP(High Density Pla
sma)法により堆積される。シリコン酸化材料８０がCMP
法により平坦化された後、半導体基板１０は約900℃の
窒素雰囲気中で加熱される。半導体基板１０はNH４F溶
液に晒された後、シリコン窒化膜４０が約150℃の燐酸
処理により除去される。その後、シリコン酸化材料８０
およびゲート電極３０の上に燐を含むドープド・ポリシ
リコン９０が減圧CVD法により形成される。
【００２８】さらに、その後、所定の工程を経て、トレ
ンチ６０によって素子分離された半導体装置１００が形
成される。
【００２９】図２（Ａ）はＲＴＯによる酸化処理前の半
導体装置１００、７００における半導体基板１０の端部
およびゲート電極３０の端部の拡大断面図である。図２
（Ｂ）はＲＴＯによる酸化処理後の従来の半導体装置７
００における半導体基板１０の端部およびゲート電極３
０の端部の拡大断面図である。図２（Ｃ）はＲＴＯによ
る酸化処理後の本発明に従った実施の形態による半導体
装置１００における半導体基板１０の端部およびゲート
電極３０の端部の拡大断面図である。
【００３０】図１（Ｂ）において破線円によって囲まれ
た半導体基板１０の端部およびゲート電極３０の端部の
拡大図が図２（Ｃ）に示されている。
【００３１】図２（Ｃ）に示すように、本実施の形態に
よる半導体装置１００は、半導体基板１０と電気的に絶
縁され、半導体基板の基板表面１２と対向する対向面３
２を有するゲート電極３０と、ゲート電極３０を貫通し
て半導体基板１０にまで到達するように形成されたトレ
ンチ６０とを備える。半導体基板１０とゲート電極３０
との間にはゲート絶縁膜２０が形成され、半導体基板１
０とゲート電極３０とを電気的に絶縁している。
【００３２】半導体基板１０は、例えば、シリコン単結
晶により形成されている。ゲート絶縁膜２０は、例え
ば、半導体基板１０を酸化して形成されたシリコン酸化
膜である。ゲート電極３０は、例えば、非晶質シリコン
を堆積して形成される。
【００３３】ＲＴＯによる酸化処理によって、半導体基
板１０の基板側面１４上にシリコン酸化膜７０ａが形成
され、ゲート電極３０のゲート側面３４上にシリコン酸
化膜７０ｂが形成されている。本実施の形態におけるシ
リコン酸化膜７０ａの膜厚Ｔ ３およびシリコン酸化膜７
０ｂの膜厚Ｔ４はほぼ等しい。
【００３４】従来のように、トレンチ６０の側面および
底面を酸化処理するときに、酸素Ｏ ２（乾燥酸素）雰囲
気中で酸化処理する場合、酸化種の拡散係数が比較的小
さい。特に、酸化種は非晶質シリコンよりもシリコン単
結晶内への拡散係数が小さい。従って、図２（Ｂ）に示
すように、シリコン酸化膜７０ｂの膜厚Ｔ２はシリコン
酸化膜７０ａの膜厚Ｔ１よりも薄く形成される。
【００３５】一方、本実施の形態においては、トレンチ
６０の側面および底面を酸化処理するときに、水素Ｈ２
および酸素Ｏ２雰囲気中で酸化処理する場合、酸化種の
拡散係数が比較的大きくなる。特に、非晶質シリコンよ
りもシリコン単結晶において拡散係数の増大が顕著であ
る。従って、シリコン単結晶と非晶質シリコンとの酸化
速度の差が小さくなる。よって、シリコン酸化膜７０ａ
の膜厚Ｔ３およびシリコン酸化膜７０ｂの膜厚Ｔ４がほ
ぼ等しくなる。尚、本実施の形態においては、RTOによ
り水素Ｈ２および酸素Ｏ２を高温で反応させ、酸素ラジ
カルを発生させる。その酸素ラジカルが酸化種となる。
しかし、水素Ｈ２および酸素Ｏ２に代えてＯ３（オゾ
ン）を使用して酸化処理を行っても、本実施の形態によ
る半導体装置１００と同様の形状を得ることができる。
【００３６】また、本実施の形態においては、酸化種の
拡散係数が比較的大きくなることによって、応力のかか
り易い半導体基板１０の端部やゲート電極３０の端部の
酸化が促進される。従って、本実施の形態による半導体
装置１００は、半導体基板１０の端部やゲート電極３０
の端部が従来のように尖っていない。
【００３７】即ち、本実施の形態による半導体装置１０
０において、半導体基板１０のうちトレンチ６０の側面
の一部分を構成する基板側面１４と基板表面１２との間
にある境界部１５、およびゲート電極３０のうちトレン
チ６０の側面の一部分を構成するゲート側面３４と対向
面１２との間にある境界部３５が、30Å以上の曲率半径
を有する曲面形状に成形されている。尚、従来の半導体
装置７００において、半導体基板１０の境界部およびゲ
ート電極３０の境界部が明確でないため、半導体基板１
０の端部およびゲート電極３０の端部と表現した。従っ
て、本実施の形態による半導体装置１００の境界部１５
および境界部３５は、それぞれ半導体基板１０の端部お
よびゲート電極３０の端部と実質的に同じ部分である。
【００３８】境界部１５および境界部３５がある曲率半
径以上の曲率半径を有することによって、境界部１５お
よび境界部３５への応力の集中も緩和される。また、境
界部１５および境界部３５への局所的な電界の集中が緩
和される。
【００３９】シリコン酸化膜７０ａの膜厚Ｔ３およびシ
リコン酸化膜７０ｂの膜厚Ｔ４がほぼ等しいので、本実
施の形態による半導体装置１００においては、基板表面
１２に対して垂直の方向から見たときに、基板表面１２
と境界部３５とは重複していない。さらに、対向面１２
と境界部１５も重複していない。即ち、基板表面１２に
対して垂直の方向から見たときに、境界部３５と境界部
１５とが互いに重複している。
【００４０】それによって、もし境界部１５および境界
部３５へ電界が集中しても、ゲート絶縁膜２０が破壊さ
れ難い。従って、半導体装置の歩留まりが向上する。
【００４１】図３は、境界部１５および境界部３５の曲
率半径と電子トラップの変化量（ΔＶge）との関係を表
すグラフを示した図である。このグラフは、ゲート電極
３０からゲート絶縁膜２０へ0.1A／cm２の定電流ストレ
スを20秒間加え、約2C／cm２の電荷を注入した後の電子
トラップの変化量を示す。
【００４２】境界部１５および境界部３５の曲率半径が
約30Åより小さいときには、ΔＶgeが大きく、電子トラ
ップの量が大きい。一方で、境界部１５および境界部３
５の曲率半径が約30Å以上のときには、ΔＶgeが小さ
く、電子トラップの量が小さい。また、曲率半径が約30
Åを超えると、ΔＶgeの低下の度合いが小さくなる。従
って、境界部１５および境界部３５の曲率半径を約30Å
以上にしたときに、境界部１５および境界部３５への応
力および電界の集中が効果的に緩和される。
【００４３】図４は、ゲート絶縁膜２０の応力と電子ト
ラップとの関係を表すグラフを示した図である。図４に
示すグラフの横軸はゲート酸化膜２０内の応力を示し、
縦軸は電子トラップの変化量（ΔＶge）を示す。このグ
ラフは、従来の半導体装置７００および本実施の形態に
よる半導体装置１００のそれぞれにおいて、ゲート電極
３０からゲート絶縁膜２０へ0.1A／cm２の定電流ストレ
スを20秒間加え、約2C／cm２の電荷を注入した後の電子
トラップの変化量を示す。図４によると、ゲート電極２
０内の応力が小さいほどΔＶgeが小さい。
【００４４】シリコン酸化膜７０ａの膜厚とシリコン酸
化膜７０ｂの膜厚との差が大きいほど、ゲート絶縁膜２
０の応力も大きくなり、境界部１５および境界部３５の
応力が大きいほど、ゲート絶縁膜２０の応力も大きくな
る。よって、本実施の形態による半導体装置１００にお
ける電子トラップの量の方が従来の半導体装置７００に
おける電子トラップの量よりも少ないことが理解でき
る。
【００４５】図５は、ゲート絶縁膜２０へ定電流を流し
た時間と電子トラップの量（Ｖge）との一般的な関係を
表すグラフを示した図である。図５によれば、ゲート絶
縁膜２０へ定電流を流した時間が長いほど、電子トラッ
プの量が多くなることがわかる。
【００４６】図６は、半導体装置の閾値電圧（Vt）とゲ
ート絶縁膜２０における電子トラップの量（ΔVge）と
の一般的な関係を表すグラフを示した図である。図６に
よれば、半導体装置の閾値電圧が電子トラップの量に比
例して変化してしまうことがわかる。
【００４７】本実施の形態による半導体装置１００は、
従来の半導体装置７００に比べ、ゲート絶縁膜２０にト
ラップされる電子の量（ΔVge）が少ない（図５参照）
ので、閾値電圧の変化が小さい（図６参照）。よって、
半導体装置１００は半導体装置７００に比べて電気的な
ストレスに強く、寿命が長くなる。
【００４８】図７は、半導体装置のメモリにおけるＲ／
W回数と半導体装置の閾値電圧との一般的な関係を表す
グラフを示した図である。図７によれば、Ｒ／Ｗ回数が
多くなるほど、ゲート絶縁膜２０にトラップされる電子
の量が多くなり、半導体装置の閾値電圧が変化してしま
う。
【００４９】従って、ゲート電極３０を浮遊ゲート電極
とする不揮発性半導体記憶装置においても、本実施の形
態による半導体装置１００は、従来の半導体装置７００
に比べ、Ｒ／Ｗ回数が多くても、電子トラップの変化量
（ΔVge）が小さく、閾値電圧の変化が小さい。また、
Ｒ／Ｗ回数が多くても、半導体装置１００は、半導体装
置７００に比べ、浮遊ゲート電極としてのゲート電極３
０に長期間に亘って電荷を保持させておくことができ
る。
【００５０】尚、図４から図７の説明において、電子ト
ラップのみに関して説明したが、ホール・トラップに関
しても同様のことがいえる。
【００５１】
【発明の効果】本発明に従った半導体装置によれば、応
力および電界が半導体基板や非晶質シリコン膜の端部に
集中せず、電子トラップが比較的少なく、ゲート耐圧が
比較的高い。
【００５２】本発明に従った半導体装置の製造方法によ
れば、応力および電界が半導体基板や非晶質シリコン膜
の端部に集中せず、電子トラップが比較的少なく、ゲー
ト耐圧が比較的高い半導体装置を製造することができ
る。
【図面の簡単な説明】
【図１】本発明に従った実施の形態によるSTIを有する
半導体装置１００のトレンチおよびその周辺の拡大断面
図。
【図２】ＲＴＯによる酸化処理前後の半導体装置におけ
る半導体基板の端部およびゲート電極の端部の拡大断面
図である。
【図３】境界部１５および境界部３５の曲率半径と電子
トラップの変化量（ΔＶge）との関係を表すグラフを示
した図。
【図４】ゲート絶縁膜内の応力と電子トラップとの関係
を表すグラフを示した図。
【図５】ゲート絶縁膜２０への定電流を流す時間と電子
トラップの量（ΔＶge）との関係を表すグラフを示した
図。
【図６】半導体装置の閾値電圧（Vt）とゲート絶縁膜２
０における電子トラップの量（ΔVge）との関係を表す
グラフを示した図。
【図７】半導体装置のメモリにおけるＲ／Ｗ回数と半導
体装置の閾値電圧との関係を表すグラフを示した図。
【図８】従来のSTIを有する半導体装置７００の製造途
中における拡大断面図。
【符号の説明】
１００、７００ 半導体装置 １０ 半導体基板 １２ 基板表面 １４ 基板側面 １５、３５ 境界部 ２０ ゲート絶縁膜 ３０ ゲート電極 ３２ 対向面 ３４ ゲート側面 ４０ シリコン窒化膜 ５０ シリコン酸化膜 ６０ トレンチ ７０ シリコン酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 (72)発明者 松 野 光 一 三重県四日市市山之一色町800番地 株式 会社東芝四日市工場内 Ｆターム(参考） 5F032 AA36 AA44 AA45 AA69 BA01 CA17 DA04 DA33 DA53 DA74 5F083 GA19 GA21 GA24 GA27 JA33 NA01 PR13 PR21 5F101 BA23 BD35 BE07 BF03 BH16 BH30 5F140 AA06 AA19 AC32 BA01 BB01 BE07 BF04 BF11 BF14 BF34 BF42 BG28 BG44 CB04 CB10

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】素子が形成される基板表面を有する半導体
    基板と、 前記基板表面と対向する対向面を有し、ゲート絶縁膜に
    よって前記半導体基板と電気的に絶縁されているゲート
    電極と、 前記ゲート電極を貫通して前記半導体基板にまで到達す
    るように形成され、前記基板表面のうち素子が形成され
    る素子領域と他の領域とを電気的に分離するトレンチと
    を備え、 前記半導体基板のうち前記トレンチの側面の一部分を構
    成する基板側面と前記基板表面との間にある第1の境界
    部、および前記ゲート電極のうち前記トレンチの側面の
    一部分を構成するゲート側面と前記対向面との間にある
    第2の境界部が、30Å以上の曲率半径を有する曲面形状
    をなしていることを特徴とする半導体装置。
  2. 【請求項２】素子が形成される基板表面を有する半導体
    基板と、 前記基板表面と対向する対向面を有し、ゲート絶縁膜に
    よって前記半導体基板と電気的に絶縁されているゲート
    電極と、 前記ゲート電極を貫通して前記半導体基板にまで到達す
    るように形成され、前記基板表面のうち素子が形成され
    る素子領域と他の領域とを電気的に分離するトレンチと
    を備え、 前記半導体基板のうち前記トレンチの側面の一部分を構
    成する基板側面と前記基板表面との間にある第1の境界
    部、および前記ゲート電極のうち前記トレンチの側面の
    一部分を構成するゲート側面と前記対向面との間にある
    第2の境界部が、前記基板表面に対して垂直の方向から
    見たときに、ほぼ一致して見えることを特徴とする請求
    項1または請求項２に記載の半導体装置。
  3. 【請求項３】前記基板側面および前記ゲート側面に形成
    されたそれぞれの酸化膜の膜厚がほぼ等しいことを特徴
    とする請求項２に記載の半導体装置。
  4. 【請求項４】前記ゲート電極は、周囲が電気的に絶縁さ
    れた浮遊ゲート電極であることを特徴とする請求項１か
    ら請求項３のいずれかに記載の半導体装置。
  5. 【請求項５】半導体基板上にゲート絶縁膜を形成するス
    テップと、 前記ゲート絶縁膜上に前記半導体基板と電気的に絶縁す
    るようにゲート電極を形成するステップと、前記基板表
    面のうち素子が形成される素子領域と他の領域とを電気
    的に分離するトレンチを形成するために、前記ゲート電
    極、前記ゲート酸化膜および前記半導体基板をエッチン
    グするステップと、 前記半導体基板のうち前記トレンチの側面の一部分を構
    成する基板側面および前記ゲート電極のうち前記トレン
    チの側面の一部分を構成するゲート側面を水素Ｈ２およ
    び酸素Ｏ２雰囲気中において酸化するステップと、を含
    むことを特徴とする半導体装置の製造方法。
  6. 【請求項６】半導体基板上にゲート絶縁膜を形成するス
    テップと、 前記ゲート絶縁膜上に前記半導体基板と電気的に絶縁す
    るようにゲート電極を形成するステップと、 前記基板表面のうち素子が形成される素子領域と他の領
    域とを電気的に分離するトレンチを形成するために、前
    記ゲート電極、前記ゲート酸化膜および前記半導体基板
    をエッチングするステップと、 前記半導体基板のうち前記トレンチの側面の一部分を構
    成する基板側面および前記ゲート電極のうち前記トレン
    チの側面の一部分を構成するゲート側面をオゾンＯ３雰
    囲気中において酸化するステップと、を含むことを特徴
    とする半導体装置の製造方法。
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