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JP2001007278A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2001007278A
JP2001007278A JP11172387A JP17238799A JP2001007278A JP 2001007278 A JP2001007278 A JP 2001007278A JP 11172387 A JP11172387 A JP 11172387A JP 17238799 A JP17238799 A JP 17238799A JP 2001007278 A JP2001007278 A JP 2001007278A
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chip
bonding
terminal
upper chip
wiring
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Sadao Nakayama
貞夫 中山
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NEC Corp
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    • H10W90/732—
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Abstract

(57)【要約】 【課題】 多様な複数のメモリを同一パッケージに搭載
できるようにし、それぞれのチップの大きさや、ボンデ
ィングパッドの位置が異なっていた場合においても、チ
ップを重ね合わせたスタックＭＣＰを提供する。 【解決手段】 上チップ３と下チップ２との間に配線シ
ート９を挟んで設ける。この配線シート９には、ボンデ
ィングパッド１２とボンディングパッド１３とを設ける
と共に、これらのボンディングパッド１２、１３を接続
する配線パターン１４を設ける。上チップ３のボンディ
ングパッド４と上記ボンディングパッド１２とが第１の
ボンディングワイヤ１０で接続され、ボンディングパッ
ド１３とパッケージ基板１のボンディングパッド５とが
第２のボンディングワイヤ１１で接続されている。この
構成によれば、上チップ３からの信号は、配線シート９
で中継されてパッケージ基板１に伝送される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数のチップを重
ね合わせたスタック型ＭＣＰ（マルチ・チップ・パッケ
ージ）による半導体記憶装置の配線構造に関するもので
ある。
【０００２】
【従来の技術】従来の複数のチップを重ね合わせてパッ
ケージとしたスタックＭＣＰにおいては、一般的にそれ
ぞれのチップのボンディングパッドが同一配列で近い位
置に配置され、かつそれぞれのチップサイズが最適な大
きさである必要があるが、近年さまざまな容量のメモリ
の組み合わせが要求されている。
【０００３】この要請に応えるために、例えば、特願平
３−３４７６５０号に開示されているように、チップ側
のボンディングパッド位置を大きくずらしたような位置
でのボンディングが提案されている。
【０００４】図４に従来のスタックＭＣＰを示す。
【０００５】図４において、最下層からパッケージ基板
１、下チップ２、上チップ３がずらせて重ねられてい
る。上チップ３のボンディングパッド４とパッケージ基
板１のボンディングパッド５とがボンディングワイヤ６
により接続されると共に、下チップ２のボンディングパ
ッド７とパッケージ基板３のボンディングパッド５とが
ボンディングワイヤ８により接続されている。
【０００６】
【発明が解決しようとする課題】上記のように従来のス
タックＭＣＰにおいては、上チップ３からのボンディン
グワイヤ６を下チップ２を越えて直接パッケージ基板１
に接続しているで、上記ボンディングワイヤ３が非常に
長くなり、このため、樹脂による封入の際にワイヤ流れ
を起こし、他のワイヤとの接触や、断線の危険性が存在
するという問題があった。
【０００７】また、長い距離をワイヤボンディングする
ためにボンディングワイヤが高さ方向に増大することに
なり、このため、パッケージの厚さが大きくならざるを
えないという問題もあった。
【０００８】本発明の主な目的は、多様な複数のメモリ
を同一パッケージに搭載することであり、それぞれのチ
ップの大きさや、ボンディングパッドの位置が異なって
いた場合においても、チップを重ね合わせたスタックＭ
ＣＰを提供することにある。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明による半導体記憶装置は、基板上に下チッ
プと上チップとを重ねてなる半導体記憶装置において、
上記下チップと上チップとの間に、上記上チップと上記
基板との間の電気的接続を中継するための配線基板を設
けたものである。
【００１０】また、上記配線基板の表面には、上記上チ
ップ表面の端子と接続される第１の端子と、上記基板表
面の端子と接続される第２の端子と、上記第１、第２の
端子を接続する配線パターンとを設けてよく、また、上
チップ表面の端子と第１の端子とを接続する第１のボン
ディングワイヤと、上記基板表面の端子と上記第２の端
子とを接続する第２のボンディングワイヤとを設けてよ
い。
【００１１】また、上記配線基板の表面には、一端が上
記上チップ裏面の端子と接続され他端が上記下チップ表
面の端子と接続される配線パターンを設けてよい。
【００１２】また、上記下チップ表面の端子と上記基板
表面の端子とは、第３のボンディングワイヤで接続され
ていてよい。さらに、上記配線基板は、シート状又は板
状に構成してよい。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
と共に説明する。
【００１４】図１は本発明の第１の実施の形態によるス
タックＭＣＰの構成を示す。本実施の形態は、図示のよ
うに、スタック型ＭＣＰにおいて、上チップ３と下チッ
プ２との間に配線シート９を挟みこみ、この配線シート
９を中継して上チップ３からパッケージ基板１にボンデ
ィングワイヤ１０、１１を接続することを特徴としてい
る。
【００１５】即ち、図１において、上チップ３と下チッ
プ２との間に配線シート９を設け、この配線シート９に
は、第１のボンディングパッド１２と第２のボンディン
グパッド１３とを設けると共に、これらのボンディング
パッド１２、１３を接続する配線パターン１４を設けて
いる。そして、上チップ３のボンディングパッド４と上
記ボンディングパッド１２とが第１のボンディングワイ
ヤ１０で接続され、第２のボンディングパッド１３とパ
ッケージ基板１のボンディングパッド５とが第２のボン
ディングワイヤ１１で接続されている。
【００１６】上記構成によれば、上チップ３からの信号
は、配線シート９を中継してパッケージ基板１に伝送さ
れる。即ち、上チップ３からの信号は、ボンディングパ
ッド４、ボンディングワイヤ１０、ボンディングパッド
１２、配線パターン１４、ボンディングパッド１３、ボ
ンディングワイヤ１１及びボンディングパッド５へ伝送
される。逆にパッケージ基板１から上チップ３への信号
の伝送も、上記と逆の順で行われる。
【００１７】従って、本実施の形態によれば、上チップ
３と下チップ２のチップサイズの格差が大きい場合にお
いても、ワイヤ長が長くならず、前述したワイヤ流れ等
のパッケージ組み立てに関する問題を回避できる。さら
に、スタックＭＣＰは、多くの場合上チップ３と下チッ
プ２の信号を共用するので、配線基板９を用いることに
より、ボンディングパッドの配置が離れているチップ同
士での組み合わせが容易になる。即ち、配線シート９上
の配線パターン１４により、共通の信号となる下チップ
２のボンディングパッド７周辺まで上チップ３の配線を
引き回すことができる。
【００１８】次に、本発明の第２の実施の形態を説明す
る。上記第１の実施の形態においては、配線シート９の
表面に上チップ３の裏面を重ねる構成としているが、本
実施の形態では、上チップ３は、表裏を逆転させチップ
表面を下方に向けて配線シート９に重ねている。また、
配線シート９の配線パターン１４の一端は、直接上チッ
プ３のボンディングパッド４に接続され、他端は下チッ
プ２のボンディングパッド７に接続されている。
【００１９】上記構成により、上チップ３のボンディン
グパッド４が直接配線シート９上の配線パターン１４に
接続される。従って、上チップ３から配線シート９に対
するボンディングが不要となる。
【００２０】さらに、配線シート９上の配線パターン１
４を下チップ２のボンディングパッド７上まで延長し、
下チップ２のボンディングパッド７が露出するようなパ
ッドを形成することにより、図３に示すように、下チッ
プ２のボンディングパッド７と配線シート９上の配線パ
ターン１４とを、一度のワイヤボンディングでパッケー
ジ基板３のボンディングパッド５にボンディングするこ
とが可能となる。
【００２１】このように、本実施の形態によれば、上チ
ップ３から配線シート９に対するワイヤーボンディング
が無くなるため、パッケージをさらに薄くすることがで
きる。また、図２のように、上チップ３のボンディング
パッド４の配列が、配線シート９、下チップ２及びパッ
ケージ基板１の各ボンディングパッドの配列に対して横
方向に直交している場合には、横方向へのワイヤーボン
ディングが無くなることにより、パッケージの横方向サ
イズを小さくできるという効果が得られる。
【００２２】なお、上記第１、第２の実施の形態では、
配線基板として、配線シートを例に挙げたが、配線基板
は板状のものでもよい。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
上チップと下チップとの間に配線シート等の配線基板を
設け、上チップからパッケージ基板への電気的な接続を
上記配線基板を介して行っているので、上チップと下チ
ップのチップサイズの格差が大きい場合でも、理想的な
ボンディング位置までボンディングパッドを移動するこ
とが可能となる。
【００２４】これによって、チップサイズの格差が大き
くこれまで組み立てることが不可能であった組み合わせ
のチップ同士によるスタックＭＣＰを容易に開発するこ
とができる。
【００２５】従って、多様な複数のメモリを同一パッケ
ージに搭載することができ、それぞれのチップの大きさ
や、ボンディングパッドの位置が異なっていた場合にお
いても、チップを重ね合わせたスタックＭＣＰを提供す
ることができる。
【００２６】さらに、上チップと下チップでパッケージ
基板上の同一のボンディングパッドにボンディングする
場合において、それぞれのチップレイアウトが異なり、
チップ上のボンディングパッドがかけ離れた場所にある
場合においても、理想的なボンディング位置まで配線シ
ート上の配線を変更することによりボンディングパッド
を配することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す構成図であ
る。
【図２】本発明の第２の実施の形態を示す構成図であ
る。
【図３】図２の部分拡大図である。
【図４】従来のスタックＭＣＰを示す構成図である。
【符号の説明】
１ パッケージ基板 ２ 下チップ ３ 上チップ ４ 上チップのボンディングパッド ５ パッケージ基板のボンディングパッド ７ 下チップのボンディングパッド ９ 配線シート １０ 第１のボンディングワイヤ １１ 第２のボンディングワイヤ １２ 配線シートの第１のボンディングパッド １３ 配線シートの第２のボンディングパッド １４ 配線パターン

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 基板上に下チップと上チップとを重ねて
    なる半導体記憶装置において、 前記下チップと上チップとの間に、前記上チップと上記
    基板との間の電気的接続を中継するための配線基板を設
    けたことを特徴とする半導体記憶装置。
  2. 【請求項２】 前記配線基板の表面には、前記上チップ
    表面の端子と接続される第１の端子と、前記基板表面の
    端子と接続される第２の端子と、前記第１、第２の端子
    を接続する配線パターンとが設けられていることを特徴
    とする請求項１記載の半導体記憶装置。
  3. 【請求項３】 前記上チップ表面の端子と前記第１の端
    子とを接続する第１のボンディングワイヤと、 前記基板表面の端子と前記第２の端子とを接続する第２
    のボンディングワイヤと、 を設けたことを特徴とする請求項２記載の半導体記憶装
    置。
  4. 【請求項４】 前記配線基板の表面には、一端が前記上
    チップ裏面の端子と接続され他端が前記下チップ表面の
    端子と接続される配線パターンが設けられていることを
    特徴とする請求項１記載の半導体記憶装置。
  5. 【請求項５】 前記下チップ表面の端子と前記基板表面
    の端子とは、第３のボンディングワイヤで接続されてい
    ることを特徴とする請求項２又は４記載の半導体記憶装
    置。
  6. 【請求項６】 前記配線基板は、シート状に構成されて
    いることを特徴とする請求項１記載の半導体記憶装置。
  7. 【請求項７】 前記配線基板は、板状に構成されている
    ことを特徴とする請求項１記載の半導体記憶装置。
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