DE69120901T2 - Integrierte Schaltung mit Rauschsteuermitteln - Google Patents

Description

• Die vorliegende Erfindung betrifft eine integrierte Schaltung und insbesondere ein Mittel zum Kontrollieren der Auswirkung von schaltungsinduziertem Rauschen, das auf Stromversorgungsbussen der integrierten Schaltung auftritt.
• In der IC-Technologie gibt es einen allgemeinen Trend hin zu Logik-Gates, die immer kleiner und schneller sind und immer weniger Strom benötigen. Damit können die Gates und ihre Leitungen größenmäßig reduziert werden, so daß mehr Logik-Gates pro Quadratzentimeter Halbleitermaterial hergestellt werden können. Was Ausgabegeräte betrifft, so kann diesem allgemeinen Trend jedoch nicht leicht gefolgt werden. Der Grund hierfür ist hauptsächlich, daß sich die relativ größeren Kapazitäten und Induktivitäten der externen Leiter, die die Ausgabegeräte mit externen Logikeingängen verbinden, nicht in demselben Ausmaß physisch reduzieren lassen wie die internen Logik-Gates.
• Die Folge dieser Tatsache ist, daß ein erheblicher Teil jeder integrierten Schaltung von Ausgangs- Kontaktstellentreibern eingenommen wird, um die Verbindungsleitungen und externen Schaltungen anzusteuern. Eine damit in Verbindung stehende Folge ist die Tatsache, daß ein sehr erheblicher Teil des die integrierte Schaltung durchlaufenden Stroms durch die Ausgangs- Kontaktstellentreiber als Ausgangsstrom fließt, der für die integrierte Schaltung ein Quellenstrom oder ein Empfängerstrom ist.
• Viele Ausgangs-Kontaktstellentreiber zahlreicher moderner integrierter Schaltungen ziehen nicht nur einen bedeutenden Teil des eine integrierte Schaltung durchlaufenden Stroms, sondern arbeiten und ziehen ihre Ströme gemeinsam. So können beispielsweise 16 Ausgangs- Kontaktstellentreiber zusammenarbeiten und eine Adresse und einen Datenbus mit einer Breite von 16 Bits ansteuern. Dies bedeutet jedoch leider, daß Gruppen von sechzehn, zweiunddreißig oder sogar vierundsechzig Ausgangs- Kontaktstellentreibern häufig logische Zustände gleichzeitig schalten. Eine solche Gruppenschaltung kann aufgrund inhärenter Stromleitbegrenzungen wie physische Größe, parasitäre Induktivitäten und Widerstände Stoßspannungen auf den Leistungsbusleitern der integrierten Schaltung induzieren. Stoßspannungen können insbesondere dann auftreten, wenn ein Großteil der Gruppe von einem bestimmten Zustand wie beispielsweise einem logischen H- Zustand in den entgegengesetzten Zustand, d.h. den logischen L-Zustand, umschaltet.
• Die parasitären Induktivitäten und Widerstände können, insbesondere bei sehr hohen Schaltgeschwindigkeiten, diese Schaltstoßspannungen aufgrund ihrer jeweiligen Stromänderungsgegensätze verschlimmern. Dieser Gegensatz hindert den Fluß des Stroms in die integrierte Schaltung über die Versorgungsleitungen der Ausgangs- Kontaktstellentreiber, was zu einem vorübergehenden Anstieg der Spannung des unteren Potentials der Stromversorgung und einer Abnahme der Spannung des oberen Potentials der Stromversorgung führt. Der vorübergehende Anstieg des unteren Potentials der Stromversorgung wird häufig als "Ground Bounce" (Masseprellen) bezeichnet, und die vorübergehende Abnahme des oberen Potentials der Stromversorgung wird häufig als vorübergehendes Rauschen bezeichnet. Beide Typen der vorübergehenden Spannungsänderungen können Probleme verursachen und sollten sorgfältig kontrolliert werden, da aber die Spannungsdetinition für einen logischen L-Zustand enger ist als die für einen logischen H-Zustand, ist häufiger Masseprellen der Ursprung für Stoßspannungsprobleme.
• Stoßspannungsänderungen in der Stromversorung beeinträchtigen sowohl die das Rauschen verursachende integrierte Schaltung als auch andere integrierte Schaltungen, mit denen sie verbunden ist. Ein von Ausgangstreiberströmen auf dem unteren Potential einer integrierten Schaltung integriertes vorübergehendes Prellen kann falsche logische H-Zustände bei unverwandten logischen Schaltungen induzieren, die zufällig denselben Bus mit niedrigem Potential benutzen.
• Extern kann eine nachfolgende integrierte Schaltung, die einen Binärausgang von einem Treiber einer integrierten Schaltung erhält, die Masseprellen erfährt, mit einem falschen logischen H-Zustand angesteuert werden, oder von einem Meta-Spannungswert, der größer ist als ein logischer L-Zustand, aber kleiner als ein logischer H-Zustand. Andererseits kann die nächste integrierte Schaltung, die einen Ausgang von einem Treiber einer integrierten Schaltung erhält, die Rauschtransienten des oberen Potentials erfährt, mit einem falschen logischen L-Zustand oder von einem Meta-Spannungswert angesteuert werden, der kleiner ist als ein logischer H-Zustand, aber größer als ein logischer L-Zustand.
• Eine bekannte Lösung des Problems des transienten Rauschens für interne und externe logische Schaltungen besteht darin, die Zeit zu verzögern, während der der Binärwert des Treiberausgangs als gültig angesehen wird, bis die Stoßspannungen abgeklungen sind. Diese Lösung erfordert es, daß eventuelle falsche Binärzustände, die während der Verzögerung ausgelöst wurden, entweder verschwunden oder logische "Gleichgültig"-Signale sind. Das Problem mit dieser Vorgehensweise besteht darin, daß in jede Binärausgangsübertragung eine vorbestimmte Verzögerung eingebaut wird. Solche eingebauten Verzögerungen wirken der Tendenz zu immer schnelleren Datenübertragungsraten entgegen.
• Es ist eine Aufgabe der vorliegenden Erfindung, ein Mittel zur Kontrolle von Masseprellen und transientem Rauschen bereitzustellen, das nur bei Bedarf aktiviert wird, um Probleme im Zusammenhang mit Masseprellen und/oder transientem Stromleiterrauschen zu unterdrücken.
• Gemäß der vorliegenden Erfindung wird eine integrierte Schaltung gemäß Anspruch 1 bereitgestellt.
• Es muß verstanden werden, daß beim Auftreten von Masseprellen oder transientem Rauschen in einer integrierten Schaltung gemäß der vorliegenden Erfindung eine Abnahme der Änderungsrate der Ausgangsspannungen des den Ausgangs-Kontaktstellentreiber ansteuernden Puffers auftritt, wodurch die Änderungsrate der Spannungshöhe des dritten und des vierten Stromversorgungsbusses abnimmt, so daß die durch das Umschalten der Binärzustände durch den Ausgangs-Kontaktstellentreiber generierten Rauschspannungen reduziert werden.
• Eine Ausgestaltung der Erfindung wird nachfolgend beispielhaft unter Bezugnahme auf die Begleitzeichnungen beschrieben. Dabei zeigt:
• Fig. 1 ein schematisches Diagramm eines in der Technik bekannten mehrstufigen CMOS-Ausgangspuffers;
• Fig. 2 ein schematisches Diagramm eines bekannten CMOS-Ausgangs-Kontaktstellentreibers eines Typs, der von dem in Fig. 1 gezeigten Puffer konventionell angesteuert wird; und
• Fig. 3 ein schematisches Diagramm eines mehrstufigen CMOS-Ausgangspuffers gemäß der vorliegenden Erfindung.
• In Fig. 1 ist ein bekannter dreistufiger Ausgangspuffer 10 dargestellt. Der Eingang D ist der Puffereingang sowie der Eingang der ersten Stufe. Die erste Stufe setzt sich zusammen aus den FETs 12, 14. Das Gate jedes der FETs 12, 14 ist an den Eingang D angeschlossen, um ein logisches Eingangssignal zu empfangen. Die FETs 12 und 14 bilden gemeinsam eine wohlbekannte CMOS- Inverteranordnung. Die erste Stufe ist mit einem Aktivierungs-/Deaktivierungsnetzwerk von FETs 16, 18, 20, 22, 24 und 26 angeschlossen. Wenn ein ENABLE-Eingang durch einen aktiven L-Zustand angesteuert wird, dann werden die FETs 16 und 26 aus- und der FET 18 wird eingeschaltet. Die durch den FET 18 angelegte Spannung schaltet dann den FET 20 ein und den FET 22 aus. Der FET 24 wird durch den eingeschalteten FET 20 kurzgeschlossen. Auch wenn der Kurzschluß durch den FET 20 nicht komplett ist, wird der FET 24 durch das aktive LO ENABLE Signal (L-Zustand aktivieren) eingeschaltet. Der Fachmann wird erkennen, daß bei abgeschalteten FETs 22 und 26 und eingeschalteten FETs 20 und 24 die Ausgangsdaten der ersten Stufe von FETs 12, 14 normal zu im wesentlichen identischen Invertern 29, 35 der zweiten Stufe weitergeleitet werden, die jeweils durch die FETs 30, 32 bzw. 36, 38 gebildet werden.
• Wenn andererseits der ENABLE-Eingang durch einen logischen H-Zustand angesteuert wird, dann werden die FETs 16 und 26 ein- und der FET 18 wird ausgeschaltet. Die Spannung durch den FET 16 schaltet dann den FET 22 ein und die FETs 20 und 24 aus. Bei eingeschalteten FETs 22 und 26 werden die Ausgangsdaten von der ersten Stufe deaktiviert und durch den logischen H-Zustand durch den FET 22 über die Leitung 28 zur zweiten Stufe 29 und den logischen L-Zustand durch den FET 26 über die Leitung 34 zur anderen zweiten Stufe 35 umgangen. Der logische H-Zustand wird durch die zweite Stufe 29 in einen logischen L-Zustand invertiert, der über die Leitung 40 zu einem CMOS-Inverter 41 der dritten Stufe ausgegeben wird, der sich aus den FETs 42, 44 zusammensetzt. Ebenso invertiert die zweite Stufe 35 den logischen L-Zustand an seinem Eingang in einen logischen H- Zustand, der über die Leitung 46 zu einem anderen CMOS- Inverter 47 der dritten Stufe ausgegeben wird, der sich aus den FETs 48, 50 zusammensetzt. Somit wird der Ausgang des CMOS-Inverters 41 zu einem logischen H-Zustand und der Ausgang des CMOS-Inverters 47 zu einem logischen L-Zustand. Diese Ausgänge der dritten Stufe werden jeweils über Leitungen 52 und 54 an ein Gate eines P-FET 60 und an ein Gate eines N-FET 62 eines Ausgangstreibers 58 angeschlossen, der in Fig. 2 gezeigt ist. Wenn das Gate des P-FET 60 von einem logischen H-Zustand und das Gate des N- FET 62 von einem logischen L-Zustand angesteuert wird, dann wird der Ausgangstreiber 58 in einen hohen Impedanzausgangszustand getrieben.
• Wiederum unter Bezugnahme auf Fig. 1 wird der Binärbetrieb des Ausgangspuffers 10 beschrieben, wenn der ENABLE-Eingang aktiv ist (d.h. der ENABLE-Eingang ist ein logischer L-Zustand). Der Eingang D ist an die Gates des N- FET 12 und des P-FET 14 angeschlossen. Der N-FET 12 und der P-FET 14 sind in Reihe zwischen dem internen Stromversorgungsbus mit oberem Potential IN VDD und dem internen Stromversorgungsbus mit unterem Potential IN VSS in einer CMOS-Inverteranordnung geschaltet, mit Ausnahme des dazwischenliegenden N-FET 20, der in Reihe zwischen dem N-FFT 12 und dem P-FET 14 geschaltet ist. Wie jedoch zuvor erwähnt, wenn der ENABLE-Eingang in einen logischen L- Zustand getrieben wird, dann wird der N-FET 20 im wesentlichen zu einem Kurzschluß, so daß diese erste Stufe äquivalent zu einer CMOS-Inverterstufe wird. Dazu kommt, wenn der N-FET 20 im wesentlichen ein kurzschluß ist, dann bedeutet dies, daß Ausgangsleitungen 28 und 34 im wesentlichen äquivalente Spannungen und äquivalente logische Zustände haben.
• Die Gates des P-FET 30 und des N-FET 32 der zweiten Stufe 29 sind gemeinsam an die Leitung 28 angeschlossen. Der P-FET 30 und der N-FET 32 sind ferner in Reihe zwischen IN VDD und IN VSS in einer CMOS-Inverteranordnung angeschlossen. Die andere zweite Stufe 35 ist ebenso angeordnet, wobei die Gates des P-FET 36 und des N-FET 38 gemeinsam an die Leitung 34 angeschlossen sind und wobei der P-FET 36 und der N-FET 38 in Reihe zwischen IN VDD und IN VSS in einer CMOS-Inverteranordnung geschaltet sind. Die Ausgänge der zweiten Stufe 29, 35 werden von den Übergängen zwischen den P-FETs 30, 36 bzw. den N-FETs 32, 28 genommen. Die Ausgänge der zweiten Stufen 29, 35 sind jeweils mit Leitungen 40, 46 mit den dritten Stufen 41, 47 verbunden.
• Die dritten Stufen 41, 47 sind typische CMOS- Inverterstufen und im wesentlichen identisch mit den CMOS- Invertern 29, 35 der zweiten Stufe. Die dritte Stufe 41 setzt sich aus dem P-FET 42 und dem N-FET 44 zusammen. Die Gates des P-FET 42 und des N-FET 44 sind zusammengeschaltet und an die Leitung 40 von der zweiten Stufe 29 angeschlossen. Der P-FET 42 und der N-FET 44 sind in Reihe zwischen IN VDD und IN VSS geschaltet. Der Übergang der Drains dieses Serienanschlusses ist der Ausgang der dritten Stufe 41, der an die Leitung 52 angeschlossen ist. Eine weitere dritte Stufe 47 ist ebenso mit den Gates des P-FET 48 und des N-FET 50 angeordnet, die beide an die Leitung 46 angeschlossen sind, und der P-FET 48 ist in Reihe mit dem N-FET 50 zwischen IN VDD und IN VSS geschaltet. Der Übergang der Drains des P-FET 48 und des N-FET so ist der Ausgang der dritten Stufe 47 und ist an die Leitung 54 angeschlossen. Die Leitungen 52 und 54 übertragen die ausgegebenen logischen Antriebssignale von den dritten Stufen 41, 47 zu dem in Fig. 2 gezeigten Ausgangs- Kontaktstellentreiber 58.
• Wie zuvor erwähnt, sind die Eingänge zu den Stufen 29 und 35 logisch identisch, wenn der ENABLE-Eingang in den L- Zustand getrieben wird. Außerdem sind, da die kaskadenartig geschaltete zweite und dritte Stufe 29, 41 im wesentlichen gleich sind wie die kaskadenartig geschaltete zweite und dritte Stufe 35, 47, die Ausgangsantriebssignale auf den Leitungen 52, 54 zu dem Ausgangs-Kontaktstellentreiber 58 im wesentlichen gleich. Somit ist der Ausgangs- Kontaktstellentreiber 58 im wesentlichen ein CMOS-Inverter, wenn er durch den Ausgangspuffer 10 mit einem aktiven L- Zustand auf seinem ENABLE-Eingang angesteuert wird. Mit den drei Stufen der durch den Ausgangspuffer 10 realisierten logischen Invertierung und der logischen Invertierung des Ausgangs-Kontaktstellentreibers 58 ist das durch die Ausgangsleitung 64 zu der Ausgangskontaktstelle 66 übertragene logische Signal eine nicht-invertierte Version des logischen Signals am Dateneingang D, verzögert durch die Übertragungsverzögerung von vier Invertern.
• Wie in Fig. 2 gezeigt, setzt sich der Ausgangs- Kontaktstellentreiber 58 aus einer Serienschaltung eines P- FET 60 und eines N-FET 62 zusammen; anstatt zwischen IN VDD und IN VSS geschaltet zu sein, ist die Serienkombination von P-FET 60 und N-FET 62 zwischen einem Ein-/Ausgangs- Stromversorgungsbus mit oberem Potential I/O VDD und einem Ein-/Ausgangs-Stromversorgungsbus mit unterem Potential I/O VSS geschaltet. Die internen Stromversorgungsbusse IN VDD und IN VSS müssen an die Ein-/Ausgangs- Stromversorgungsbusse I/O VDD und I/O VSS angeschlossen werden, entweder auf dem IC-Chip oder an einer anderen Stelle außerhalb des Chip, damit der Puffer 10 einen gemeinsamen Bezugswert hat, von dem aus er den Ausgangs- Kontaktstellentreiber 58 ansteuern kann. Bei einem solchen Anschluß können schwierige Masseprell- und Rauschstoßspannungen in den internen Stromversorgungsbussen induziert werden. Ferner können solche Spannungen einen Designer dazu zwingen, entweder eine Einschwingzeit für das Masseprellen und die Stromversorgungstransienten oder eine Art von Fehlerkorrekturvorrichtung einzubauen, die die durch die Rauschspannungen induzierte Bitfehlerrate bewältigen kann.
• Nachfolgend wird unter Bezugnahme auf die Fig. 1 und 3 eine Ausgestaltung einer Rauschunterdrückungsvorrichtung gemäß der vorliegenden Erfindung beschrieben. Der Puffer 10' hat eine ENABLE-Schaltung mit FETs 16', 18', 20', 22', 24' und 26', die funktionell mit der ENABLE-Schaltung der in Fig. 1 gezeigten Pufferschaltung 10 identisch ist. Ebenso ist die erste Stufe, die sich aus den FETs 12', 14' zusammensetzt, mit der ersten Stufe der in Fig. 1 gezeigten Pufferschaltung 10 identisch,
• Die zweite Stufe 35' hat einen P-FET 36', der genau wie die entsprechende, in Fig. 1 gezeigte zweite Stufe 35 in Reihe zwischen IN VDD und einem N-FET 38' geschaltet ist, mit der Ausnahme, daß das andere Ende der Reihenschaltung der FETs 36', 38' der zweiten Stufe 35' an I/O VSS als Stromversorgungsbus des unteren Potentials angeschlossen ist. Somit sind die die Ausgangs-Treiberstufe 58 ansteuernden Stufen 35', 47', die in Fig. 2 gezeigt sind, ebenso wie der N-FET 62 an I/O VSS angeschlossen. Durch diesen Anschluß bewirkt ein angemessener Anstieg der Masseprellung in der I/O VSS Spannung in bezug auf das IN VSS Spannungsniveau eine Verstärkungsreduktion, und einen Anstieg des Einschaltwiderstands der N-FETs 38', 50' und 62, weil das Masseprellen ein Absinken von deren jeweiligen Gate-zu-Source-Spannungen bewirkt. Die Verstärkungsreduktion der FETs 38' und 50' verlängert die für die Stufen 35', 47' benötigte Zeit zum Umschalten der logischen Zustände. Durch die Verlängerung der Ausgangsschaltzeiten reduzieren diese Verstärkungsabnahmen einen Teil des Masseprellens. Durch die längere Zeit werden weniger Hochfrequenzkomponenten generiert, die mit den parasitären Induktivitäten und parasitäten Kapazitäten zusammenwirken. Außerdem wird durch die Verlängerung der Schaltzeit eine Einschwingzeit für den Ausgangs- Kontaktstellentreiber 58 nur dann erzielt, wenn Masseprellen auftritt und nicht, wenn kein Masseprellen auftritt.
• Neben der Reduktion von negativem Feedback und Verstärkung, die das Masseprellen auf I/O VSS bei den FETs 38' und 50' bewirkt, haben die dritten Stufen 47' und 41' zusätzliche Komponenten, die zusätzliches negatives Feedback erzeugen, um die Schaltzeit der dritten Stufen 47' und 41' und der Ausgangs-Treiberstufe 58 (in Fig. 2 gezeigt) noch weiter zu verlängern und dadurch sowohl Masseprellen als auch I/O VSS und transientes Rauschen auf I/O VDD zu reduzieren, wie nachfolgend erläutert wird.
• Wieder bezugnehmend auf die Eingangsstufe, die Ausgänge der FETs 12' und 14' sind über Leitungen 28' und 34' jeweils mit den zweiten Stufen 29' bzw. 35' verbunden. Die zweite Stufe 29' ist mit ihren FETs 30' und 32' funktionell identisch mit der zweiten Stufe 29, die in Fig. 1 gezeigt ist. Die Ausgänge der zweiten Stufe sind über Leitungen 40' und 46' jeweils mit den dritten Stufen 41' und 47' auf dieselbe Weise verbunden, wie die zweiten Stufen 29, 34 mit den dritten Stufen 41, 47 des in Fig. 1 gezeigten Puffers 10 verbunden sind.
• Die dritten Stufen 41' und 47' mit ihren FETs 42', 44', 48', 50' sind funktionell ähnlich den dritten Stufen 41 und 47, mit der Ausnahme, daß an den in Fig. 1 mit U, V, W und X bezeichneten Punkten die dritten Stufen 41' und 47' jeweils zusätzliche FETs 70, 72, 74 und 76 aufweisen, und mit der Ausnahme, daß die Source des FET 72 wie oben erwähnt mit I/O VSS verbunden ist. Die FETs 70, 74 sind P- FETs, deren Sources an IN VDD, deren Gates an I/O VSS angeschlossen und deren Drains jeweils in Reihe mit den Sources von FETs 48', 42' geschaltet sind. Die Source des N-FET 76 ist an IN VSS angeschlossen, das Gate an I/O VDD und der Drain ist in Reihe mit der Source von FET 44' geschaltet. Die Source des N-FET 72 ist an I/O VSS angeschlossen, um die Verstärkung der Stufe 47' im Falle eines Masseprellens zu reduzieren, wie zuvor erwähnt. Das Gate des N-FET 72 ist an I/O VDD angeschlossen und sein Drain in Reihe mit der Source des FET 50' auf ähnliche Weise geschaltet wie der Anschluß des N-FET 76 der dritten Stufe 41'. Der Ausgang der dritten Stufe 41' ist vom Übergang der FETs 42' und 44' über die Leitung 52' mit dem P-FET 60 des in Fig. 2 gezeigten Ausgangstreibers 58 verbunden. Ebenso ist der Ausgang der dritten Stufe 47' vom Übergang der FETs 48' und 50' über die Leitung 54' mit dem N-FET 62 des Ausgangstreibers 58 verbunden.
• Während des Betriebs mit den Gates auf I/O VSS und den Sources auf IN VDD geschaltet, sind die P-FETs 70 und 74 gewöhnlich vollständig eingeschaltet und erzeugen niedrige Serienwiderstände, die gleich ihren charakteristischen Einschaltwiderständen zwischen IN VDD und dem Rest der dritten Stufe 41' und 47' sind. Wenn der Bus des unteren Potentials I/O VSS der Ein-/Ausgangsstromversorgung kurzzeitig durch das Umschalten der logischen Zustände einer Gruppe von Ausgangs-Kontaktstellentreibern 58 überlastet wird, so daß ein Masseprellen darauf erzeugt wird, dann sind die Gate-zu-Source-Spannungen der P-FETs 70 und 74 reduziert. Wenn die Gate-zu-Source- Spannungsreduktionen klein sind, dann bleiben die Einschaltwiderstände der P-FETs 70 und 74 zunächst unverändert; mit einer weiteren Reduzierung der Gate-zu- Source-Spannung erhöhen sich jedoch die Einschaltwiderstände der P-FETs 70 und 74 nachfolgend. Erhöhungen der Einschaltwiderstände der P-FETs 70 und 74 führen zu einer Erhöhung der Schaltzeiten der dritten Stufen 41' und 47' und somit zu einer Reduktion von Rauschen, das durch eine kurzzeitige Überlastung des I/O VSS verursacht wird. Bei geringem Rauschen auf I/O VSS kommt es zu keiner Erhöhung der Umschaltzeiten der dritten Stufen 41' und 47'.
• Der N-FET 76, dessen Gate mit I/O VDD und dessen Source mit IN VSS verbunden ist, und der N-FET 72, dessen Gate mit I/O VDD und dessen Source mit I/O VSS verbunden ist, erzeugen Vorgänge, die denen mit den P-FETs 70 und 74 etwas ähnlich sind. Auf diese Weise geschaltet, werden die N-FETs 72 und 76 normalerweise vollständig eingeschaltet und erzeugen niedrige Serienwiderstände, die gleich den charakteristischen Einschaltwiderständen zwischen I/O VSS und IN VSS und dem Rest der dritten Stufen 47' und 41' sind. Wird das obere Potential des Ein-/Ausgang- Stromversorgungsbusses I/O VDD durch das Umschalten der logischen Zustände einer Gruppe von Ausgangs- Kontaktstellentreibern 58 kurzzeitig überlastet, so daß ein transientes Rauschen darauf erzeugt wird, dann sind die Gate-zu-Source-Spannungen der N-FETs 72 und 76 reduziert. Wenn die Gate-zu-Source-Spannungsreduktionen klein sind, dann bleiben die Einschaltwiderstände der N-FETs 72 und 76 zunächst unverändert; bei einer weiteren Verringerung der Gate-zu-Source-Spannung kommt es jedoch nachfolgend zu einer Erhöhung der Einschaltwiderstände der N-FETs 72 und 76. Erhöhungen der Einschaltwiderstände der N-FETs 72 und 76 führen zu einer Verlangsamung der Umschaltraten der dritten Stufen 47' und 41' und zu einer Reduzierung des durch die kurzzeitige Überlastung von I/O VDD verursachten Rauschens. Gibt es kein erhebliches Rauschen auf I/O VDD, dann werden die Umschaltzeiten der dritten Stufe 41' und 47' nicht erhöht.
• Die P-FETs 70 und 74 werden dadurch vorübergehend die Umschaltraten begrenzen, wenn ein erhebliches Masseprellen auf I/O VSS vorhanden ist, und die N-FETs 72 und 76 werden dadurch vorübergehend die Umschaltrate begrenzen, wenn ein erhebliches transientes Rauschen auf I/O VDD vorhanden ist. Die Begrenzungseigenschaften der P-FETs 70 und 74 und der N-FETs 72 und 76 werden während der Herstellung durch Variieren ihrer kritischen Abmessungen vorherbestimmt.
• Somit kann der Ausgangspuffer 10' mit sehr hohen Umschaltraten in Abwesenheit von transientem Rauschen und Masseprellen einerseits oder mit einer selbstreduzierten Umschaltrate in Anwesenheit eines erheblichen transienten Rauschens und Masseprellens betrieben werden. Durch die Reduzierung der Umschaltrate werden das transiente Rauschen und Masseprellen auf I/O VDD und I/O VSS reduziert, wodurch das Risiko des Auftretens von Binärbitfehlern verringert wird.
• Es ist somit nunmehr verständlich, daß eine Vorrichtung offenbart wird, die das Masseprellen und transiente Rauschen reduziert, das durch die Ausgangstreiber einer integrierten Schaltung verursacht wird. Die Erfindung wurde insbesondere unter Bezugnahme auf eine bevorzugte Ausgestaltung veranschaulicht und beschrieben, es wird dem Fachmann jedoch einleuchten, daß hierin verschiedene Änderungen hinsichtlich Form, Details und Anwendungen möglich sind. So könnte diese Erfindung, die in den Ansprüchen definiert ist, auch so modifiziert werden, daß sie BiCMOS, TTL und andere Logikfamilien betreibt.

Claims (7)

1. Integrierte Schaltung, umfassend einen Kontaktstellentreiber (58), einen Puffer (10') mit einer Ausgangsstufe (41'), die mit dem genannten Kontaktstellentreiber verbunden und zwischen einem ersten und einem zweiten logischen Zustand umschaltbar ist, einen ersten und einen zweiten Stromversorgungsbus (IN VDD, IN VSS), die dazu dienen, den genannten Puffer mit Strom zu versorgen, und an denen jeweils ein erstes höheres Potential und ein erstes niedrigeres Potential auftritt, und einen dritten und einen vierten Stromversorgungsbus (I/O VDD, I/O VSS), die dazu dienen, den genannten Kontaktstellentreiber mit Strom zu versorgen, und an denen jeweils ein zweites höheres Potential und ein zweites niedrigeres Potential auftritt, gekennzeichnet durch ein erstes Steuermittel (74), das in der genannten Ausgangsstufe (41') angeordnet ist und das genannte zweite niedrigere Potential, das an dem genannten vierten Stromversorgungsbus (I/O VSS) auftritt, empfängt und darauf anspricht, so daß eine angemessene Erhöhung des genannten zweiten niedrigeren Potentials relativ zu dem genannten ersten niedrigeren Potential eine Erhöhung der Schaltzeit der genannten Ausgangsstufe bewirkt, und ein zweites Steuermittel (76), das in der genannten Ausgangsstufe (41') angeordnet ist und das genannte zweite höhere Potential, das an dem genannten dritten Stromversorgungsbus (I/O VDD) auftritt, empfängt und darauf anspricht, so daß eine angemessene Verringerung des genannten zweiten höheren Potentials relativ zu dem genannten ersten höheren Potential eine Erhöhung der Schaltzeit der genannten Ausgangsstufe bewirkt.

2. Integrierte Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die genannte Ausgangsstufe (41') einen Inverter (42', 44') aufweist, wobei das genannte erste Steuermittel durch einen ersten FET (74) gebildet wird, der zwischen den genannten Inverter und den genannten ersten Stromversorgungsbus (IN VDD) geschaltet ist, und das genannte zweite Steuermittel durch einen zweiten FET (76) gebildet wird, der zwischen den genannten Inverter und den genannten zweiten Stromversorgungsbus (IN VSS) geschaltet ist, wobei die Gates des genannten ersten und des genannten zweiten FET (74, 76) jeweils mit dem genannten vierten und dem genannten dritten Stromversorgungsbus (I/O VSS, I/O VDD) verbunden sind, so daß eine angemessene Erhöhung des genannten zweiten niedrigeren Potentials eine Erhöhung des Einschaltwiderstandes des genannten ersten FET (74) bewirkt, und so daß eine angemessene Verringerung des genannten zweiten höheren Potentials eine Erhöhung des Einschaltwiderstandes des genannten zweiten FET (76) bewirkt.

3. Integrierte Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß der genannte erste und der genannte zweite FET (74, 76) jeweils ein P-FET bzw. ein N-FET ist.

4. Integrierte Schaltung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch eine zweite Ausgangsstufe (47'), ein drittes Steuermittel (70), das in der genannten zweiten Ausgangsstufe angeordnet ist, um das genannte zweite niedrigere Potential, das an dem genannten vierten Stromversorgungsbus (I/O VSS) auftritt, zu empfangen und darauf anzusprechen, so daß eine angemessene Erhöhung des genannten zweiten niedrigeren Potentials eine Erhöhung der Schaltzeit der genannten zweiten Ausgangsstufe bewirkt, und ein viertes Steuermittel (72), das in der genannten zweiten Ausgangsstufe (47') angeordnet ist, um das genannte zweite höhere Potential, das an dem genannten dritten Stromversorgungsbus (I/O VDD) auftritt, zu empfangen und darauf anzusprechen, so daß eine angemessene Verringerung des genannten zweiten höheren Potentials eine Erhöhung der Schaltzeit der genannten zweiten Ausgangsstufe bewirkt.

5. Integrierte Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß die genannte zweite Ausgangsstufe (47') einen zweiten Inverter (48', 50') aufweist, wobei das genannte dritte Steuermittel durch einen dritten FET (70) gebildet wird, der zwischen den genannten zweiten Inverter und den genannten ersten Strornversorgungsbus (IN VDD) geschaltet ist, und wobei das genannte vierte Steuermittel durch einen vierten FET (72) gebildet wird, der zwischen den genannten zweiten Inverter (48', 50' ) und den genannten vierten Stromversorgungsbus (I/O VSS) geschaltet ist, wobei die Gates des genannten dritten und des genannten vierten FET (70, 72) jeweils mit dem genannten vierten und dem genannten dritten Stromversorgungsbus (I/O VSS, I/O VDD) verbunden sind, so daß eine angemessene Erhöhung des genannten zweiten niedrigeren Potentials eine Erhöhung des Einschaltwiderstandes des genannten dritten FET (70) bewirkt, und so daß eine angemessene Verringerung des genannten zweiten höheren Potentials eine Erhöhung des Einschaltwiderstandes des genannten vierten FET (72) bewirkt.

6. Integrierte Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß der genannte dritte und der genannte vierte FET (70, 72) jeweils ein F-FET bzw. ein N-FET ist.

7. Integrierte Schaltung nach Anspruch 5 oder Anspruch 6, dadurch gekennzeichnet, daß der genannte Kontaktstellentreiber (58) durch die in Reihe geschaltete Kombination eines fünften und eines sechsten FET (60, 62) gebildet wird, die zwischen den genannten dritten und den genannten vierten Stromversorgungsbus (I/O VDD, I/O VSS) geschaltet ist, wobei der genannte fünfte FET (60) ein P- FET ist, der an den genannten dritten Stromversorgungsbus (I/O VDD) angeschlossen ist, und wobei der genannte sechste FET (62) ein N-FET ist, der an den genannten vierten Stromversorgungsbus (I/O VSS) angeschlossen ist, wobei eine erste Ausgangsleitung (54) der genannten zweiten Ausgangsstufe (47') an das Gate des genannten sechsten FET (62) angeschlossen ist, und wobei eine zweite Ausgangsleitung (52) der anderen Ausgangsstufe (41') an das Gate des genannten fünften FET (60) angeschlossen ist.