DE69129642T2

DE69129642T2 - Anpassungsschaltung für Übertragungsleitungen

Info

Publication number: DE69129642T2
Application number: DE69129642T
Authority: DE
Inventors: William F. Los Altos Hills California 94022 Gunning
Original assignee: Xerox Corp
Current assignee: Xerox Corp
Priority date: 1990-03-30
Filing date: 1991-03-28
Publication date: 1998-12-17
Anticipated expiration: 2011-03-29
Also published as: EP0450871A3; EP0450871A2; JP2553779B2; EP0450871B1; US5023488A; JPH04225275A; DE69129642D1

Description

Diese Erfindung betrifft Treiber und Empfänger zur Schnittstellenbildung bei digitalen CMOS-(complementary metal oxyde semiconductor = komplementäre Metalloxid/Halbleiter-) Schaltungen an Übertragungsleitungen, und insbesondere Treiber mit relativ kleiner Leistung und relativ empfindliche Empfänger zur Schnittstellenverbindung von VLSI-(very large scale integrated = in sehr hohem Maße integrierten)CMOS-Schaltungen mit abgeschlossenen Übertragungsleitungen relativ geringer Impedanz.
Digitale Computer und dergleichen enthalten oft eine Vielzahl von VLSI-Schaltungen, die zur binären Übertragung durch Einzelsegment- oder Mehrfachsegment-Übertragungsleitungen (hier kollektiv als "Übertragungsleitungen" bezeichnet) verbunden sind. Treiber und Empfänger (Aufnehmer) bilden die Schnittstellen zwischen den VLSI-Komponenten solcher Systeme und den Übertragungsleitungen. Die Übertragungsleitungen wiederum sind üblicherweise auf einem entsprechenden Substrat wie einer Schaltplatine PCB (printed circuit board) ausgebildete Leitspuren. Z.B. können sog. Mikrostrip-Bahnen und Stripleitungs- Bahnen benutzt werden, um Übertragungsleitungen zu bilden mit Impedanz-Kennwerten in der Größenordnung von etwa 50Ω - 70Ω. Darüberhinaus können, um mit Standard-Praktiken Schritt zu halten, derartige Übertragungsleitungen an ihren einander gegenüberliegenden Enden mit ihrer Kennimpedanz abgeschlossen sein. Damit kann die Ausgangslast für einen Treiber für eine solche Übertragungsleitung so tief wie 25Ω - 35Ω oder so liegen (d.h. der effektive Widerstand der parallelen Widerstandsabschlüsse für die Übertragungsleitung kann diesen Wert besitzen).
Die intern im Treiber freigesetzte Leistung Pi wird gegeben durch:
Pi = vi (1)
wobei v die über dem Treiber abfallende Spannung; und i = der durch den Treiber gezogene Strom ist.
Für eine erste Annäherung funktioniert ein Binärtreiber als offener (nichtleitender) oder geschlossener (leitender) Schalter, und so kann Gleichung (1) wie folgt umgeschrieben werden, um die Leistung zu beschreiben, die der Treiber intern freisetzt, wenn er eine abgeschlossene Übertragungsleitung ansteuert:
wobei: v&sub1; = die über dem Treiber im Leitzustand abfallende Spannung;
vt = der Spannungspegel, mit dem die Übertragungsleitung abgeschlossen ist; und
RL = die durch den Übertragungsleitung gebildete effektive Lastimpedanz ist.
So wird es offensichtlich, daß die intern durch den Treiber freigesetzte Leistung proportional dem Nenn-Spannungshub (vt-vi) des Binärsignals ist, das er an die Übertragungsleitung anlegt, und der niedrigen Nennspannungsgrenze dieses Signals (d.h. dem logischen 0"-Pegel).
Wie bekannt, ist die CMOS-Technologie zur Herstellung von VLSI- Schaltungen attraktiv, da sie relativ hohe Gate-Dichten besitzt, jedoch neigt der Spannungshub von Schiene zu Schiene von dem Nennbetrag 5V (im Nennwert 0 - 5V) von Standard-CMOS- Schaltungen dazu, die Ausgabetreiber für solche Schaltungen außerordentliche Leistungswerte immer dann intern freisetzen zu lassen, wenn die Treiber in Lasten mit niedriger Impedanz arbeiten, wie es abgeschlossene Übertragungsleitungen des vorstehend beschriebenen Typs sind. In Erkenntnis dieser Probleme sind von anderer Seite Spannungspuffer-Treiber und spannungsübersetzende Empfänger zur Schnittstellenbildung an CMOS-Schaltungen mit solchen Übertragungsleitungen vorgeschlagen worden. Insbesondere wurden Vorschläge gemacht zum Ausführen der Binärübertragungen zwischen solchen Schaltungen bei TTL- (Transistor/Transistor-Logik-) Signalpegeln (Nennwert 0 - 3,5V), bei PECL-(positive emittergekoppelte Logik)-Signalpegeln (Nennwert 3,2 - 4,2V) und bei BTL-(Rückebene-Transistor-Logik)- Signalpegeln (Nennwert 1,1 - 2,0V). Vom Standpunkt der Leistungsfreisetzung ist PECL- und BTL-Signalisierung der TTL- Signalisierung überlegen, jedoch ist PECL- und BTL-Signalisierung in CMOS relativ schwierig zu verwirklichen (tatsächlich sind die bekannten BTL-Verwirklichungen BICMOS-spezifisch). TTL-Signalisierung ist in CMOS etwas leichter zu verwirklichen, sie ergibt jedoch vom Standpunkt der Leistungsfreisetzung aus nur eine mäßige Verbesserung gegenüber Schiene/Schiene-CMOS- Signalisierung.
WO 84/00862 offenbart eine digitale Signalübertragungs- und Empfangsvorrichtung, die Differential-Sendeempfänger (16) enthält, die zwischen aktiven differentiellen Hochzieh/Tiefzieh- und passiven differentiellen Zuständen mit tiefgehaltener und hochgezogener Vorspannung an jeder der zwei Busleitungen (26, 28) wirksam sind. Es wird eine Spannungsmodus-Schaltung verwendet. Differentielle Zweidraht-Aktiv/Passiv-Schaltung und -Erfassung ist kompatibel mit gegenseitig inkompatiblen Komponenten mit fest verschalteter Logik wie TTL-Kollektorleerlauf- und TTL-Emitterleerlauf-Logik.
US-A-4 779 015 offenbart eine CMOS-Empfängerschaltung mit niedrigem Spannungshub, die einen ersten Inverter enthält, dessen Ausgang mit dem Eingang eines zweiten Inverters mit rascher Schaltwirkung in dem ersten Inverter verbunden ist auch bei geringen Eingangsspannungshüben, die durch eine Parallelschaltung erreicht werden, die den Schaltpunkt des ersten Inverters unter Beeinflussung der angelegten Eingangsspannung ändert. Dritte und vierte Inverter werden hinzugefügt, um die Treiberfähigkeit der Schaltung zu erhöhen.
US-A-4 486 753 offenbart eine Busleitungs-Ansteuerschaltung, die eine Busleitung umfaßt, welche Übertragung von Daten durch sie zuläßt, wobei ein Vorladekreis an der Busleitung angeschlossen ist zum Vorladen der Busleitung mit einem Vorladungsimpuls, und die Eingangs/Ausgangs Schaltung mit der Busleitung zum Übertragen von Daten zu und von einer ALU durch die Busleitung angeschlossen ist und eine positive Rückkoppelschaltung an der Busleitung angeschlossen ist, die eine Impedanz während eines Vorladezeitraumes zeigt, um elektrisch von der Busleitung abgetrennt zu sein, ein Vorladungspotential hält, wenn das Potential an der Busleitung gleich dem Vorladungspotential eines aktiven Zeitraumes ist, und eine Potentialdifferenz erweitert, wenn das Potential an der Busleitung sich etwas von dem Vorladungspotential unterscheidet.
Es ist deshalb offensichtlich, daß ein dringender Bedarf für Treiber mit relativ geringer Leistung und für kompatible Empfänger besteht, die wirtschaftlich und zuverlässig mit vorhandener CMOS-Technologie ausgeführt werden können, zur Schnittstellenbildung bei VLSI-CMOS-Schaltungen mit Übertragungsleitungen, die mit relativ niedriger Impedanz abgeschlossen sind. In Reaktion auf den vorstehend identifizierten Bedarf schafft diese Erfindung N-Kanal-CMOS-Treiber mit sehr breitem Kanal und offenem Drain und Kaskaden-CMOS-Empfänger zur Schnittstellenverbindung von VLSI-CMOS-Schaltungen mit Übertragungsleitungen, die durch ihre eigenen charakteristischen Widerstandsimpedanzen auf Spannungspegel in der Größenordnung von etwa 1,2 - 2,0V abgeschlossen sind. Diese GTL-(gemünzter Deskriptor) Treiber und -Empfänger arbeiten mit einem Spannungshub in der Größenordnung von etwa 0,8 - 1,4V an solchen Übertragungsleitungen zum Ausführen von Binärverbindungen zwischen CMOS-Schaltungen, die zum Arbeiten mit Standard-5V- Schiene/Schiene-Spannungshüben für ihre interne Signale gestaltet sind.
Die vorliegende Erfindung schafft eine Schnittstelle zum Abstimmen von VLSI-CMOS-Binärschaltungen mit einer abgeschlossenen Übertragungsleitung zur binären Kommunikation zwischen den Schaltungen; welche Schnittstelle Treiber umfaßt, um Binärsignale von den CMOS-Schaltungen einer Übertragungsleitung zuzuführen; wobei jeder Treiber einen N-Kanal-Transistor mit einem mit der Übertragungsleitung gekoppelten Drain, einer zu Masse zurückgeführten Source und einem zum Empfang von Binärsignalen von einer der CMOS-Schaltungen angeschlossenen Gate enthält, dadurch gekennzeichnet, daß das Gate des Transistors von ausgewählter effektiver Breite und Länge ist, wobei seine Breite mehrere Größenordnungen größer als seine Länge ist, und daß die Schnittstelle zum Schaffen von Ausgangssignalen bei Signalpegeln ausgelegt ist, die einen Signalhub von etwa 0,8 - 1,4V zwischen einem Leitungsabschluß-Spannungspegel von etwa 1,2 - 2,0V und einem Niedrigspannungspegel von etwa 0,4 - 0,6V schaffen.
Bei Aufrechterhaltung einer der detaillierteren Merkmale dieser Erfindung wird vorteilhafterweise in einem GTL-Treiber Vorsorge getroffen zum kurzen Klemmen seines Drain mit seinem Source, wenn er von einem Leitzustand in einen Nicht-Leitzustand umgeschaltet wird, wodurch die Rate verringert wird, mit der der vom Treiber gezogene Strom sich ändert, so daß er eine erhöhte Dämpfung für die Spannungsüberschwingung (manchmal als "Rückschwung" bezeichnet) und für den Massen-Aufprall zu schaffen, die bei den Tief/Hoch-Übergängen des Binärsignals wegen der Induktivität und der Kapazität in der Drain- bzw Source-Schaltung des Treibers auftreten. Weiter hat der Empfänger gemäß einem weiteren Merkmal dieser Erfindung eine Differentialgestaltung zum Stabilisieren seiner Entscheidungsschwelle von Ausführung zu Ausführung trotz der CMOS-Verfahrensveränderungen bei diesen Ausführungen.
Die vorliegende Erfindung wird nun beispielsweise mit Bezug auf die beigefügten Zeichnungen beschrieben, in welchen:
Fig. 1 ein vereinfachtes schematisches Schaltbild einer Reihe von VLSI-CMOS-Schaltungen ist, die mit einer Übertragungsleitung über Schnittstellen verbunden sind;
Fig. 2 ein vereinfachtes Schaltbild eines grundsätzlichen GTL-Treibers der vorliegenden Erfindung ist;
Fig. 3 ein vereinfachtes Schaltbild eines grundsätzlichen GTL-Empfängers ist;
Fig. 4 ein vereinfachtes Schaltbild eines weiterentwickelten GTL-Treibers ist; und
Fig. 5 ein vereinfachtes Schaltbild eines weiterentwickelten GTL-Empfängers ist.
Zur Identifizierung gleicher Teile werden in dieser ganzen Beschreibung gleiche Bezugszeichen benutzt.
In Fig. 1 ist zu sehen, daß eine Vielzahl von VLSI-CMOS-Schaltungen 11-13 (die nur in relevanten Teilen dargestellt sind) vorhanden ist, die mit einer Übertragungsleitung 14 für binäre Verbindungen über Schnittstellen verbunden sind. Die Schaltungen 11-13 sind typischerweise funktionell aufeinander bezogene Teile eines "Chip-Satzes", z.B. für einen (nicht dargestellten) Digitalcomputer. Dementsprechend kann in der Praxis die Übertragungsleitung 14 eine von verschiedenen allgemein gleichartigen Leitspuren sein, die an einem entsprechenden Substrat wie einer (ebenfalls nicht gezeigten) PCB ausgebildet sind, um ein NBit-breiten Bus zu bilden, wobei N durch die Computer- Architektur bestimmt ist.
Wie einzusehen ist, können die Schnittstellen zwischen den Schaltungen 11-13 und Übertragungsleitung 14 in einer Umgebung des vorangehend beschriebenen Typs verschiedene Formen annehmen. Einige von ihnen können so konf iguriert sein, daß sie als Sendeempfänger (tranceivers) arbeiten, so daß sie einen Treiber 16 und einen Empfänger 17 besitzen, die über einen gemeinsam genutzten oder gemeinsamen Knoten 18 (siehe die für die Schaltung 11 gezeigte Schnittstelle) mit der Übertragungsleitung 14 gekoppelt sind, andere können nur einen Treiber 16 für einen reinen Sendebetrieb (siehe die für die Schaltung 12 gezeigte Schnittstelle) und der andere nur einen Empfänger 17 für reinen Empfangsbetrieb besitzen (siehe die für die Schaltung 13 gezeigte Schnittstelle). Während jede der Schaltungen 11-13 so dargestellt ist, daß sie nur eine Schnittstelle besitzt, enthält üblicherweise jede Schaltung verschiedene Schnittstellen, von denen manche bidirektional und andere wieder unidirektional sein können.
Nach Fig. 2 werden die GTL-Treiber und -Empfänger dieser Erfindung zum Ausführen von Binärübertragungen über Übertragungsleitungen relativ niedriger Impedanz benutzt, die auf Spannungspegeln in der Größenordnung von etwa 1,2 - 2,0V abgeschlossen sind. Die Übertragungsleitung 14 ist typischerweise eine Mikrochip-Bahn oder eine Stripleitungs-Bahn mit einem Kennwiderstandswert in der Größenordnung von etwa 50Ω - 70Ω, wie es bei diesem Beispiel gezeigt ist als die einander gegenüberliegenden Enden abgeschlossen auf einen geregelten Spannungspegel von 2,0V durch Widerstände 21 und 22, die zur Anpassung an ihre charakteristische Impedanz ausgewählte Werte haben. Das bedeutet, daß der Treiber 16 in eine Last von grob 25Ω - 35Ω arbeitet (d.h. den effektiven Widerstandswert der parallelen Abschlußwiderstände 21 und 22). Andere Treiber sind allgemein mit der Übertragungsleitung verbunden (siehe Fig. 1), jedoch ist nur einem Treiber die Steuerung der Übertragungsleitung 14 zu einem gegebenen Zeitpunkt gewährt. Beim Einhalten einer der im einzelnen dargelegten Aspekte dieser Erfindung wird Vorteil aus den geringen Größen der Merkmale (2,0um und weniger) gezogen, die mit moderner CMOS-Technologie realisiert werden können, um sicherzustellen, daß die Treiber 16 keine bedeutsame kapazitive Last an der Übertragungsleitung 14 verursachen, wenn sie inaktiv sind.
Gemäß der vorliegenden Erfindung umfaßt jeder Treiber 16 einen NKanal-CMOS-Transistor 25 mit sehr breitem Kanal und offenem Drain zum Übertragen von Binärsignalen zu der Übertragungsleitung 14 von einer mehr oder weniger herkömmlichen (nur in relevanten Teilen gezeigten) CMOS-Signalquelle 26 und zum wirksamen Isolieren der Übertragungsleitung 14 gegen die gewöhnliche 5V-Schienen/Schienen-Signalquelle 26. Um diese Funktionen auszuführen, ist der Transistor 25 mit seinem Gate an dem Ausgang der Signalquelle 26 angeschlossen, sein Drain ist mit der Übertragungsleitung 14 verbunden und seine Source zur Masse zurückgeführt (d.h. an den gleichen Referenzpegel wie die 0V-Schiene der Signalquelle 26). Obwohl nur ein einzelner Transistor 25 gezeigt ist, ist zu verstehen, daß er hergestellt werden kann durch paralleles Verbinden jeder Anzahl von NKanal- Transistoren miteinander, da solcher Parallelismus ein notwendiges oder erwünschtes Hilfsmittel in einigen Situationen sein kann zur Herstellung eines Transistors 25 mit der gewünschten effektiven Kanalbreite, wie vollständiger nachfolgend beschrieben wird.
Wie einzusehen ist, hängt die Rate, mit der der Transistor 25 auf Übergänge in dem durch die Signalquelle 26 zugeführten Binärsignal reagiert, von der Rate ab, mit der seine Gate- Kapazität sich auf- bzw. entlädt. Deshalb ist beim Betrieb mit höheren Frequenzen die Ausgangsstufe der Signalquelle 26 vorteilhafterweise ein Inverter, der einen P-Kanal-Transistor 27 und einen N-Kanal-Transistor 28 umfaßt. Die Transistoren 27 und 28 sind in einer standardmäßigen Inverterschaltung verbunden. Insbesondere sind ihre Gates parallel mit einem Signalknoten 29 in einer Signalquelle 26 verbunden, ihre Drains sind parallel mit dem Gate des Transistors 25 verbunden und ihre Sources jeweils mit der 5V- und der 0V-Schiene der Signalquelle 26.
Wenn im Betrieb das Signal am Knoten 29 auf einen tiefen Logikpegel (logisch "0") abfällt, werden die Transistoren 27 und 28 jeweils leitend bzw. nichtleitend geschaltet. Damit wird die Gate-Kapazität des Transistors 25 relativ rasch durch den durch die Source/Drain-Weg des Transistors 27 fließenden Strom geladen. Das zieht das Gate des Transistors 25 zu der 5V- Schiene der Signalquelle 26 hoch und läßt deshalb den Transistor 25 prompt leitend werden. Wenn andererseits das Signal am Knoten 29 auf den Logikpegel hoch ("1") anwächst, schaltet der Transistor 27 seinen Leitzustand ab, während der Transistor 28 in Leitung geht. Das läßt die Gate-Kapazität des Transistors 25 durch den über die Source/Drain-Schaltung des Transistors 28 gezogenen Strom rasch entladen, so daß das Gate des Transistors 25 relativ rasch zur 0V-Schiene der Signalquelle 26 nach unten gezogen wird, wodurch der Transistor 25 prompt nichtleitend geschaltet wird. Wie mit zusätzlichen Einzelheiten nachher beschrieben wird, kann Vorsorge für eine genauere Steuerung der Ausgangsanstiegs- und Abfallzeiten des Treibers 16 getroffen werden, es wird jedoch an dieser Stelle evident, daß der Treiber 16 zum Ansteuern der Übertragungsleitung 14 bei relativ hohen Frequenzen gut geeignet ist (d.h. Frequenzen bis zu 70 MHz o.ä. sind bei dem gegenwärtigen Stand der Technik realisierbar).
Bei genauerer Betrachtung der Art und Weise, in der der Treiber 16 die Übertragungsleitung 14 ansteuert wird verstanden werden, daß das Signalniveau an der Übertragungsleitung 14 sich im wesentlichen bei dem Spannungspegel zu stabilisieren trachtet, auf den die Übertragungsleitung 14 abgeschlossen ist (2,0V bei dieser bestimmten Ausführung), und zwar kurz nachdem der Transistor 25 aus dem Leitzustand geschaltet ist (d.h. sobald die Schaltungsübergänge ausgeklungen sind). Wenn andererseits der Transistor 25 leitend geschaltet wird, sorgt seine Source/Drain-Schaltung für einen Masse-Rückkehrweg für den Stromfluß durch die Abschlußwiderstände 21 und 22. Dementsprechend wird der Einzelpegel, auf welchen die Übertragungsleitung 14 sich dann zu stabilisieren trachtet (wiederum nachdem die Schaltungsübergänge abgeklungen sind) durch die Spannungsuntersetzung bestimmt, welchen die parallelen Abschlußwiderstände 21 und 22 und der Source/Drain-Widerstand des leitenden Transistors 25 an der Spannung ausführen, auf welche die Übertragungsleitung 14 abgeschlossen ist. Das effektive Spannungsunterteilungs-Verhältnis des Spannungsteilers wird in einer ersten Näherung durch das Verhältnis des Source/Drain-Widerstandswertes des Transistors 25 in seinem Leitzustand zu der Summe aus diesem Widerstand plus dem effektiven Widerstandswert der parallelen Abschlußwiderstände 21 und 22 bestimmt. Wenn so z.B. der niedrige ("0"-) Signalpegel an der Übertragungsleitung so gewählt ist, daß er ca. 0,6V beträgt, um einen Signalhub von etwa 1,4V zu schaffen, muß die Kanalbreite des Transistors 25 normalerweise um Größenordnungen größer als seine Kanallänge sein, um den effektiven Widerstand seiner Source/Drain-Schaltung im Leitzustand auf einen ausreichend niedrigen Pegel herabzusetzen. Das optimale Verhältnis Kanalbreite zu Kanallänge für den Transistor 25 hängt von verschiedenen Verfahrensund Anwendungs-spezifischen Variablen ab, jedoch ist ein Verhältnis von etwa 1000:1 beim gegenwärtigen Stand der Technik typisch.
Nach Fig. 3 wird gesehen, daß der Empfänger 17 entsprechend einen Schwellwertdetektor zum zuverlässigen Ableiten von GTL- Signalen von der Übertragungsleitung 14 umfaßt auch dann, wenn solche Signale durch beträchtliche Rauschanteile verzerrt sind. Zu diesem Zweck wird der Empfänger 17 so vorgespannt, daß er eine Nenn-Entscheidungsschwelle bei etwa der Mitte des Nennhubes des GTL-Signals aufweist (z.B. in diesem bestimmten Fall einen Schwellwert von etwa 1,3V), aber er weist auch charakteristischerweise einen engen Unsicherheitsbereich (typischerweise in der Größenordnung von etwa 0,1V) an beiden Seiten dieses Schwellwertes auf. Signalhubwerte an der einen oder der anderen Seite dieses Unsicherheitsbereiches haben keine Auswirkung auf den Binärpegel des durch den Empfänger wiedergewonnenen Signals, und so wird ein derartiges (Rauschen) wirksam ausgefiltert. Dieser Unsicherheitsbereich ist ein Bereich der Doppeldeutigkeit, und so ist er erwünschtermaßen sehr eng. Sobald jedoch das Signal an der Übertragungsleitung 14 durch diesen Unsicherheitsbereich hindurchtritt, ändert sich der Binärzustand des Signals, das der Empfänger zurückgewinnt in vorhersagbarer Weise.
Insbesondere enthält der Empfänger 17, wie gezeigt, einen Kaskaden-Schwellwertdetektor relativ hoher Geschwindigkeit, der aus einem N-Kanal-Transistor 31 und einem P-Kanal-Transistor 32 besteht. Bei dem Transistor 31 ist die Source mit der Übertragungsleitung 14 verbunden, sein Gate mit der Vorspannungszufuhr 33 und sein Drain mit dem Drain des Transistors 32, bei dem wiederum die Source mit der 5V-Schiene verbunden und das Gate an Masse zurückgeführt (d.h. mit einer 0V-Schiene verbunden) ist. Die Vorspannungsversorgung 33 legt eine Vorspannung an das Gate des Transistors 31 an, die ihn zum Schalten in den Leitzustand und aus ihm heraus bringt, wenn das GTL-Signal an der Übertragungsleitung 14 jeweils nach unten bzw. nach oben durch die Mitte seines Nennhubes schwingt (d.h. durch die Nenn- Entscheidungsschwelle). Der Source/Drain-Strom für den Transistor 31 wird jedoch durch den Source/Drain-Weg des Transistors 32 gezogen, so daß die Spannung an den beiden Drain-Anschlüssen dazu neigt, zuzunehmen bzw. abzunehmen, wenn der Spannungspegel des anliegenden GTL-Signals durch die Entscheidungsschwelle nach oben bzw. nach unten schwingt. Ein Inverter 35 verstärkt die Spannung an den Drain-Anschlüssen der Transistoren 31 und 32, um ein Kanten-getriebenes D-Flip-Flop dahin zu bringen, an der vorderen Kante des nächsten Taktimpulses seinen Q-Ausgang zu hohen ("1") bzw. niedrigen ("0") CMOS-Logikpegeln umzuschalten, wenn das GTL-Eingangssignal über etwa 1,4V ansteigt bzw. unter etwa 1,2V abfällt.
Verschiedene Abänderungen und Verbesserungen können an dem Treiber und dem Empfänger vorgenommen werden. Beispielsweise kann, wie in Fig. 4 gezeigt, eine Vorkehrung bei dem Treiber getroffen werden, um einige der Schaltübergänge zu dämpfen, die erzeugt werden, wenn der Transistor 25 in den Leitzustand bzw. aus ihm heraus geschaltet wird. Diese Verbesserungen und die Verbesserungen, die nachfolgend für den Empfänger beschrieben werden, erlauben es, den GTL-Signalhub auf einen Hub von etwa 0,8V zwischen einer oberen Grenze von ca. 1,2V und einer unteren Grenze von etwa 0,4V reduzieren zu lassen.
Einige der mühevolleren Schaltübergänge treten auf, wenn der Transistor 25 von einem Leitzustand in einen Nicht-Leitzustand geschaltet wird. Die Drain-seitige parasitäre Packungsinduktivität 41 und die Drain-seitige parasitäre Kapazität 42 und 43 des Transistors 25 bilden eine Einschwingschaltung, die dazu neigt, die Spannung an der Übertragungsleitung 14 ihre normale obere Grenze um einen wesentlichen Grenzbereich zu überschwingen, und während eines verlängerten Zeitraumes zu schwingen. In gleicher Weise bilden die Source-seitige parasitäre Packungsinduktivität 44 und die Source-seitige parasitäre Kapazität 45 und 46 des Transistors 25 einen weiteren Einschwingkreis, der dazu neigt, eine möglicherweise mühevoll oszillierende "Erdprell-"Störung der Referenzspannung an der 0V-Schiene der Host- CMOS-Schaltung zu verursachen. Deshalb wird, um diese Schaltübergänge zu reduzieren, der Treiber 16a vorteilhafterweise mit einem Rückkoppelkreis 51 ausgestattet, um kurz den Drain des Transistors 25 mit seinem Gate zu verbinden, wenn der Transistor 25 von einem Leit- in einen Nicht-Leitzustand geschaltet wird. Der Rückkoppelkreis 51 enthält entsprechend ein Paar N- Kanal-Transistoren 52 und 53, bei denen die Source/ Drain- Schaltungen in Reihe zwischen dem Drain und dem Gate des Transistors 25 verbunden sind. Der Eingangsknoten 29 für den Treiber 16a ist mit dem Gate des Transistors 52 gekoppelt, jedoch besteht da eine asymmetrische Inverterstufe 55 zwischen dem Knoten 29 und dem Gate des Transistors 25, und zwei zusätzliche Inverterstufen 56 und 57 bestehen zwischen dem Inverter 55 und dem Gate des Transistors 53.
Im Betrieb hält ein tiefes ("0"-) Logikpegelsignal des Eingangsknotens 29 den Transistor 52 in einem Nicht-Leitzustand und die Transistoren 25 und 53 in ihren Leitzuständen. Kurz nachdem der Logikpegel des Signals am Knoten 29 auf einen hohen ("1"-) Logikpegel angestiegen ist, schaltet der P-Kanal-Transistor 61 und der N-Kanal-Transistor 62 der asymmetrischen Inverterstufe 55 aus dem Leitzustand bzw. in diesen. Der Transistor 62 neigt dazu, das Gate des N-Kanal-Transistors 29 zur Masse nach unten zu ziehen, wird jedoch der Transistor 52 nun in Leitung geschaltet, schließt er einen Rückkoppelweg zwischen dem Drain und dem Gate des Transistors 25. Der Transistor 62 ist relativ schwach (d.h. er hat einen beträchtlich höhere Source/Drain-Widerstand als die anderen Transistoren), und so wird der größte Teil des Entladestroms für die Gate-Kapazität des Transistors 25 durch die Drain/Source-Schaltung des Transistors 25 über die Transistoren 52 und 53 gezogen. Da die Gate- Spannung des Transistors 25 abfällt, wächst seine Drain-Spannung an. Der durch die Transistoren 52 und 53 geschaffene Rückkoppelweg verhindert jedoch das Anwachsen der Drain-Spannung des Transistors 25 auf einen Pegel, der beträchtlich über seiner Gate-Spannung liegt. Das begrenzt die Rate, mit der der durch die parasitären Induktivitäten 41 und 42 fließende Strom sich ändert, wodurch die Raten begrenzt werden, mit welchen die Drain-seitigen Kapazitäten 42 und 43, die Source-seitigen Kapazitäten 45 und 46 und die Gate-Substrat-Kapazität 68 sich entladen (wie man sieht, entlädt sich die Kapazität 68 zur Source-Seite des Transistors 25 über einen Substrat-Widerstand 69).
Dementsprechend werden die Drain-seitige Spannungsüberschwingung und die Source-seitige Massenprellung gedämpft. Schließlich fällt etwa eine Nanosekunde, nachdem der Transistor 52 in den Leitzustand geschaltet hat, das Ausgangssignal der letzten Inverterstufe 57 auf einen tiefen ("0"-) Logikpegel ab, so daß die Rückkoppelschleife dann wieder geöffnet wird, um zuzulassen, daß der Transistor 25 vollständig aus dem Leitzustand schaltet.
Wendet man sich nun Fig. 5 zu, so sieht man, daß der Empfänger 17 eine Vorspannungsschaltung 71 zur Herabsetzung seiner Empfindlichkeit auf Verfahrensparameter-Veränderungen und auf Störungen im Massenspannungspegel besitzt, wie sie durch Erdprelleffekte verursacht werden können. Die Vorspannungsschaltung 71 umfaßt einen P-Kanal-Transistor 72 und einen als Diode gestalteten N-Kanal-Transistor 73 zum Aufrechterhalten einer konstanten Vorspannung an dem Gate des Transistors 31. Die Transistoren 72 und 73 sind mit den Transistoren 32 bzw. 31 identisch, so daß alle Verfahrensparameter-Änderungen im wesentlichen die gleiche Auswirkung auf die Transistoren 72 und 73 wie auf die Transistoren 31 und 32 besitzen.
Im Betrieb werden die Transistoren 32 in den Leitzustand vorgespannt durch die Spannung, die über einem im wesentlichen konstanten Widerstand 75 abfällt, der einen festliegenden Vorspannungsstrom Ibias durch den Source/Drain-Kreis eines Diodenkonf igurierten P-Kanal-Transistors 76 zieht. Der Transistor 76 ist an die Transistoren 32 und 72 angepaßt, so daß sie alle im allgemeinen in der gleichen Weise durch Verfahrensparameter- Veränderungen beeinflußt werden. Die an den Transistor 72 angelegte Gate-Spannung läßt den Transistor 73 einen konstanten Strom ziehen, jedoch ist die Source des Transistors 73 auf den normalen Entscheidungsschwellwert-Spannungspegel (in diesem Fall 0&sub1;8V) vorgespannt, so daß die Gates der Transistoren 31 und 73 bei einem Spannungspegel gehalten werden, der im wesentlichen gleich der Gate/Source-Spannung des Transistors 73 plus dem Entscheidungsschwellwert-Spannungspegel ist. Wenn die Transistoren 31 und 73 im wesentlichen die gleichen sind, bedeutet das, daß der Transistor 31 in den Leitzustand hinein und aus diesem heraus fast genau dann schaltet, wenn der GTL- Signalpegel durch den Entscheidungsschwellwert Spannungspegel hindurchtritt. Wie zuvor wird der Spannungspegel an dem Drain des Transistors 31 durch den Inverter 35 verstärkt und dann an den Einlaß des D-Flip-Flops 36 angelegt, aber der Q-Ausgang des Flip-Flops ist nun zum Umschalten vorbereitet, wenn das GTL- Signal an der Übertragungsleitung unter ca. 0,7V abfällt und über annähernd 0,9V ansteigt.
Es ist zu verstehen, daß die vorliegende Erfindung wirtschaftliche und zuverlässig arbeitende Treiber und Empfänger zur Schnittstellenbildung für VLSI-CMOS-Schaltungen mit Übertragungsleitungen ergibt. Darüberhinaus geben die Treiber intern relativ wenig Leistung frei und können so ausgelegt werden, daß sie durch die parasitäre Induktivität und Kapazität der VLSI- Schaltungen verursachte Störungen begrenzen. Die Empfänger haben andererseits die Empfindlichkeit und Rauschimmunität, die zum Rückgewinnen der Niedrigspannungs-Signale mit geringem Hub erforderlich ist, die durch die Treiber zugeführt werden, auch wenn diese Signale von wesentlichem Rauschen begleitet sind.

Claims

1. Schnittstelle zum Abstimmen von VLSI-CMOS-Binärschaltungen (11-13) mit einer abgeschlossenen Übertragungsleitung (14) zur binären Kommunikation zwischen den Schaltungen; welche Schnittstelle umfaßt

Treiber (16), um Binärsignale von den CMOS-Schaltungen (26) einer Übertragungsleitung (14) zuzuführen; wobei jeder Treiber einen N-Kanal-Transistor (25) mit einem mit der Übertragungsleitung gekoppelten Drain&sub1; einer zu Masse zurückgeführten Source und einem zum Empfang von Binärsignalen von einer der CMOS-Schaltungen angeschlossenen Gate enthält, dadurch gekennzeichnet, daß das Gate des Transistors von ausgewählter effektiver Breite und Länge ist, wobei seine Breite mehrere Größenordnungen größer als seine Länge ist, und daß die Schnittstelle zum Schaffen von Ausgangssignalen bei Signalpegeln ausgelegt ist, die einen Signalhub von etwa 0,8 - 1,4V zwischen einem Leitungsabschluß-Spannungspegel von etwa 1,2 - 2,0V und einem Niedrigspannungspegel von etwa 0,4 - 0,6V schaffen.

2. Schnittstelle zum Abstimmen einer abgeschlossenen Übertragungsleitung (14) mit VLSI-CMOS-Binärschaltungen (11-13) zur binären Kommunikation zwischen den Schaltungen bei Signalpegeln, die einen Signalhub von etwa 0,8 - 1,4V zwischen dem Leitungsabschluß-Spannungspegel von etwa 1,2 - 2,0V und einem niedrigen Spannungspegel von etwa 0,4 - 0,6V schaffen; wobei die Schnittstelle umfaßt:

Empfänger (17) zum Zuführen von Binärsignalen von der Übertragungsleitung (14) zu den CMOS-Schaltungen (11-13), dadurch gekennzeichnet, daß jeder Empfänger einen N-Kanal- Transistor (31), einen P-Kanal-Transistor (32), Mittel zum Zuführen einer Referenzspannung und Mittel zum Zuführen einer Vorspannung enthält, der N-Kanal-Transistor (31) eine mit der Übertragungsleitung gekoppelte Source, einen Drain und ein mit der Referenzspannung gekoppeltes Gate aufweist; der P-Kanal-Transistor (32) eine mit einer Stromversorgung gekoppelte Source, einen mit dem Drain des N-Kanal-Transistors gekoppelten Drain und ein mit der Vorspannung gekoppeltes Gate aufweist, wobei die Vorspannung so ausgewählt ist, daß sie den P-Kanal-Transistor (32) zum Leiten vorspannt; und die Referenzspannung ausgewählt ist, den N- Kanal-Transistor in den Leitzustand und aus diesem heraus zu schalten, wenn das Signal an der Übertragungsleitung unter einen Entscheidungsschwellwert abfällt bzw. über diesen ansteigt, der nahe der Mitte des Signalhubs liegt.

3. Zusammengesetzte Schnittstelle, welche die Schnittstelle nach Anspruch 1 und die Schnittstelle nach Anspruch 2 enthält.

4. Schnittstelle nach Anspruch 2 oder 3, bei der jeder Empfänger weiter einen mit den Drains der Transistoren (31, 32) gekoppelten Verstärker (35) und ein mit dem Verstärker gekoppeltes Flip-Flop (36) enthält, wobei das Flip-Flop zum Schalten von einem Zustand in einen anderen vorbereitet ist, wenn das Signal an der Übertragungsleitung (14) um eine vorgewählte Größe unter eine Entscheidungsschwelle abfällt bzw. über diese ansteigt.

5. Schnittstelle nach Anspruch 1, 3 oder 4, bei der jeder Treiber weiter enthält:

ein normal gesperrtes Schaltermittel (51), das zwischen der Source und dem Gate des N-Kanal-Transistors (25) gekoppelt ist; und

Mittel (55,77) zum zeitweiligen Freigeben des Schaltermittels (51) jedesmal dann, wenn der Transistor (25) von einem leitenden Zustand in einen nichtleitenden Zustand geschaltet wird, um dadurch für einen ausreichenden Zeitraum einen Gegenkoppelweg von der Source zum Gate des Transistormittels (25) zu schaffen, um Schaltübergänge an der Source und dem Drain des Transistormittels wesentlich zu dämpfen.