DE19700045A1

DE19700045A1 - CMOS-Ausgangspuffer mit hoher Stromsteuerfähgikeit bei niedrigem Rauschen

Info

Publication number: DE19700045A1
Application number: DE19700045A
Authority: DE
Inventors: Hwang-Cherng Chow
Original assignee: Industrial Technology Research Institute ITRI
Current assignee: Industrial Technology Research Institute ITRI
Priority date: 1996-11-20
Filing date: 1997-01-02
Publication date: 1998-07-09
Also published as: US5854560A

Description

Vorbemerkung zu anhängigen Anmeldungen

Die US-Patentanmeldung 80/623,350 mit dem Titel "CMOS Bidirectional Buffer Without Enable Control Signal" wurde am 28.03.1996 für Hwang-Cherng Chouw eingereicht und die US- Patentanmeldung 08/623,583 mit dem Titel "CMOS Output Buffer With Reduced L.di/dt Noise" wurde am 28.03.1996 für Hwang- Cherng Chow eingereicht. Die vorgenannten Anmeldungen wurden auf die Anmelderin dieser Patentanmeldung übertragen. Der Inhalt der obengenannten Anmeldungen ist für den Gegenstand der vorliegenden Anmeldung relevant und wird daher durch Bezugnahme in die Offenbarung dieser Anmeldung eingeschlossen.

Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich allgemein auf integrierte CMOS-Schaltungen und insbesondere auf eine verbesserte CMOS-Ausgangspufferschaltung mit hohem Steuerstrom und vermindertem Rauschen, bei der das Auftreten eines Kurzschlußstroms vermieden ist.

Hintergrund der Erfindung

Eine integrierte Schaltung enthält innere Schaltungskomponenten, die ein digitales Ausgangssignal zur Übertragung an andere äußere Schaltzungen erzeugt. Um die erforderliche Spannung an den Ausgangssignalanschlüssen der integrierten Schaltung zu erzeugen, ist die integrierte Schaltung überlicherweise mit einem oder mehreren Ausgangspuffern versehen. Der Ausgangspuffer hat Transistoren hoher Stromsteuerfähigkeit, die einen Anschluß oder Flag, der mit dem Ausgangssignalstift verbunden ist, auf die erforderliche Spannung (hoch oder niedrig) bringen kann, um den richtigen logischen Wert (logisch "1" oder logisch "0" des Ausgangssignals mitzuteilen.

Fig. 1 beschreibt einen ersten konventionellen Ausgangspuffer. Das auszugebende Ausgangssignal wird durch eine innere Schaltung 10 zum Eingang von einem oder mehreren Vortreiberschaltungen I101 oder I102 übertragen. Beispielhaft sind Vortreiberschaltungen I101 und I102 Inverter. Der Vortreiber I101 enthält ein PMOS-Transistor P101 und einen NMOS-Transistor N101, die in einer üblichen Gegentaktinverterschaltung angeordnet sind. Das heißt, die Trainelektroden der Transistoren P101 und N101 sind gemeinsam mit dem Ausgang des Vortreibers I101 verbunden. Die Gates der Transistoren P101 und N101 sind gemeinsam mit dem Eingang des Vortreibers I101 verbunden und empfangen das auszugebende Ausgangssignal von der internen Schaltung 10. Die Sourceelektrode des Transistors P101 ist mit einer Stromversorgungsspannung V_DD verbunden, und die Sourceelektrode des Transistors N101 ist mit einer Versorgungsspannung V_SS verbunden, wobei V_DD größer als V_SS ist. (Beispielhaft ist V_DD auch der "hohe" Spannungspegel, und V_SS ist der "niedrige" Spannungspegel. Typischerweise ist V_DD gleich drei oder fünf Volt, während V_SS gleich Null Volt ist). In gleicher Weise enthält der Vortreiber I102 einen PMOS-Transistor P102 und NMOS-Transistor N102, die in einer gewöhnlichen Gegentaktinverterschaltung angeordnet sind.

Die Vortreiberschaltungen I101 und I102 geben eine Spannung entsprechend dem Komplement des logischen Wertes des Ausgangssignals ab. Wenn somit das Ausgangssignal eine logische "1" ist, dann geben die Vortreiber I101 und I102 eine niedrige Spannung ab, die einem logischen Wert "0" entspricht. Wenn andererseits das Ausgangssignal eine logische "0" ist, dann geben die Vortreiber I101 und I102 einen logisch hohen Wert ab, entsprechend einem logischen Wert "1". Das vom Vortreiber I101 ausgegebene Signal wird als ein Freigabesignal an den Gates von PMOS-Treibertransistoren P103, P104 und P105 empfangen. Das vom Vortreiber I102 abgegebene Signal wird als Freigabesignal an den Gates der Treibertransistoren N103, N104 und N105 empfangen. Wie dargestellt, ist ein Widerstand R zwischen die Gates der Treibertransistoren P103 und P104 geschaltet, und ein weiterer Widerstand R ist zwischen die Gates der Treibertransistoren P104 und P105 geschaltet. In gleicher Weise ist ein Widerstand R zwischen die Gates der Treibertransistoren N103 und N104 sowie zwischen die Gates der Treibertransistoren N104 und N105 geschaltet. Diese Widerstände R können von einer widerstandsleitenden, polykristallinen Siliziumgateverbindung sein, die seriell die Gates der Treibertransistoren P103 bis P105 bzw. N103 bis N105 verbindet.

Die Treibertransistoren P103 bis P105 bilden zusammen einen großen PMOS-Transistor mit hoher Stromsteuerfähigkeit. In gleicher Weise bilden die Treibertransistoren N103 bis N105 zusammen einen großen NMOS-Transistor mit hoher Stromsteuerfähigkeit. Wenn die Treiberstransistoren P103 bis P105 freigeschaltet sind, treiben sie den Anschluß/Flag T auf eine hohe Spannung (entsprechend einer logischen "1"), indem Strom an den Anschluß/Flag T gelegt wird. Andererseits legen die Treiberstransistoren N103 bis N105, wenn freigeschaltet, den Anschluß/Flag T auf eine niedrige Spannung (entsprechend einer logischen "0"), indem ein Strom vom Anschluß/Flag T abgeleitet wird.

Es sei zunächst der Betrieb im stetigen Zustand erläutert. Wenn das Ausgangssignal logisch "1" ist, wird eine hohe Spannung den Gates der Transistoren P101, N101 des Vortreiber/Inverters I101 zugeführt und den Gates der Transistoren P102, N102 des Vortreibers/Inverters I102 zugeführt. Die Transistoren P101 und P102 sind daher ausgeschaltet und die Transistoren N101 und N102 eingeschaltet. Ein niedriges Spannungssignal entsprechend dem komplementären logischen Wert (d. h. logisch "0") des Ausgangssignals (d. h. logisch "1") wird von den Vortreibern/Invertern I101, I102 an die Gates der Treibertransistoren P103 bis P105 und an die Gates der Treibertransistoren N103 bis N105 ausgegeben. Als Folge davon werden die Treibertransistoren P103 bis P105 eingeschaltet und die Treibertransistoren N103 bis N105 ausgeschaltet. Die Treibertransistoren P103 bis P105 bringen den Anschluß/Flag T auf eine hohe Spannung entsprechend einer logischen "1".

Wenn das Ausgangssignal logisch "0" ist, wird eine niedrige Spannung den Gates der Transistoren P101, N101 des Vortreibers/Inverters I101 und den Gates der Transistoren P102, N102 des Vortreibers/Inverters I102 zugeführt. Die Transistoren N101 und N102 werden daher ausgeschaltet und die Transistoren P101 und P102 eingeschaltet. Ein hohes Spannungssignal entsprechend dem komplementären logischen Wert (d. h. logisch "1") des Ausgangssignals (d. h. logisch "0") wird von den Vortreibern/Invertern I101, I102 an die Gates der Treiberstransistoren P103 bis P105 und an die Gates der Treibertransistoren N103 bis N105 gelegt. Als Folge davon werden die Treibertransistoren N103 bis N105 eingeschaltet und die Treibertransistoren P103 bis P105 ausgeschaltet. Die Treibertransistoren N103 bis N105 bringen den Anschluß/Flag T auf eine niedrige Spannung entsprechend einer logischen "0".

Es sei nun der Übergangsbetrieb des Ausgangspuffers betrachtet, wenn das Ausgangssignal seinen logischen Wert wechselt, d. h. von logisch "0" auf logisch "1" übergeht oder von logisch "1" auf logisch "0" übergeht. Es sei angemerkt, daß im Inverter/Vortreiber I101 der Transistor P101 größer ist als der Transistor N101. Andererseits ist beim Inverter/Vortreiber I102 der Transistor 102 größer als der Transistor P102. Dieser beeinflußt das Übergangsangssprechverhalten des Ausgangspuffers. Insbesondere wenn das Ausgangssignal von logisch "1" auf logisch "0" übergeht, schaltet der Transistor P102 schnell ein, wodurch die Treibertransistoren P103 bis P105 schnell ausgeschaltet werden. Der Transistor P102 schaltet jedoch langsam ein. Dies hat zur Folge, daß die Treibertransistoren N103 bis N105 langsamer einschalten, als die Treibertransistoren P103 bis P105 ausschalten. Umgekehrt, wenn das Ausgangssignal von logisch "0" auf logisch "1" übergeht, schaltet der Transistor N102 schnell ein, wodurch die Treibertransistoren N103 bis N105 schnell ausgeschaltet werden. Der Transistor N 101 schaltet jedoch langsam ein, was zur Folge hat, daß die Treibertransistoren P103 bis P105 langsam einschalten. Außerdem haben die Widerstände zwischen den Gates der Treibertransistoren P103 bis P105 oder zwischen den Gates der Treibertransistoren N103 bis N105 zur Folge, daß die Treibertransistoren P103 bis P105 oder N103 bis N105 nacheinander langsam einschalten, d. h. zunächst der Transistor P103, dann der Transistor P104 und schließlich der Transistor P105 (aufgrund der RC-Aufladezeit oder der Entladeverzögerung der Gatekapazitäten über die Widerstände).

Diese Herabsetzung der Transistorschaltgeschwindigkeit in der Übergangsbetriebsart ist wünschenswert, um Störungen zu unterdrücken. Es ist in Betracht zu ziehen, daß die Stromversorgungsspannungen V_DD und V_SS allen Vorrichtungen des integrierten Schaltungschips über einen V_DD- und einen V_SS- Versorgungsbus zugeführt werden. Aufgrund der Kapazität des Anschlusses/Flags T können die Treibertransistoren N103 bis N105 und P103 bis P105 einen hohen Augenblicksstrom mit einer hohen Übergangsgeschwindigkeit des logischen Wertes erzeugen. Dieser hohe Strom kann wiederum eine Störspannung auf dem Stromversorgungsbus aufgrund der Leiterdichte, aufgrund induktiver Wirkungen und dgl. hervorrufen. Es sei erwähnt, daß diese auf den Versorgungsbus aufgedrückte Spannung durch v = L × di/dt bestimmt ist, worin v die Störspannung, L die Induktivität der Leitungen, Packungen usw. ist und di/dt die Ableitung des Stromes nach der Zeit, hervorgerufen durch die Treibertransistoren P103 bis P105 bzw. N103 bis N105 ist. Je schneller der Strom der Treibertransistoren P103 bis P105, N103 bis N105 sich zeitlich ändert, umso größer ist die Amplitude des auf den Stromversorgungsbus aufgedrückten Störsignals. Diese unerwünschte Störspannung auf den Stromversorgungsbussen wird üblicherweise als Erdungssprung (ground bounce) bezeichnet. Dieser ist noch störender, wenn mehrere Ausgangspuffer (nicht dargestellt) gleichzeitig Übergänge mit hoher Betriebsgeschwindigkeit ausführen. Im allgemeinen vermindert eine Herabsetzung der Schaltgeschwindigkeit der Treibertransistoren P103 bis P105 und N103 bis N105 in Fig. 1 diesen Spannungsstoß auf den Stromversorgungsleitungen.

Fig. 2 beschreibt einen bekannten Ausgangspuffer, der in der US-PS 4 063 308 beschrieben ist. Dieser Ausgangspuffer von Fig. 2 hat einen Gleichförmigkeitstreiber 31 und einen Übergangstreiber 33. Zwischen Übergängen im Logikzustand des Ausgangssignals steuert der Gleichförmigkeitstreiber 31 den Anschluß 29 auf den geeigneten Logikwert. Wenn das Ausgangssignal eine logische "1" ist, gibt der Inverter 41 eine logische "0" oder niedrige Spannung an das Gates des PMOS- Transistors 37, um diesen dadurch einzuschalten, um den Anschluß 29 auf eine hohe Spannung zu bringen. Der Inverter 43 gibt eine niedrige Spannung an das Gate des NMOS-Transistors 35, der ausgeschaltet bleibt. Wenn das Ausgangssignal eine logische "0" ist, gibt der Inverter 43 eine logische "1" oder hohe Spannung an den NMOS-Transistor 35, um diesen dadurch einzuschalten, um den Anschluß 29 auf eine niedrige Spannung zu bringen. In gleicher Weise gibt der Inverter 41 eine hohe Spannung an das Gate des Transistors 37, der als Folge davon ausgeschaltet bleibt.

Die Übergangstreiberschaltung 33 arbeitet während eines Übergangs im Logikzustand des Ausgangssignals, um den Gleichförmigkeitstreiber 31 bei der Ansteuerung des Anschlusses auf die neue Spannung entsprechend dem Logikwert, auf den das Ausgangssignal übergeht, zu unterstützen. Zwei Schmitt-Träger ST1 und ST2 dienen der Ermittlung, wann das Ausgangssignal seinen logischen Wert ändert. Der Schmitt-Träger ST1 enthält drei Transistoren 42a, 42b und 42c, die in Serie geschaltet sind, und einen Transistor 42d, der zu den Transistoren 42a und 42b parallel geschaltet ist. Die Ausgänge der Transistoren 42a und 42b sind auch mit einem Inverter 46a verbunden. In gleicher Weise enthält der Schmitt-Träger ST2 eine Serienschaltung aus drei Transistoren 44a, 44b, 44c und einen Transistor 44d, der parallel zu den Transistoren 44a und 44b geschaltet ist, sowie einen Inverter 46b, der mit den Ausgängen der Transistoren 44a und 44b verbunden ist. Der Schmitt-Träger ST1 überwacht den Spannungspegel am Gates des PMOS-Transistors 37, und der Schmitt-Träger ST2 überwacht die Spannung am Gate des NMOS- Transistors 35.

Es sei nun ein Übergang im Logikwert des Ausgangssignals von logisch "1" auf logisch "0" betrachtet. Am Anfang gibt der Schmitt-Träger ST2 eine logische "1" an den Inverter 46b, der seinerseits eine logische "0" an die NOR-Schaltung 51 gibt. Die NOR-Schaltung 51 empfängt das neue Ausgangssignal vom logischen Wert "0" als zweiten Eingang. Die NOR-Schaltung 51 gibt daher eine logische "1" oder hohe Spannung an das Gate des Transistors 38. Dieser schaltet ein und unterstützt den Transistor 35 dabei, den Anschluß 29 auf eine niedrige Spannung zu bringen. In der Zwischenzeit lädt sich die Spannung am Gate des Transistors 35 auf V_DD auf. Wenn der Spannungspegel am Gate einen vorbestimmten Übergangspegel erreicht, schaltet der Schmitt-Träger ST 2, d. h. er geht von logisch "1" auf logisch "0" über. Der Inverter 46b gibt eine logische "1" an die NOR- Schaltung 51, die ihrerseits eine logische "0" oder niedrige Spannung an das Gate des NMOS-Transistors 38 legt. Als Folge davon schaltet der NMOS-Transistor 38 aus.

Es sei nun in gleicher Weise ein Übergang im logischen Zustand des Ausgangssignals von logisch "0" auf logisch "1" betrachtet. Zu Anfang gibt der Schmitt-Träger ST1 eine logische "0" an den Inverter 46a, der seinerseits eine logische "1" an die NAND- Schaltung 49 gibt. Die NAND-Schaltung 49 empfängt auch das neue Ausgangssignal vom logischen Wert "1" als zweiten Eingang. Die NAND-Schaltung 49 gibt daher eine logische "0" oder niedrige Spannung an das Gates des PMOS-Transistors 36. Dieser schaltet ein und unterstützt den Transistor 37 dabei, den Anschluß 29 auf eine hohe Spannung zu bringen. In der Zwischenzeit entlädt sich die Spannung am Gate des Transistors 37 auf V_SS. Wenn der Spannungspegel am Gate des Transistors 37 einen vorbestimmten Übergangspegel erreicht, schaltet der Schmitt-Träger ST1, d. h. er geht von logisch "0" auf logisch "1" über. Der Inverter 46a gibt eine logische "0" an die NAND-Schaltung 49, die ihrerseits eine logisch "1" oder hohe Spannung an das Gate des PMOS- Transistors 36 legt. Als Folge davon schaltet der PMOS- Transistor 36 aus.

Die Transistoren des Übergangstreibers 33 sind größer ausgeführt als jene des Gleichförmigkeitstreibers 31, um den Anschluß 39 schnell zu entladen oder zu laden und die geeignete Ausgangsspannung schnell zu erreichen. Weil jedoch die großen Transistoren nur während eines Teils der Übergangszeit eingeschaltet sind, wird die Einkopplung von Störungen auf die Stromversorgungsbusse vermindert.

Der Ausgangspuffer nach Fig. 2 ist insofern nachteilig, als er zwei Pegel-Trägerschaltungen benötigt. Die Verwendung einer Pegelträgerschaltung in einem Puffer kann nachteilig sein, weil ein anderer Schaltspannungspegel für die Überwachung des Gates eines PMOS-Transistors erforderlich sein kann, als sie benötigt wird, um das Gate eines NMOS-Transistors zu überwachen. Fernerhin kann die Herstellung von Pegeldetektorschaltungen, die bei präzisen Spannungspegeln schalten sollen, kompliziert sein. Es ist ferner anzumerken, daß Übergangstreiber sehr schnell eingeschaltet werden, nachdem das Ausgangssignal seinen Logikwert ändert. Dies führt zu einer tendenziellen Steigerung des Störumfangs, der dem Stromversorgungsbus aufgedrückt wird. Insbesondere ist der Anschluß/Flag auf dem maximalen Spannungspegel entgegengesetzter Polarität (V_DD wenn der Transistor 38 eingeschaltet ist oder V_SS, wenn der Transistor 36 einschaltet) zu dem Zeitpunkt, zu welchem der größere Übergangstreibertransistor 38 oder große Übergangstreibertransistore 36 einschaltet. Ein maximaler Treibertransistorstrom wird daher durch die Übergangsstufe 33 erzeugt, um den Anschluß/Flag auf die neue Spannung entsprechend dem Logikwert, auf den das Ausgangssignal übergeht, aufzuladen oder abzuladen.

Fig. 3 zeigt einen weiteren bekannten Puffer, der als Drei- Zustands-Ausgangspuffer bekannt ist. Ein Drei-Zustands-Puffer hat an seinem Ausgang entweder eine hohe Spannung, eine niedrige Spannung oder ein hohe Impedanz (d. h. offene Schaltung). Der Drei-Zustands-Ausgangspuffer von Fig. 3 enthält eine NAND-Schaltung I30, deren Eingang mit einem Ausgangssignal D und einem Freigabesignal Enable verbunden ist, und eine NOR- Schaltung I34, deren Eingang zur Aufnahme des Signals D und des invertierten Enable-Signals (über Inverter I1) geschaltet ist. Die Ausgänge der Schaltungen I30 und I34 sind mit dem Gate der PMOS-Vorrichtung P1 bzw. NMOS-Vorrichtung N1 verbunden. Die jeweiligen Source-Elektroden der Vorrichtungen P1 und N1 sind mit Stromversorgungsspannungen V_DD und V_SS verbunden, wobei V_DD größer als V_SS ist, während die Train-Elektroden von P1 und N2 zusammengeschaltet und mit dem Eingangsanschluß/Flag Q verbunden sind.

Wenn im Betrieb das Signal Enable niedrig ist (logisch "0"), dann befindet sich der Ausgangspuffer in seinem Zustand hoher Impedanz, so daß sowohl P1 als auch N1 ausgeschaltet sind, gleichgültig, ob das Signal D hoch oder niedrig ist. Wenn das Enable-Signal hoch ist, dann kann der Anschluß/Flag Q hoch oder niedrig angesteuert sein, je nachdem, ob das Signal D hoch oder niedrig ist.

Wenn beispielsweise das Enable-Signal logisch "1" und das Signal D logisch "0" ist, dann gibt die NAND-Schaltung I30 eine logische "1" ab, und die NOR-Schaltung I34 gibt eine logische "1" ab. Die Vorrichtung P1 ist daher ausgeschaltet, und die Vorrichtung N1 eingeschaltet. Dementsprechend bringt N1 den Anschluß/Flag Q auf eine niedrige Spannung entsprechend einer logischen "0".

Wenn jedoch das Signal D im logischen Wert übergeht, gibt es einen Zeitpunkt, zu welchem die Treibervorrichtungen P1 und N1 gleichzeitig eingeschaltet sind. Wenn dieses auftritt, existiert ein "Kurzschlußstrom" im Pfad von V_DD nach V_SS (Masse). Dieses Phänomen tritt in den Ausgangspufferschaltungen der Fig. 1 und 2 ebenfalls auf. Dieses Auftreten vergrößert den Stromverbrauch in der Pufferschaltung. Wenn große Treibertransistoren verwendet werden, um einen hohen Treiberstrom zu erzeugen, dann wächst außerdem der Kurzschlußstromverbrauch, weil die Schaltzeit der Treibertransistoren vergleichbar der Logikübergangszeit des Ausgangssignals ist.

Der Erfindung liegt daher die Aufgabe zugrunde, die Nachteile des Standes der Technik zu überwinden, indem eine Hochleistungs-CMOS-Ausgangspufferschaltung niedriger Störungen angegeben wird, die den Kurzschlußstrom vermeidet.

Übersicht über die Erfindung

Diese und andere Aufgaben werden durch die vorliegende Erfindung gelöst, wie sie in den Ansprüchen umrissen ist. Die vorliegende Erfindung gibt einen Ausgangspuffer an, der Hochleistungstreiber enthält, die den Kurzschlußstrom und die damit einhergehende Vergrößerung des Stromverbrauchs vermeiden. Darüber hinaus erzeugt der erfindungsgemäße Ausgangspuffer nur geringe Störungen der vorgenannten Art.

Im Betrieb empfängt der erste Vortreiber des Komplement (Umkehrung) des ersten Ausgangssignals und einen verzögerten Ausgang des zweiten Vortreibers. Der zweite Vortreiber empfängt das Komplement des zweiten Ausgangssignals und den verzögerten Ausgang des ersten Vortreibers. Auf diese Weise werden alle Hochzieh-(oder Herabzieh-)Transistoren vollständig eingeschaltet, bevor die Herabzieh-(oder Hochzieh-)Transistoren nacheinander ausgeschaltet werden. Ein Kurzschlußstrom, der während eines logischen Übergangs des Ausgangssignals entstehen könnte, wird daher vermieden.

Bei einer zweiten Ausführungsform der Erfindung enthalten die ersten und zweiten Treiber des Ausgangspuffers jeweils mehrere NMOS-Transistoren, d. h. die PMOS-Heraufziehtransistoren werden durch NMOS-Transistoren ersetzt. Bei dieser Ausführungsform empfängt der zweite Vortreiber den verzögerten Ausgang des ersten Vortreibers von einem Inverter.

Bei einer dritten Ausführungsform ist ein Drei-Zustands- Ausgangspuffer vorgesehen, der erste und zweite Treiber enthält, um einen Anschluß auf eine Spannung zu bringen, die einem hohen logischen Wert eines ersten Ausgangssignals und einem niedrigen logischen Wert eines zweiten Ausgangssignals entspricht. Eine erste Vortreiberschaltung enthält eine erste Logikschaltung mit einem Ausgang, der mit dem ersten Treiber verbunden ist, und einem Eingang, der mit einem Freischaltsignal und mit dem Ausgang einer zweiten Logikschaltung verbunden ist. Die zweite Logikschaltung hat einen Eingang, der mit einem invertierten ersten oder zweiten Ausgangssignal und einem zweiten Steuersignal verbunden ist. Eine zweite Vortreiberschaltung enthält eine dritte Logikschaltung mit einem Ausgang, der mit dem zweiten Treiber verbunden ist, und einen Eingang, der mit dem invertierten Freischaltsignal und mit dem Ausgang einer vierten Logikschaltung verbunden ist. Die vierte Logikschaltung hat einen Eingang, der mit dem invertierten ersten oder zweiten Ausgangssignal und mit einem ersten Steuersignal verbunden ist.

Das erste Steuersignal stellt einen verzögerten Ausgang der ersten Logikschaltung dar, und das zweite Steuersignal stellt einen verzögerten Ausgang der dritten Logikschaltung dar.

In einer vierten Ausführungsform enthält ein erster Treiber alternierende NMOS- und PMOS-Transistoren, die in Serie von einem ersten Inverter getrennt sind. Umgekehrt enthält ein zweiter Treiber alternierende PMOS- und NMOS-Transistoren, die in Serie durch einen zweiten Inverter getrennt sind.

In einer fünften Ausführungsform enthält eine integrierte Schaltung einen Anschluß und Treiber und Vortreiberschaltungen. Insbesondere sind mehrere erste und zweite Treibertransistoren vorgesehen, um den Anschluß auf eine Spannung zu bringen, die einem hohen Logikwert eines ersten Ausgangssignals bzw. einem niedrigen Logikwert eines zweiten Ausgangssignals entspricht. Eine erste Vortreiberschaltung hat einen Ausgang, der mit dem ersten Transistor in der ersten Vielzahl von Treibertransistoren verbunden ist, und hat einen Eingang, um das Komplement des ersten Ausgangssignals und ein zweites Steuersignal aufzunehmen. Eine zweite Vortreiberschaltung hat einen Ausgang, der mit dem ersten Transistor in der zweiten Vielzahl Treiberschaltungen verbunden ist, und hat einen Eingang, um das Komplement des zweiten Ausgangssignals und ein erstes Steuersignal aufzunehmen. Das erste Steuersignal stellt einen verzögerten Ausgang der ersten Vortreiberschaltung dar, und das zweite Steuersignal stellt einen verzögerten Ausgang der zweiten Vortreiberschaltung dar.

Außerdem hat eine erste Vielzahl von Logikschaltungen, die jeweils in Serie zwischen zwei aufeinanderfolgende Transistoren in der ersten Vielzahl Treibertransistoren geschaltet sind, einen Ausgang, der mit dem Gate des entsprechenden Transistors verbunden ist, und einen Eingang, um das Komplement des ersten Ausgangssignals und das erste Steuersignal aufzunehmen. Eine zweite Vielzahl Logikschaltungen, die jeweils in Serie zwischen zwei aufeinanderfolgende Transistoren in der zweiten Vielzahl Treibertransistoren geschaltet sind, hat einen Ausgang, der mit dem Gate des entsprechenden Transistors verbunden ist, und einen Eingang, um das Komplement des zweiten Ausgangssignals und das zweite Steuersignal aufzunehmen. Die Logikschaltungen, die in Serie zwischen die entsprechenden Transistoren geschaltet sind, dienen dazu, die Einschaltzeit und die Ausschaltzeit eines jeden Transistors zu beschleunigen.

Kurzbeschreibung der Zeichnungen

Die folgende detaillierte Beschreibung, die nur beispielhaft gegeben wird und nicht als Einschränkung der vorliegenden Erfindung verstanden werden soll, erläutert unter Bezugnahme auf die begleitenden Zeichnungen die Erfindung, wobei gleiche Elemente durch gleiche Bezugszeichen gekennzeichnet sind. Es zeigt:

Fig. 1 einen ersten bekannten Ausgangspuffer;

Fig. 2 einen zweiten bekannten Ausgangspuffer mit getrennten Gleichförmigkeits- und Übergangstreibern;

Fig. 3 einen dritten bekannten Ausgangspuffer mit einer Drei- Zustands-Konfiguration;

Fig. 4 einen Ausgangspuffer gemäß einer ersten Ausführungsform der vorliegenden Erfindung;

Fig. 5 einen Ausgangspuffer gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;

Fig. 6 einen Ausgangspuffer gemäß einer dritten Ausführungsform der vorliegenden Erfindung;

Fig. 7 einen Ausgangspuffer gemäß einer vierten Ausführungsform der vorliegenden Erfindung, und

Fig. 8 einen Ausgangspuffer gemäß einer fünften Ausführungsform der vorliegenden Erfindung.

Detaillierte Beschreibung der Erfindung

Fig. 4 zeigt einen Ausgangspuffer 40 gemäß einer ersten Ausführungsform der vorliegenden Erfindung. Wie dargestellt, wird das Ausgangssignal D an einen Inverter I1 angelegt. Der Inverter I1 empfängt das Ausgangssignal an seinem Eingang und gibt eine Spannung ab, die dem Komplement des Ausgangssignals entspricht, an die Eingänge der ODER-Schaltung I48 und der UND- Schaltung I45. Beispielhaft enthält der Inverter II einen PMOS- Transistor, der mit einem NMOS-Transistor zu einer gewöhnlichen Gegentakt-Inverterschaltung (nicht dargestellt) verbunden ist.

Wie dargestellt, empfangen die ODER- und UND-Schaltungen I48, I45 jeweils das invertierte Ausgangssignal. Wie später in größerem Detail erläutert wird, empfangen weiterhin die ODER- und UND-Schaltungen ein entsprechendes Steuersignal, das den verzögerten Ausgang von der entgegengesetzten Tor-Schaltung darstellt. Die ODER-Schaltung I48 empfängt somit an ihrem Eingang das Steuersignal, das den verzögerte Ausgang von der UND-Schaltung I4 darstellt. Umgekehrt erhält die UND-Schaltung I45 an ihrem Eingang das Steuersignal, das den verzögerten Ausgang der ODER-Schaltung I48 darstellt.

Das Signal, das von der ODER-Schaltung I48 ausgegeben wird, gelangt an die Gates der PMOS-Treibertransistoren P1, P2 bis Pn. Das Signal, das von der UND-Schaltung I45 ausgegeben wird, gelangt an die Gates der Treibertransistoren N1, N2 bis Nn. Wie dargestellt, ist ein Widerstand R in Serie zwischen die Gates aufeinanderfolgender Treibertransistoren geschaltet. Dieses Widerstände R können von einer widerstandskoppelnden, polykristallinen Siliziumgateverbindung gebildet sein, die seriell die Gates der Treibertransistoren P1 bis Pn bzw. N1 bis Nn verbindet.

Die Treibertransistoren P1 bis Pn bilden zusammen einen großen PMOS-Transistor mit großer Stromsteuerungsfähigkeit. In gleicher Weise bilden die Treibertransistoren N1 bis Nn zusammen einen großen NMOS-Transistor mit großer Stromsteuerungsfähigkeit. Wenn freigeschaltet, bringen die Treibertransistoren P1 bis Pn den Anschluß/Flag Q auf hohe Spannung (entsprechend einer logischen "1", indem Strom an den Anschluß/Flag Q gelegt wird. Andererseits bringen die Treibertransistoren N1 bis Nn, wenn freigeschaltet, den Anschluß/Flag Q auf eine niedrige Spannung (entsprechend einer logischen "0"), indem Strom vom Anschluß/Flag Q abgeleitet wird.

Der Betrieb des Ausgangspuffers 40 wird nun erläutert. Es sei der Zustand betrachtet, bei dem das Ausgangssignal D niedrig ist, d. h. logisch "0" ist. Eine niedrige Spannung wird somit an den Inverter I1 angelegt. Daher wird ein hohe Spannungssignal entsprechend dem komplementären logischen Wert (d. h. logisch "1" des Ausgangssignals (d. h. logisch "0") vom Inverter I1 an die ersten Eingänge der UND-Schaltung I45 und ODER-Schaltung I48 ausgegeben. Es sei an dieser Stelle angemerkt, daß die Steuersignale (die den zweiten Eingängen der Tor-Schaltungen I45 und I48 zuzuführen sind), die die Ausgänge der jeweils anderen Tor-Schaltungen darstellen, noch nicht erzeugt worden sind. Daher ist ursprünglich die ODER-Schaltung voreingestellt, eine logische "0" an ihrem zweiten Eingang zu empfangen, wenn das Ausgangssignal D niedrig ist.

Dementsprechend ist der Ausgang der ODER-Schaltung I48 logisch "1". Nachfolgend empfangen die Gates der Treibertransistoren P1 bis Pn die logische "1" von der ODER-Schaltung. Als Folge davon werden die Treibertransistoren P1 bis Pn nacheinander ausgeschaltet. Sobald das logische "1"-Signal den Steuerknoten ZTL1 erreicht (nachdem es durch den RC-Verzögerungsfaktor aufgrund der Gatekapazität und Widerstände verzögert worden ist), wird das Signal ZTL1 dem zweiten Eingang der UND- Schaltung I45 zugeführt.

Da die UND-Schaltung nun eine logische "1" an beiden Eingängen aufweist, gibt sie eine logische "1" an die Gates der Treibertransistoren N1 bis Nn ab. Als Folge davon werden die Treibertransistoren N1 bis Nn nacheinander eingeschaltet (während die Treibertransistoren P1 bis Pn ausgeschaltet bleiben). Die Treibertransistoren N1 bis Nn bringen den Anschluß/Flag Q auf eine niedrige Spannung entsprechend einer logischen "0". Es sei angemerkt, daß die Einschaltzeit der Treibertransistoren N1 bis Nn über Widerstände R so eingerichtet sind, daß die Änderungsgeschwindigkeit, die durch den großen Strom der NMOS-Treiber hervorgerufen wird, herabgesetzt wird, um den vorerwähnten Massesprung (ground bounce) zu vermindern. Sobald alle NMOS-Teibertransistoren eingeschaltet sind, ist die maximale Stromansteuerung erreicht, die die Spannung am Anschluß Q mit großer Geschwindigkeit auf V_SS herabzieht. Da alle PMOS- (Heraufzieh-)Treibertransistoren vollständig ausgeschaltet sind, bevor die NMOS-(Herabzieh-) Treibertransistoren nacheinander eingeschaltet werden, ist der Kurzschlußstrom, der im Pfad V_DD nach V_SS während des logischen Übergangs des Ausgangssignals D auftreten könnte, beseitigt.

Es sei nun der Fall betrachtet, daß das Ausgangssignal D hoch, d. h. logisch "1" ist. Es wird somit dem Inverter II eine hohe Spannung zugeführt. Somit wird ein niedriges Spannungssignal entsprechend dem komplementären logischen Wert (d. h. logisch "0") des Ausgangssignals (d. h. logisch "1") vom Inverter I1 an die ersten Eingänge der UND-Schaltung I45 und ODER-Schaltung I48 ausgegeben. Der Ausgang der UND-Schaltung ist logisch "0" (der zweite Eingang der UND-Schaltung ist auf logisch "0" vorgestellt). Anschließend empfangen die Gates der Treibertransistoren N1 bis Nn die logische "0" von der UND- Schaltung. Als Folge davon werden die Treibertransistoren N1 bis Nn nacheinander ausgeschaltet. Sobald das logische "0"- Signal den Steuerknoten ZTL2 erreicht (nachdem es durch den RC- Verzögerungsfaktor aufgrund der Gatekapazität und Widerstände verzögert worden ist), wird das Signal ZTL2 dem zweiten Eingang der ODER-Schaltung I48 zugeführt.

Da die ODER-Schaltung nun eine logische "0" an beiden Eingängen aufweist, gibt die ODER-Schaltung eine logische "0" an die Gates der Treibertransistoren P1 bis Pn. Als Folge davon werden die Transistoren P1 bis Pn nacheinander eingeschaltet (während die Treibertransistoren N1 bis Nn ausgeschaltet bleiben). Die Treibertransistoren P1 bis Pn bringen den Anschluß/Flag Q auf eine hohe Spannung entsprechend einer logischen "1". Wie oben in bezug auf die Transistoren N1 bis Nn festgestellt, ist die Einschaltzeit der Treibertransistoren P1 bis Pn über Widerstände R so eingestellt, daß die Änderungsgeschwindigkeit, die von dem großen Strom der PMOS-Treiber erzeugt wird, abnimmt, um den erwähnten Massesprung (ground bounce) zu vermindern. Sobald alle PMOS Treibertransistoren eingeschaltet sind, ist die maximale Stromsteuerung erreicht, die die Spannung am Anschluß Q mit großer Geschwindigkeit auf V_DD hinaufzieht. Da alle NMOS-(Herabzieh-)Treibertransistoren vollständig ausgeschaltet sind, bevor die PMOS-(Hochzieh-) Treibertransistoren nacheinander eingeschaltet werden, ist ein Kurzschlußstrom im Pfad zwischen V_DD und V_SS während des logischen Übergangs des Signals D vermieden.

Fig. 5 zeigt einen Ausgangspuffer 50 gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. Der Ausgangspuffer 50 ist ähnlich dem Ausgangspuffer 40 von Fig. 4 mit der Ausnahme, daß die PMOS-Hochzieh-Treibertransistoren P1 bis Pn des Puffers 40 durch NMOS-Hochzieh-Treibertransistoren Nk1 bis Nkn ersetzt sind. Aufgrund des Einsatzes der NMOS-Hochzieh- Treibertransistoren ist die ODER-Schaltung I48 durch eine NOR- Schaltung I58 ersetzt. Außerdem ist ein Inverter I4 in den Pfad von ZTL1 zum zweiten Eingang der UND-Schaltung I45 hinzugefügt, um Änderungen an Transistoren zu kompensieren. Der Betrieb des Puffers 40 ist daher im wesentlichen ähnlich dem Betrieb des Puffers 40, der oben beschrieben wurde. Selbstverständlich können vergleichbare Modifikationen an den NMOS-Herabzieh- Treibertransistoren ausgeführt werden, indem man sie durch PMOS-Transistoren ersetzt, und indem man den Rest des Puffers durch Hinzufügung von Invertern und dergleichen leicht modifiziert.

Fig. 6 zeigt einen Treiber-Zustands-Ausgangspuffer 60 gemäß einer dritten Ausführungsform der vorliegenden Erfindung. Wie zuvor angegeben, erzeugt ein Drei-Zustands-Puffer an seinem Ausgang entweder eine hohe Spannung, eine niedrige Spannung oder eine hohe Impedanz (offen Schaltung), was nach außen weitergeben wird. In Fig. 6 werden dem Puffer 60 sowohl ein Ausgangssignal D als auch ein Freischaltsignal Enable zugeführt. Das Ausgangssignal D wird einem Inverter I1 zugeführt, der das logische Komplement des Signals D abgibt. Der Ausgang von I1 wird von den ersten Eingängen der NOR- Schaltung I64 und der NAND-Schaltung I66 aufgenommen. Die zweiten Eingänge von I64 und I66 empfangen Steuersignale ZTL2 bzw. ZTL1 in einer Weise, die im wesentlichen vergleichbar jener des Ausgangspuffers 40 der ersten Ausführungsform ist.

Die Ausgänge der NOR-Schaltung 64 und der NAND-Schaltung I66 werden den ersten Eingängen der NAND-Schaltung I61 bzw. NOR- Schaltung I62 zugeführt. Der zweite Eingang von I61 empfängt das Signal Enable, während der zweite Eingang von I62 das invertierte Enable-Signal über einen Inverter I4 empfängt. Der Ausgang von I61 wird den Gates der PMOS-Treibertransistoren P1 bis Pn zugeführt, und der Ausgang von I62 ist den Gates der NMOS-Treibertransistoren N1 bis Nn zugeführt.

Wenn im Betrieb das Enable-Signal niedrig (logisch "0") ist, dann ist der Ausgangspuffer 60 in seinem hohen Impedanzzustand, so daß sowohl die Hochzieh- als auch Herabzieh- Treibertransistoren P1 bis Pn und N1 bis Nn ausgeschaltet sind, gleichgültig, ob das Signal D hoch (logisch "1") oder niedrig (logisch "0") ist, und beide PMOS- und NMOS-Transistoren sind eingeschaltet. Wenn das Enable-Signal hoch ist, dann kann der Anschluß/Flag Q hoch oder niedrig gesteuert werden, je nachdem, ob das Signal D hoch oder niedrig ist, vergleichbar, wie am Beispiel des Ausgangspuffers 40 beschrieben.

Fig. 7 zeigt einen Ausgangspuffer 70 gemäß einer vierten Ausführungsform der vorliegenden Erfindung. Der Ausgangspuffer 70 ist ähnlich dem Ausgangspuffer 40 von Fig. 4 mit der Ausnahme, daß die Hochzieh-Treibertransistoren von NMOS N1- Vorrichtungen zu PMOS P2-Vorrichtungen wechseln. In gleicher Weise wechseln die Herabzieh-Treibertransistoren von PMOS P1- Vorrichtungen zu NMOS N2-Vorrichtungen. Um den Wechsel der CMOS-Vorrichtungen zu kompensieren, sind Inverter I4 und I5 zwischen die Hochzieh- und Herabziehtransistoren geschaltet. Selbstverständlich können zusätzliche Treibertransistoren hinzugefügt werden, falls gewünscht. Außerdem sind die ODER- Schaltung I48 und die UND-Schaltung I45 des Puffers 40 durch die NOR-Schaltung I58 und die NAND-Schaltung I75 ersetzt. Der Betrieb des Puffers 70 ist im wesentlichen der gleiche wie jener des Puffers 40 und wird daher nicht nochmals beschrieben.

Fig. 8 zeigt einen Ausgangspuffer 80 gemäß einer fünften Ausführungsform der vorliegenden Erfindung. Im wesentlich enthält der Puffer 80 den Puffer 40 nach Fig. 4 mit zusätzlichen Logikschaltungen, um den Schaltvorgang eines jeden Treibertransistors zu beschleunigen.

Im einzelnen fügt der Puffer 80 eine Serienschaltung aus einer NOR-Schaltung und einen Inverter hinzu, die jeweils mit den Gates von jeweils zwei aufeinanderfolgenden Hochzieh- Treibertransistoren P2 bis P4 verbunden ist (zusätzliche PMOS- Transistoren können hinzugefügt werden, falls gewünscht) Beispielsweise ist die NOR-Schaltung I6 mit dem Gate von P2 verbunden und der Inverter I7 ist mit dem Gate von P3 verbunden. In gleicher Weise ist die NOR-Schaltung I8 mit dem Gate von P3 verbunden und der in Serie liegende Inverter I9 ist mit dem Gate von P4 verbunden. Die NOR-Schaltung I6 empfängt das invertierte Ausgangssignal D (über den Inverter I1) an ihrem ersten Eingang und empfängt das Signal ZTL1 (über die Verzögerung I4) an ihrem zweiten Eingang. Die NOR-Schaltung I8 empfängt das invertierte Ausgangssignal D (über den Inverter I1) an ihrem ersten Eingang und den Ausgang des Inverters I7 an ihrem zweiten Eingang.

Andererseits fügt der Puffer 80 eine Serienschaltung aus einer NAND-Schaltung und einen Inverter hinzu, die jeweils zwischen die Gates von zwei aufeinanderfolgenden Herabzieh- Treibertransistoren N2 bis N4 geschaltet sind (zusätzliche NMOS-Transistoren können hinzugefügt werden, falls gewünscht). Beispielsweise ist die NAND-Schaltung I10 mit dem Gate von N2 verbunden, und der zugehörige Inverter I11 ist mit dem Gate von N3 verbunden. In gleicher Weise ist die NAND-Schaltung I2 mit dem Gate von N3 verbunden, und der zugehörige Inverter I13 ist mit dem Gate von N4 verbunden. Die NAND-Schaltung I10 empfängt das invertierte Ausgangssignal D (über den Inverter I1) an ihrem ersten Eingang und das Signal ZTL2 (über Verzögerung I5) an ihrem zweiten Eingang. Die NAND-Schaltung I12 empfängt ebenfalls das invertierte Ausgangssignal D (über den Inverter I1) an ihrem ersten Eingang und den Ausgang des Inverters I11 an ihrem zweiten Eingang.

Der Betrieb des Puffers 80 ist ähnlich dem des Puffers 40. Die logischen Tor-/Inverter-Paare beschleunigen jedoch die Ausschalt- und Einschalt-Geschwindigkeiten ihrer zugehörigen Treibertransistoren. In dieser Ausführungsform ist ein logisches Tor-/Inverter-Paar nicht zwischen die Transistoren P1 und P2 bzw. N1 und N2 geschaltet. Der Pfad von P1 nach P2 erfordert daher die längste Zeit bei den Hochzieh- Treibertransistoren, und vergleichbar erfordert der Pfad von N1 nach M2 die längste Zeit bei den Herabzieh-Treibertransistoren. Dies dient der Sicherung, daß alle Hochzieh-(oder Herabzieh-) Treibertransistoren ausgeschaltet sind, bevor Herabzieh-(oder Hochzieh-)Treibertransistoren eingeschaltet werden.

Schließlich sei angemerkt, daß die obige Beschreibung nur illustrativ ist. Zahlreiche alternative Ausführungsformen können daran vom Fachmann vorgenommen werden, ohne daß vom Geist der vorliegenden Erfindung und vom Schutzumfang, wie er von den nachfolgenden Ansprüchen definiert ist, abgewichen wird.

Claims

1. Ausgangspuffer nach, enthaltend
einen ersten Treiber, um einen Anschluß auf eine Spannung zu bringen, die einem hohen logischen Wert eines ersten Ausgangssignals entspricht;
einen zweiten Treiber, um den Anschluß auf eine Spannung zu bringen, die einem niedrigen logischen Wert eines zweiten Ausgangssignals entspricht;
eine erste Vortreiberschaltung, die mit dem ersten Treiber verbunden ist, und
eine zweite Vortreiberschaltung, die mit dem zweiten Treiber verbunden ist,
wobei der erste Vortreiber das Komplement des ersten Ausgangssignals und einen verzögerten Ausgang des zweiten Vortreibers empfängt und der zweite Vortreiber das Komplement des zweiten Ausgangssignals und den verzögerten Ausgang des ersten Vortreibers empfängt.

2. Ausgangspuffer nach Anspruch 1, bei dem die ersten und zweiten Treiber mehrere Hochzieh- bzw. Herabzieh-CMOS- Transistoren enthalten, wobei die Transistoren jeweils durch einen Widerstand voneinander getrennt sind.

3. Ausgangspuffer nach Anspruch 2, bei dem die ersten und zweiten Vortreiber wenigstens eine UND-, NAND-, ODER- und/oder NOR-Schaltung enthalten.

4. Ausgangspuffer nach 3 Anspruch 3, bei der die Heraufziehtransistoren sequentiell mit einer RC-Verzögerung von dem entsprechenden Widerstand aktivieren, wenn der Ausgang des zweiten Vortreibers niedrig ist, wobei die Herabziehtransistoren sequentiell mit einer RC-Verzögerung von dem entsprechenden Widerstand aktivieren, wenn der Ausgang des ersten Vortreibers hoch ist.

5. Ausgangspuffer nach Anspruch 4, bei dem der verzögerte Ausgang der ersten und zweiten Vortreiberschaltungen durch die RC-Verzögerung verzögert ist.

6. Ausgangspuffer nach Anspruch 5, bei dem die Heraufzieh- und Herabziehtransistoren sequentiell mit der Verzögerung aktiviert werden, um einen Massestoß-(ground bouncing-)Effekt zu vermeiden.

7. Ausgangspuffer nach Anspruch 1, bei dem das Komplement des ersten und des zweiten Ausgangssignals den ersten und zweiten Vortreibern von einem Inverter zugeführt wird.

8. Ausgangspuffer nach Anspruch 1, bei dem die ersten und zweiten Treiber mehrere PMOS- bzw. MNOS-Transistoren enthalten.

9. Ausgangspuffer nach Anspruch 1, bei dem die ersten und zweiten Treiber mehrere NMOS-Transistoren enthalten, wobei der zweite Vortreiber den verzögerten Ausgang des ersten Vortreibers von einem Inverter empfängt.

10. Ausgangspuffer nach Anspruch 1, bei dem der erste Treiber erste und zweite CMOS-Vorrichtungen enthält, die in Serie von einem ersten Inverter getrennt sind, und der zweite Treiber dritte und vierte CMOS-Vorrichtungen enthält, die in Serie von einem zweiten Inverter getrennt sind.

11. Ausgangspuffer nach Anspruch 10, bei dem die ersten und vierten CMOS-Vorrichtungen NMOS-Transistoren sind und die zweiten und dritten CMOS-Vorrichtungen PMOS-Transistoren sind.

12. Dreizutands-Ausganspuffer, enthaltend:
einen ersten Treiber, um einen Anschluß auf eine Spannung zu bringen, die einem hohen logischen Wert eines ersten Ausgangssignals entspricht;
einen zweiten Treiber, um den Anschluß auf eine Spannung zu bringen, die einem niedrigen logischen Wert eines zweiten Ausgangssignals entspricht;
eine erste Vortreiberschaltung, enthaltend eine erste Logikschaltung mit einen Ausgang, der mit dem ersten Treiber verbunden ist und einem Eingang, der mit einem Freigabesignal und mit dem Ausgang der zweiten Logikschaltung verbunden ist, wobei die zweite Logikschaltung einen Eingang hat, der mit einem invertierten ersten oder zweiten Ausgangssignal und mit einem zweiten Steuersignal verbunden ist; und
eine zweite Vortreiberschaltung, enthaltend eine dritte Logikschaltung mit einem Ausgang, der mit dem zweiten Treiber verbunden ist, und einem Eingang, der mit dem invertierten Freigabesignal und mit dem Ausgang einer vierten Logikschaltung verbunden ist, wobei die vierte Logikschaltung einen Eingang hat, der mit dem invertierten ersten oder zweiten Ausgangssignal und einem ersten Steuersignal verbunden ist, wobei das erste Steuersignal einen verzögerten Ausgang der ersten Logikschaltung repräsentiert und das zweite Steuersignal einen verzögerten Ausgang der dritten Logikschaltung repräsentiert.

13. Dreizustands-Ausgangspuffer nach Anspruch 12, bei dem die ersten und vierten Logikschaltungen NAND-Schaltungen sind und die zweiten und dritten Logikschaltungen NOR-Schaltungen sind.

14. Integrierte Schaltung, enthaltend:
einen Anschluß;
eine erste Vielzahl Treibertransistoren, die den Anschluß auf eine Spannung bringen, die einem hohen logischen Wert eines ersten Ausgangssignals entspricht;
eine zweite Vielzahl Treibertransistoren, die den Anschluß auf eine Spannung bringen, die einem niedrigen logischen Wert eines zweiten Ausgangssignals entspricht;
eine erste Vortreiberschaltung mit einem Ausgang, der mit dem ersten Transistor in der ersten Vielzahl Treibertransistoren verbunden ist, und einem Eingang, der das Komplement des ersten Ausgangssignals und ein zweites Steuersignal empfängt;
eine zweite Vortreiberschaltung mit einem Ausgang, der mit dem ersten Transistor der zweiten Vielzahl Treibertransistoren verbunden ist, und einem Eingang, der das Komplement des zweiten Ausgangssignals und ein erstes Steuersignal empfängt,
wobei das erste Steuersignal einen verzögerten Ausgang der ersten Vortreiberschaltung repräsentiert und das zweite Steuersignal einen verzögerten Ausgang der zweiten verzögerten Ausgangsschaltung empfängt;
eine erste Vielzahl Logikschaltungen, die jeweils in Serie zwischen zwei hintereinanderliegende Transistoren in der ersten Vielzahl Treibertransistoren geschaltet sind, mit einem Ausgang, der mit dem Gate des entsprechenden Transistors verbunden ist, und einem Eingang, der das Komplement des ersten Ausgangssignals und das erste Steuersignal empfängt; und
eine zweite Vielzahl Logikschaltungen, die jeweils in Serie zwischen zwei hintereinanderliegende Transistoren in der zweiten Vielzahl Treibertransistoren geschaltet sind, mit einem Ausgang, der mit dem Gate des entsprechenden Transistors verbunden ist, und einem Eingang, der das Komplement des zweiten Ausgangssignals und das zweite Steuersignal empfängt.

15. Integrierte Schaltung nach Anspruch 14, bei der jede Logikschaltung der ersten und zweiten Vielzahl Logikschaltungen in Serie mit einem Inverter geschaltet ist.

16. Integrierte Schaltung nach Anspruch 15, bei der keine der ersten Vielzahl Logikschaltungen zwischen die entsprechenden ersten zwei der hintereinanderliegenden Transistoren in der ersten Vielzahl Treibertransistoren geschaltet ist und keine der zweiten Vielzahl Logikschaltungen zwischen die entsprechenden ersten und zweiten hintereinanderliegenden Transistoren der zweiten Vielzahl Treibertransistoren geschaltet ist.