HINTERGRUND DER ERFINDUNG
1. GEBIET DER ERFINDUNG
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Die Erfindung betrifft eine Metalloxid-Halbleiter(nachfolgend einfach als
"MOS" bezeichnet)-Logikschaltung. Genauer gesagt, betrifft die Erfindung
eine MOS-Logikschaltung mit verringerter Anzahl von Elementen und kleinerer
Schaltungsfläche, die mit niedrigem Energieverbrauch betrieben werden kann,
Die Erfindung betrifft ferner ein Halbleiterbauteil mit einer derartigen
MOS-Logikschaltung.
2. BESCHREIBUNG DER EINSCHLÄGIGEN TECHNIK
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In jüngerer Zeit hat eine Durchlasstransistor-Logikschaltung viel
Aufmerksamkeit als Logikschaltung auf sich gezogen. Eine
Durchlasstransistor-Logikschaltung ist gegenüber einer statischen Komplementär-MOS(nachfolgend
einfach als "CMOS" bezeichnet)-Schaltung angesichts ihrer verringerten
Anzahl von Transistoren (d. h. Elementen), und ihres schnelleren Betriebs
von Vorteil.
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Die Fig. 8 ist ein Schaltbild, das ein Beispiel einer herkömmlichen
UND(NAND)-Schaltung mit zwei Eingängen mit einer
Durchlasstransistor-Logikschaltung und einer CMOS-Latchstufe 14 zeigt. Die
Durchlasstransistor-Logikschaltung verfügt über vier NMOS(n-Kanal-MOS)-Transistoren 11-1 bis 11-
4.
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Eine UND(NAND)-Schaltung mit zwei Eingängen erhält im Allgemeinen zwei
Eingangssignale, (z. B. Signale A und B). Jedoch benötigt die in der Fig. 8
dargestellte Durchlasstransistor Logikschaltung vier Signale, d. h. Signale
A und B sowie deren jeweilige invertierte Signale AX und BX. Jeder der
NMOS-Durchlasstransistoren 11-1 bis 11-4 lässt ein Signal von logisch "0"
auf dem Pegel GND (Masse), d. h. auf einem "niedrigen" Pegel (nachfolgend
einfach als "Pegel L" bezeichnet) durch, ohne den Spannungspegel desselben
zu ändern. Jedoch lässt jeder der NMOS-Durchlasstransistoren 11-1 bis 11-4
ein Signal von logisch "1" auf einem Pegel VDD (Spannungsquellenpegel),
d. h. einem "hohen" Pegel (nachfolgend einfach als "Pegel H" bezeichnet) so
durch, dass der Spannungspegel des Signals um den Schwellenspannungspegel
der jeweiligen NMOS-Transistoren 11-1 bis 11-4 abgesenkt ist. Die CMOS-
Latchstufe 14 ist so vorhanden, um den ursprünglichen Pegel "H"
wiederherzustellen und das Lasttreibervermögen zu verbessern.
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Um den Pegel "H" auf den Pegel VDD hochzuziehen, ist es beispielsweise
bekannt, einen PMOS(p-Kanal-Feldeffekt-MOS)-Transistor als Hochziehelement
zu verwenden. Die Fig. 9 ist ein Schaltbild, das ein Beispiel einer
derartigen herkömmlichen MOS-Logikschaltung mit einer
Durchlasstransistor-Logikschaltung aus zwei NMOS-Transistoren 11-1 und 11-2 sowie zwei
PMOS-Transistoren 12-1 und 12-2 zeigt.
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Bei der in der Fig. 9 dargestellten herkömmlichen MOS-Logikschaltung wird
der NMOS-Transistor 11-1 dazu verwendet, eine Logikoperation auszuführen,
die dann gültig ist, wenn sich ein Eingangssignal auf dem Pegel "H"
befindet, während der PMOS-Transistor 12-1 dazu verwendet wird, eine
Logikoperation auszuführen, die dann gültig ist, wenn sich ein Eingangssignal auf dem
Pegel "L" befindet. So sind keine invertierten Signale erforderlich.
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Ein NMOS-Durchlasstransistor, d. h. der NMOS-Transistor 11-1, lässt ein
Signal auf dem Pegel "L" durch, ohne dessen Spannungspegel zu ändern.
Jedoch wird hinsichtlich eines Signals auf dem Pegel "H" der Spannungspegel
desselben um den Schwellenspannungspegel des NMOS-Transistors 11-1
abgesenkt. Andererseits lässt ein PMOS-Durchlasstransistor, d. h. der
PMOS-Transistor 12-1, ein Signal auf dem Pegel "H" durch, während er ein Signal auf
dem Pegel "L" so durchlässt, dass sein Spannungspegel um den
Schwellenspannungspegel des PMOS-Transistors 12-1 erhöht wird.
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Daher ist bei der in der Fig. 9 dargestellten MOS-Logikschaltung der PMOS-
Transistor 12-2 vorhanden, um das Ausgangssignal der Durchlasstransistor-
Logikschaltung auf den Pegel VDD hochzuziehen. In ähnlicher Weise ist der
NMOS-Transistor 11-2 vorhanden, um das Ausgangssignal der
Durchlasstransistor-Logikschaltung auf den Pegel GND herabzuziehen. Gemäß der Fig. 9
verfügt die Schaltung ferner über einen Inverter 13.
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Ferner ist die Fig. 10B ein Schaltbild, das eine herkömmliche
Logikschaltung unter Verwendung invertierter Eingangssignale zeigt. Die Fig. 10A ist
ein Schaltbild,
das eine herkömmliche CMOS-Schaltung mit verbesserter
Konfiguration gegenüber der in der Fig. 10B dargestellten Logikschaltung
zeigt, die ohne Verwendung invertierter Eingangssignale realisiert ist.
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Wie es durch Vergleich der Fig. 10A und 10B erkennbar ist, benötigt die in
der Fig. 10A dargestellte CMOS-Schaltung die bei der in der Fig. 10B
dargestellten Logikschaltung erforderlichen Inverter 13-1 und 13-2 nicht.
Darüber hinaus sind bei der in der Fig. 10A dargestellten CMOS-Schaltung die
invertierten Eingangssignale AX und BX nicht erforderlich. Im Ergebnis ist
die Leiterbahnfläche bei der in der Fig. 10A dargestellten CMOS-Schaltung
verringert. Jedoch wird, wie oben beschrieben, ein Ausgangssignal auf dem
Pegel "H" durch die Schwellenspannung jeder der jeweiligen
NMOS-Transistoren 11-1 bis 11-4 abgesenkt, während ein Ausgangssignal auf dem Pegel "L"
durch den Schwellenspannungspegel jedes der jeweiligen PMOS-Transistoren
12-1 bis 12-4 angehoben wird.
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Die in der Fig. 8 dargestellte herkömmliche
Durchlasstransistor-Logikschaltung ist gegenüber einer statischen CMOS-Schaltung hinsichtlich ihrer
verringerten Anzahl von Transistoren von Vorteil, wie oben beschrieben. Jedoch
zeigt sie die folgenden Nachteile.
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(1) Da die in der Fig. 8 dargestellten Durchlasstransistor-Logikschaltung
invertierte Signale benötigt, ist die Anzahl der benötigten Signale im
Vergleich zu der verdoppelt, die bei einer statischen CMOS-Schaltung
erforderlich ist. Im Ergebnis ist die Anzahl der Signalleitungen erhöht, was zu
einer vergrößerten Leiterbahnfläche führt.
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(2) Die verdoppelte Anzahl von Signalleitungen führt zu einer verdoppelten
Anzahl von Signalübergängen (d. h. Signalabwechslungen) zwischen den Pegeln
"H" und "L". Im Ergebnis nimmt die zum Laden und Entladen der
Leiterbahnkapazität erforderliche Strommenge zu, was zu erhöhtem Energieverbrauch
führt.
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(3) Während einer Übergangsperiode, in der sich die Pegel positiver und
negativer Signale abwechseln, kann ein Moment existieren, zu dem sich
sowohl die positiven als auch die negativen Signale auf dem Pegel "H"
befinden. In diesem Zustand wird der NMOS-Transistor eingeschaltet, was dazu
führt, dass zwischen dem Pegel VDD und dem Pegel GND in der
Durchlasstransistor-Logikschaltung ein direkter Strompfad errichtet wird, durch den ein
Durchdringungsstrom fließt.
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(4) Der von der Durchlasstransistor-Logikschaltung ausgegebene Pegel "H"
wird durch die Schwellenspannung Vthn des NMOS-Transistors ausgehend vom
Pegel VDD abgesenkt. Wenn diese Spannung VDD - Vthn an das Gate eines PMOS-
Transistors der CMOS-Latchstufe 14 angelegt wird, wobei die
Schwellenspannung Vthp des PMOS-Transistors dergestalt ist, dass Vthn > Vthp gilt,
schaltet der PMOS-Transistor ein, so dass die Spannung VDD - Vthn an das
Gate des NMOS-Transistors angelegt wird. Im Ergebnis fließt zwischen dem
Pegel VDD und dem Pegel GND ein Durchdringungsstrom über den
NMOS-Transistor im EIN-Zustand, bis die CMOS-Latchstufe 14 invertiert.
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Ferner zeigt die in der Fig. 9 dargestellte Logikschaltung Nachteile
hinsichtlich eines Durchdringungsstroms, der immer dann durch die Schaltung
fließt, wenn der Pegel des Ausgangssignals wechselt. Dies beruht auf dem
folgenden Grund.
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Wie oben beschrieben, ist die CMOS-Latchstufe 12, d. h. der PMOS-Transistor
12-2 und der NMOS-Transistor 11-2, vorhanden, um das Potenzial des Pegels
"H" des Ausgangssignals Y1 auf den Pegel VDD anzuheben und das Potenzial
vom Pegel "L" des Ausgangssignals Y1 auf den Pegel GND abzusenken. In
dieser Situation wird, wenn der NMOS-Transistor 11-1 einschaltet und das
Signal B vom Pegel "H" als Ausgangssignal Y1 geliefert wird, der Pegel "H"
durch den Schwellenspannungspegel des NMOS-Transistors 11-1 abgesenkt. Das
Potenzial des Ausgangssignals Y1 wird auf Grundlage des Verhältnisses des
aus dem Signal B durch den NMOS-Transistor 11-1 herrrührenden Pegels "H"
zum aus dem Pegel GND durch den eingeschalteten NMOS-Transistor 11-2
herrührenden Pegel "L" bestimmt. Daher ist die Impedanz des NMOS-Transistors
11-2 auf einen derartig hohen Pegel eingestellt, dass das Potenzial des
Ausgangssignals Y1 höher als die Invertierspannung des Inverters 13 der
CMOS-Latchstufe 12 ist, wenn das Signal B vom Pegel "H" vom eingeschalteten
NMOS-Transistor 11-1 als Ausgangssignal Y1 geliefert wird.
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Demgemäß erhält das Ausgangssignal Y2 des Inverters 13 den Pegel "L", wenn
das Potenzial des Ausgangssignals Y1 auf dem Pegel "H" die
Invertierspannung des Inverters 13 überschreitet. Wenn das Ausgangssignal Y2 den Pegel
"L" einnimmt, wird der NMOS-Transistor 11-2 abgeschaltet, während der PMOS-
Transistor 11-2 eingeschaltet wird. Da der NMOS-Transistor 11-2
abgeschaltet wird, wird ein direkter Strompfad von einem Punkt, an dem das Signal B
eingegeben wird, zum Pegel GND über den NMOS-Transistor 11-1 und den NMOS-
Transistor 11-2 gesperrt, wodurch kein Durchdringungsstrom durchfließt.
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Andererseits wird, da
der PMOS-Transistor 12-2 eingeschaltet wird, der
Pegel "H" des Ausgangssignals Y1 auf den Pegel VDD erhöht.
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Wenn der PMOS-Transistor 12-1 eingeschaltet wird und das Signal A vom Pegel
"L" als Ausgangssignal Y1 geliefert wird, wird der Pegel "L" ausgehend vom
Pegel GND durch die Schwellenspannung des PMOS-Transistors 12-1 angehoben.
Das Potenzial des Ausgangssignals Y1 wird auf Grundlage des Verhältnisses
des aus dem Pegel GND durch den PMOS-Transistor 12-1 herrührenden Pegel "L"
zum aus dem Pegel VDD durch den PMOS-Transistor 12-2 herrührenden Pegel "H"
bestimmt. Daher ist die Impedanz des PMOS-Transistors 12-2 auf einen
derartig hohen Wert eingestellt, dass das Potenzial des Ausgangssignals Y1
niedriger als die Invertierspannung des Inverters 13 der CMOS-Latchstufe 12
ist, wenn das Signal A vom Pegel "L" vom eingeschalteten PMOS-Transistor
12-1 als Ausgangssignal Y1 geliefert wird. Demgemäß wird, wenn das
Ausgangssignal Y1 vom Pegel "H" auf den Pegel "L" wechselt und das Potenzial
des Ausgangssignals Y1 niedriger als die Invertierspannung des Inverters 13
wird, das Ausgangssignal Y2 des Inverters 13 auf dem Pegel "H" umgekehrt.
Wenn das Ausgangssignal Y2 den Pegel "H" einnimmt, wird der PMOS-Transistor
12-2 abgeschaltet, während der NMOS-Transistor 11-2 eingeschaltet wird. Da
der PMOS-Transistor 12-2 abgeschaltet wird, wird ein direkter Strompfad vom
Pegel GND zum Pegel VDD über den PMOS-Transistor 12-1 und den
PMOS-Transistor 12-2 gesperrt, wodurch kein Durchdringungsstrom hindurchfließt. Da der
NMOS-Transistor 11-2 eingeschaltet ist, wird der Pegel "L" des
Ausgangssignals Y2 auf den Pegel GND herabgezogen. Jedoch verbleiben sowohl die NMOS-
als auch die PMOS-Transistoren des Inverters 13 im EIN-Zustand, bis er
invertiert wird, wodurch zwischen dem Pegel VDD und dem Pegel GND ein
Durchdringungsstrom über den Inverter 13 fließt.
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So zeigt die in der Fig. 9 dargestellte Logikschaltung ein Problem
dahingehend, dass auf die oben beschriebene Weise ein Durchdringungsstrom durch
sie fließt.
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In jüngerer Zeit zieht eine Technik zum Verringern des Energieverbrauchs
von LSIs (Large Scale Integrated circuits) Aufmerksamkeit auf sich. Um
niedrigen Energieverbrauch zu realisieren, ist es wirkungsvoll, für
Schaltungen zu sorgen, die bei niedrigerer Spannung betrieben werden können. Die
Schwellenspannung des Transistors muss niedrig sein, damit eine
Durchlasstransistor-Logikschaltung bei niedriger Spannung betrieben werden kann.
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Die Fig. 11 ist ein Schaltbild, das eine beispielhafte Logikschaltung
zeigt.
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Hierbei ist angenommen, dass die Schwellenspannung eines NMOS-Transistors
Vthn ist und die Schwellenspannung eines PMOS-Transistors Vthp ist. Wenn
Eingangssignale (A, B, C, AX, BX, CX) von (1, 0, 0, 0, 1, 1) auf (1, 1, 0,
0, 0, 1) in der in der Fig. 11 dargestellten Logikschaltung wechseln,
wechselt das Potenzial eines Ausgangssignals von 0 V auf VDD- Vthn. Die
Spannung VDD - Vthn muss die Schwellenspannung Vthn eines NMOS-Transistors der
CMOS-Latchstufe 12 überschreiten. Um dies zu realisieren, muss die folgende
Beziehung (1) erfüllt sein:
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VDD - Vthn > Vthn (1)
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die wie folgt vereinfacht werden kann:
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VDD > 2Vthn (2)
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Gemäß der obigen Beziehung (2) kann, wenn z. B. Vthn den Wert 0,6 V hat,
die Schaltung nicht mit einer Spannung VDD von 1,2 V oder weniger betrieben
werden.
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Bei der in der Fig. 9 dargestellten Logikschaltung wird der Pegel "L" durch
die Schwellenspannung Vthp des PMOS-Transistors angehoben. So muss
gleichzeitig die folgende Beziehung (3) erfüllt sein:
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VDD > 2Vthn, VDD > 2 Vthp (3)
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Wenn die Anzahl der aufgestapelten Durchlasstransistoren erhöht wird, wird
die scheinbare Schwellenspannung auf Grund eines Sperrgateeffekts großer,
und demgemäß muss der Pegel VDD höher sein. Alternativ muss die Anzahl der
aufgestapelten Durchlasstransistoren den kleinen Wert 2 aufweisen, damit
der Pegel VDD nicht hoch wird, was zu einem Nachteil hinsichtlich einer
erhöhten Anzahl von Verstärkern führt.
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Damit die Logikschaltung mit VDD = 1 V betrieben werden kann, um den
Energieverbrauch abzusenken, müssen Vthn und Vthp ungefähr 0,3 V oder weniger
entsprechen, wobei Schwankungen der Schwellenspannung Vthn berücksichtigt
sind. Wenn jedoch die Schwellenspannung den niedrigen Wert von ungefähr 0,3 V
aufweist, wird die Stärke eines beim Abschalten des Transistors erzeugten
Leckstroms groß, was die Menge eines Durchdringungsstroms in unerwünschter
Weise erhöht.
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Aus den oben beschriebenen Gründen ist es wünschenswert, eine
Logikschaltung mit kleinerer Anzahl von Elementen und kleinerer Schaltungsfläche zu
schaffen, die mit niedrigem Energieverbrauch betrieben werden kann.
Zusammenfassung der Erfindung
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Die erfindungsgemäße MOS-Logikschaltung weist Folgendes auf: eine
Durchlasstransistor-Logikschaltung mit mindestens einem ersten MOS-Transistor
zum Ausführen einer vorbestimmten Logikoperation zum Erzeugen eines
Ausgangssignals; und einer Verstärkungsschaltung mit mindestens einem zweiten
MOS-Transistor zum Verstärken des Treibervermögens des Ausgangssignals der
Durchlasstransistor-Logikschaltung. Sowohl der erste als auch der zweite
MOS-Transistor ist ein DTMOS-Transistor mit einem Gate, das mit einer
zugehörigen Wanne verbunden ist, in der ein zugehöriger Kanal ausgebildet ist.
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Der erste MOS-Transistor kann ein n-DTMOS-Transistor oder
p-DTMOS-Transistor sein.
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Alternativ kann der erste MOS-Transistor einen ersten n-DTMOS-Transistor
und einen ersten p-DTMOS-Transistor aufweisen und der zweite MOS-Transistor
kann einen zweiten n-DTMOS-Transistor und einen zweiten p-DTMOS-Transistor
aufweisen. In einem derartigen Fall wird der erste n-DTMOS-Transistor bei
der Logikoperation der Durchlasstransistor-Logikschaltung verwendet, die
hinsichtlich eines Signals von hohem Pegel gültig ist, und der erste p-
DTMOS-Transistor wird bei einer Logikoperation der Durchlasstransistor-
Logikschaltung verwendet, die hinsichtlich eines Signals von nierigem Pegel
gültig ist.
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Gemäß einer anderen Erscheinungsform der Erfindung kann ein
Halbleiterbauteil mit der oben beschriebenen MOS-Logikschaltung geschaffen werden.
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Obwohl die Verwendung von DTMOS-Elementen in Logikschaltungen im
Allgemeinen bekannt ist (siehe z. B. den Artikel "Dynamic Threshold-Voltage MOSFET
(DTMOS) for Ultra-Low Voltage VLSI", IEEE Transactions on Electric Devices,
Vol. 44, No. 3, März 1997, S. 414-422), bildet die Erfindung mit
Verbesserungen und Ausführungsformen, wie nachfolgend beschrieben, d. h. die
Anwendung der DTMOS-Technologie bei einer Durchlassgateverbindung mit einem
Verstärker, aus den folgenden Gründen ein neues und vorteilhaftes Konzept
für MOS-Logikschaltungen.
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Die hier beschriebene Erfindung ermöglicht die folgenden Vorteile: (1)
Schaffen einer neuartigen MOS-Logikschaltung, die mit niedrigem
Energieverbrauch betrieben werden kann, und eines Halbleiterbauteils mit einer
derartigen MOS-Logikschaltung; und (2) Schaffen einer neuartigen
MOS-Logikschaltung, in der kein stationärer Durchdringungsstrom fließt, und eines
Halbleiterbauteils mit einer derartigen MOS-Logikschaltung.
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Diese und andere Vorteile der Erfindung werden dem Fachmann beim Lesen und
Verstehen der folgenden detaillierten Beschreibung unter Bezugnahme auf die
beigefügten Figuren ersichtlich.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Fig. 1 ist ein Schaltbild, das eine MOS-Logikschaltung gemäß einem ersten
Beispiel der Erfindung zeigt;
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Fig. 2 ist ein Schaltbild, das eine MOS-Logikschaltung gemäß einem zweiten
Beispiel der Erfindung zeigt;
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Fig. 3 ist ein Schaltbild, das eine MOS-Logikschaltung gemäß einem dritten
Beispiel der Erfindung zeigt;
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Fig. 4 ist ein Schaltbild, das eine MOS-Logikschaltung gemäß einem vierten
Beispiel der Erfindung zeigt;
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Fig. 5 ist ein Schaltbild, das eine MOS-Logikschaltung gemäß einem fünften
Beispiel der Erfindung mit verbesserter Konfiguration einer Schaltung, mit
hauptsächlicher Verwendung als Befehlsdecodierer, zeigt;
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Fig. 6 ist ein Schaltbild, das eine MOS-Logikschaltung gemäß einem sechsten
Beispiel der Erfindung mit verbesserter Konfiguration gegenüber den in den
Fig. 10A und 10B dargestellten herkömmlichen Schaltungen zeigt;
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Fig. 7 ist ein Schaltbild, das eine MOS-Logikschaltung gemäß einem siebten
Beispiel der Erfindung mit verbesserter Konfiguration gegenüber der in der
Fig. 11 dargestellten herkömmlichen Schaltung zeigt;
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Fig. 8 ist ein Schaltbild, das ein Beispiel einer herkömmlichen UND(NAND)-
Schaltung mit zwei Eingängen zeigt;
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Fig. 9 ist ein Schaltbild, das eine herkömmliche Logikschaltung mit einer
Durchlasstransistor-Logikschaltung aus NMOS- und PMOS-Transistoren zeigt;
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Fig. 10A ist ein Schaltbild, das eine herkömmliche CMOS-Schaltung mit
verbesserter Konfiguration gegenüber der in der Fig. 10B dargestellten
herkömmlichen CMOS-Schaltung zeigt, während die Fig. 10B ein Schaltbild ist,
das eine herkömmliche Logikschaltung unter Verwendung invertierter
Eingangssignale zeigt;
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Fig. 11 ist ein Schaltbild, das eine herkömmliche Logikschaltung zeigt; und
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Fig. 12 ist ein Schaltbild, das eine hauptsächlich als herkömmlicher
Befehlsdecodierer verwendete Schaltung zeigt.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
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Nachfolgend wird die Erfindung mittels veranschaulichender Beispiele unter
Bezugnahme auf die beigefügten Zeichnungen beschrieben.
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In der vorliegenden Beschreibung wird ein MOS-Transistor, bei dem Gate mit
einer Wanne verbunden ist, in der ein Kanal des MOS-Transistors vorhanden
ist, als DTMOS(Dynamic Threshold MOS)-Transistor bezeichnet. Insbesondere
wird dabei ein "L", bei dem ein Gate mit einer derartigen Wanne verbunden
ist, als NDTMOS-Transistor bezeichnet. In ähnlicher Weise wird ein PMOS-
Transistor, bei dem ein Gate mit einer derartigen Wanne verbunden ist, als
PDTMOS-Transistor bezeichnet.
Beispiel 1
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Die Fig. 1 ist ein Schaltbild, das eine MOS-Logikschaltung gemäß einem
ersten Beispiel der Erfindung zeigt.
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Die MOS-Logikschaltung gemäß dem ersten Beispiel der Erfindung ist eine
NAND-Schaltung mit zwei Eingängen mit einem NDTMOS-Transistor 1, einem
PDTMOS-Transistor und einem Inverter 3. Der NDTMOS-Transistor 1 und der
PDTMOS-Transistor 2 bilden eine Durchlasstransistor-Logikschaltung. Der
Inverter 3 besteht aus einem DTMOS-Transistor.
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In die NAND-Schaltung mit zwei Eingängen werden zwei. Signale A und B
eingegeben. Logikoperationen der NAND-Schaltung mit zwei Eingängen sind
dergestalt, dass das Ausgangssignal Y2 den Pegel "L" einnimmt, wenn sich beide
Signale A und B auf dem Pegel "H" befinden, und es für andere Kombinationen
der Signale A und B den Pegel "H" einnimmt.
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Genauer gesagt, wird, gemäß der Fig. 1, wenn sich beide Signale A und B auf
dem Pegel "H" befinden, der NDTMOS-Transistor 1 eingeschaltet, und der
. PDTMOS-Transistor wird abgeschaltet, da sich das Signal A auf dem Pegel "H"
befindet, wodurch der Pegel "H" des Signals B als Ausgangssignal Y1
geliefert wird. Wenn sich das Signal A auf dem Pegel "H" befindet, während sich
das Signal B auf dem Pegel "L" befindet, schaltet der NDTMOS-Transistor ein
und der PDTMOS-Transistor 2 schaltet ab, wodurch der Pegel "L" des Signals
B als Ausgangssignal Y1 geliefert wird. Darüber hinaus wird, wenn sich das
Signal A auf dem Pegel "L" befindet, der NDTMOS-Transistor 1 abgeschaltet
und der PDTMOS-Transistor 2 wird eingeschaltet, wodurch der Pegel "L"
unabhängig vom Pegel des Signals B als Ausgangssignal Y1 geliefert wird. Als
Ausgangssignal Y2 wird vom Inverter 3 das invertierte Signal zum
Ausgangssignal Y1 (d. h. /Y1) geliefert.
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Die beim ersten Beispiel der Erfindung verwendeten MOS-Transistoren, d. h.
der NDTMOS-Transistor 1 und der PDTMOS-Transistor 2, sind
DTMOS-Transistoren mit einer solchen Schwellenspannungscharakteristik, dass ihre
Schwellenspannung niedriger wird, wenn sie sich im EIN-Zustand befinden, und sie
höher wird, wenn sie sich im AUS-Zustand befinden.
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Der DTMOS-Transistor wird dadurch realisiert, dass sein Gate mit einer
Wanne kurzgeschlossen wird, in der sein Kanal zugeordnet ist (auch als
"zugeordnete Wanne" bezeichnet). Wenn z. B. ein MOS-Transistor mit einer
Schwellenspannung von ungefähr 0,4 V so hergestellt wird, dass sein Gate
und die zugeordnete Wanne kurzgeschlossen sind, nimmt die Schwellenspannung
auf ungefähr 0,2 V ab, wenn der MOS-Transistor eingeschaltet ist, wenn die
Schwellenspannung ungefähr 0,4 V beträgt, wenn er ausgeschaltet ist. In
diesem Fall kann eine Schaltung mit einer niedrigen Spannung wie einem
Pegel VDD von ungefähr 0,6 V betrieben werden.
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Der DTMOS-Transistor ist sowohl bei NMOS- als auch PMOS-Transistoren
anwendbar. Unter Verwendung eines DTMOS-Transistors wird die
Schwellenspannung im EIN-Zustand niedriger, und es existiert keine Zunahme der
scheinbaren Schwellenspannung, zu der es durch einen Sperrgateeffekt kommen könnte.
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Daher besteht eine geringere Einschränkung für die Anzahl aufgestapelter
Durchlasstransistoren, und demgemäß kann die Anzahl der Verstärker
verringert werden.
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Wenn das Ausgangssignal des NDTMOS-Transistors 1 der Durchlasstransistor-
Logikschaltung den Pegel "H" aufweist, wird das Ausgangssignal Y1 zu VDD
Vthnon, wobei Vthnon die Schwellenspannung des NDTMOS-Transistors 1 ist,
wenn er sich im EIN-Zustand befindet. Gemäß dem ersten Beispiel der
Erfindung besteht der Inverter 3 als Verstärker ebenfalls aus einem
DTMOS-Transistor, und demgemäß ist es möglich, die Beziehung Vthpoff Vthnon zu
realisieren, wobei Vthpoff die Schwellenspannung des PDTMOS-Transistors 2
ist, wenn er sich im AUS-Zustand befindet. Im Ergebnis fließt kein
stationärer Durchdringungsstrom durch den Inverter 3, was einen PMOS-Transistor
zum Hochziehen auf den Pegel "H" überflüssig macht.
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Andererseits wird, wenn das Ausgangssignal des NDTMOS-Transistors 1 der
Durchlasstransistorlogik auf den Pegel "L" gesetzt ist, das Ausgangssignal
Y1 GND - Vthpon, wobei Vthpon die Schwellenspannung des PDTMOS-Transistors
2 ist, wenn er sich im EIN-Zustand befindet. Gemäß dem ersten Beispiel der
Erfindung besteht der Inverter 3 als Verstärker ebenfalls aus einem DTMOS-
Transistor, und demgemäß ist es möglich, die Beziehung Vthnoff > Vthpon
zu realisieren, wobei Vthnoff die Schwellenspannung des NDTMOS-Transistors
1 ist, wenn er sich im AUS-Zustand befindet. Im Ergebnis fließt kein
stationärer Durchdringungsstrom durch den Inverter 3, was einen
NMOS-Transistor zum Herunterziehen auf den Pegel "L" überflüssig macht.
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Außerdem ist, da die Schwellenspannung des DTMOS-Transistors im AUS-Zustand
größer als im EIN-Zustand ist, die Menge eines AUS-Leckstroms klein. Daher
ist die Menge des in der Durchlasstransistor-Logikschaltung erzeugten
Durchdringungsstroms sehr klein.
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Demgemäß sind bei der MOS-Logikschaltung gemäß dem ersten Beispiel der
Erfindung die Anzahl der Elemente und die Anzahl der Signalleitungen
verringert, weswegen die Schaltungsfläche und die Leiterbahnfläche ebenfalls
verringert sind. Darüber hinaus wird die MOS-Logikschaltung gemäß dem
ersten Beispiel der Erfindung mit niedrigem Energieverbrauch betrieben.
Beispiel 2
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Die Fig. 2 ist ein Schaltbild, das eine MOS-Logikschaltung gemäß einem
zweiten Beispiel
der Erfindung zeigt.
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Eine Durchlasstransistor-Logikschaltung gemäß dem zweiten Beispiel der
Erfindung verfügt nur über NDTMOS-Transistoren. Genauer gesagt, verfügt die
MOS-Logikschaltung gemäß dem zweiten Beispiel der Erfindung über NDTMOS-
Transistoren 1-1 und 1-2 als Durchlasstransistor-Logikschaltung sowie einen
Inverter 3. Der Inverter 3 besteht aus einem NDTMOS-Transistor, und er
verstärkt das Ausgangssignal der Durchlasstransistor-Logikschaltung, um
deren Treibervermögen zu verbessern.
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Die Durchlasstransistor-Logikschaltung gemäß dem zweiten Beispiel der
Erfindung führt Logikoperationen zum Erzeugen eines Ausgangssignals auf im
Wesentlichen dieselbe Weise wie die Durchlasstransistor-Logikschaltung
gemäß dem ersten Beispiel der Erfindung aus, jedoch mit der Ausnahme, dass
drei Eingangssignale A, /A und B verwendet werden.
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Wie beim ersten Beispiel der Erfindung ist bei der MOS-Logikschaltung gemäß
dem zweiten Beispiel der Erfindung kein PMOS-Transistor zum Hochziehen auf
den Pegel "H" oder ein NMOS-Transistor zum Herunterziehen auf den Pegel "L"
erforderlich, wie sie herkömmlicherweise benötigt werden. Im Ergebnis
benötigt die MOS-Logikschaltung gemäß dem zweiten Beispiel der Erfindung eine
kleinere Anzahl von Elementen und eine kleinere Schaltungsfläche, und sie
kann mit niedrigerem Energieverbrauch betrieben werden.
Beispiel 3
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Die Fig. 3 ist ein Schaltbild, das eine MOS-Logikschaltung gemäß einem
dritten Beispiel der Erfindung zeigt.
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Eine Durchlasstransistor-Logikschaltung gemäß dem dritten Beispiel der
Erfindung verfügt nur über PDTMOS-Transistoren. Genauer gesagt, verfügt die
MOS-Logikschaltung gemäß dem dritten Beispiel der Erfindung über PDTMOS-
Transistoren 2-1 und 2-2 als Durchlasstransistor-Logikschaltung sowie einen
Inverter 3. Der Inverter 3 besteht aus einem PDTMOS-Transistor, und er
verstärkt das Ausgangssignal der Durchlasstransistor-Logikschaltung, um
deren Treibervermögen zu verbessern.
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Die Durchlasstransistor-Logikschaltung gemäß dem dritten Beispiel der
Erfindung führt Logikoperationen zum Erzeugen eines Ausgangssignals auf im
Wesentlichen dieselbe Weise wie die Durchlasstransistor-Logikschaltung
gemäß
dem ersten Beispiel der Erfindung mit der Ausnahme aus, dass drei
Eingangssignale /A, A und B verwendet werden.
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Wie beim ersten Beispiel der Erfindung ist bei der MOS-Logikschaltung gemäß
dem dritten Beispiel der Erfindung kein PMOS-Transistor zum Hochziehen auf
den Pegel "H" oder kein NMOS-Transistor zum Herunterziehen auf den Pegel
"L" erforderlich, wie sie herkömmlicherweise benötigt wurden. Im Ergebnis
benötigt die MOS-Logikschaltung gemäß dem dritten Beispiel der Erfindung
über eine kleinere Anzahl von Elementen und eine kleinere Schaltungsfläche,
und sie kann mit niedrigerem Energieverbrauch betrieben werden.
Beispiel 4
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Die Fig. 4 ist ein Schaltbild, das eine MOS-Logikschaltung gemäß einem
vierten Beispiel der Erfindung zeigt.
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Die MOS-Logikschaltung gemäß dem vierten Beispiel der Erfindung verfügt
über einen NMOS-Transistor 1' und einen PMOS-Transistor 2' als
Durchlasstransistor-Logikschaltung sowie einen Inverter 3'. Der Inverter 3' besteht
aus NMOS- und PMOS-Transistoren, und er verstärkt das Ausgangssignal der
Durchlasstransistor-Logikschaltung, um deren Treibervermögen zu verbessern.
Ferner werden zwei Signale A und B in die
Durchlasstransistor-Logikschaltung eingegeben, und ein Ausgangssignal Y1 wird auf Grundlage von
Logikoperationen erhalten, die im Wesentlichen auf dieselbe Weise wie beim ersten
Beispiel ausgeführt werden.
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Beim vierten Beispiel der Erfindung wird jede der Schwellenspannungen der
NMOS- und PMOS-Transistoren des Inverters 3' als Verstärker auf einen
höheren Wert als jede der Schwellenspannungen des NMOS-Transistors 1' und des
PMOS-Transistors 2' eingestellt.
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Nachfolgend wird der Betrieb der MOS-Logikschaltung gemäß dem, vierten
Beispiel der Erfindung beschrieben.
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Gemäß der Fig. 4 wird das Potenzial des Ausgangsignals Y1 VDD - Vthn1',
wenn der Pegel "H", der um die Schwellenspannung Vthn1' des
NMOS-Transistors 1' niedriger als der Pegel VDD ist, als Ausgangssignal Y1 geliefert
wird. Die Beziehung zwischen der. Schwellenspannung Vthp3' des
PMOS-Transistors des Inverters 3' und der Schwellenspannung Vthn1' des NMOS-Transistors
1' ist Vthp3' > Vthn1' und demgemäß wird der PMOS-Transistor des
Inver
ters 3' durch
das Potenzial VDD -Vthn1' des Ausgangssignals Y1 nicht
eingeschaltet, sondern es wird nur der NMOS-Transistor des Inverters 3'
eingeschaltet. Im Ergebnis fließt in der MOS-Logikschaltung gemäß dem vierten
Beispiel der Erfindung selbst dann kein stationärer Durchdringungsstrom
durch den Inverter 3', wenn kein Pullup-PMOS-Transistor verwendet wird.
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Ferner ist, wenn der Pegel "L" um die Schwellenspannung Vthp2' des PMOS-
Transistors 2' höher als der Pegel GND ist, als Ausgangssignal Y1 geliefert
wird, die Beziehung zwischen der Schwellenspannung Vthn3' des
NMOS-Transistors des Inverters 3' und der Schwellenspannung Vthp2' des PMOS-Transistors
2' Vthn3' > Vthp2', und demgemäß wird der NMOS-Transistor des Inverters
3' durch das Potenzial 0 - Vthn2' des Ausgangssignals Y1 nicht
eingeschaltet, sondern es wird nur der PMOS-Transistor des Inverters 3'
eingeschaltet. Im Ergebnis fließt in der MOS-Logikschaltung gemäß dem vierten
Beispiel der Erfindung selbst dann kein stationärer Durchdringungsstrom durch
den Inverter 3', wenn kein Pulldown-NMOS-Transistor verwendet wird.
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Demgemäß weist die MOS-Logikschaltung gemäß dem vierten Beispiel der
Erfindung eine kleinere Anzahl von Elementen und eine kleinere Schaltungsfläche
auf, und sie kann mit niedrigerem Energieverbrauch betrieben werden.
Beispiel 5
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Die Fig. 5 ist ein Schaltbild, das eine MOS-Logikschaltung gemäß einem
fünften Beispiel der Erfindung zeigt, das als Schaltung beschrieben wird,
die hauptsächlich als Befehlsdecodierer verwendet wird.
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Die MOS-Logikschaltung gemäß dem fünften Beispiel der Erfindung verfügt
über NDTMOS-Transisotoren 1-1 bis 1-6, PDTMOS-Transistoren 2-1 bis 2-6,
einen NDTMOS-Transistor 1 und einen Inverter 3. Vorteile der Logikschaltung
des vorliegenden Beispiels, wie es in der Fig. 5 dargestellt ist, werden
unter Vergleich mit dem in der Fig. 12 dargestellten herkömmlichen
Befehlsdecodierer erläutert. Die Fig. 12 ist ein Schaltbild, das eine herkömmliche
Schaltung zeigt, die hauptsächlich als Befehlsdecodierer verwendet wird und
die NMOS-Transistoren 11-1 bis 11-12, einen PMOS-Transistor 12-1 sowie
Inverter 13-1 bis 13-5 aufweist. Die Inverter 13-2 bis 13-5 erzeugen
invertierte Ausgangssignale AX, BX, CX und DX.
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Wie es aus der Fig. 5 ersichtlich ist, verwendet die MOS-Logikschaltung
gemäß dem fünften Beispiel der Erfindung keinerlei invertiertes Signal.
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Anders gesagt, werden bei der in der Fig. 5 dargestellten MOS-Logikschaltung Logikoperationen unter Verwendung nur positiver Signale ausgeführt.
Daher ist der Leiterbahnumfang kleiner als beim herkömmlichen, in der Fig.
12 dargestellten Befehlsdecodierer. Darüber hinaus benötigt die
MOS-Logikschaltung gemäß dem fünften Beispiel der Erfindung keinerlei Generator für
negative Signale.
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Außerdem wird, bei der MOS-Logikschaltung gemäß dem fünften Beispiel der
Erfindung eine Vorladespannung zu VDD - Vthnon, wobei Vthnon die
Schwellenspannung des NDTMOS-Transistors 1 ist, wenn er sich im EIN-Zustand
befindet. Selbst wenn die vorab geladene Ladung entsprechend einer
Logikoperation entladen wird, wird sie lediglich auf einen Pegel entladen, die 0 -
Vthpon entspricht, wobei Vthpon die Schwellenspannung jedes der PDTMOS-
Transistoren 2-1 bis 2-6 ist, wenn sie sich im EIN-Zustand befinden. So
wird nur eine kleine Ladungsmenge verbraucht.
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Ferner ist beim fünften Beispiel der Erfindung verhindert, dass ein
stationärer Durchdringungsstrom durch den als Verstärker wirkenden Inverter 3
fließt, was durch Einstellen der Schwellenspannung des Inverters 3 in
solcher Weise erfolgt, dass ein Beziehung zu anderen Schwellenspannungen
existiert, wie sie oben in Verbindung mit dem ersten Beispiel der Erfindung
beschrieben wurde.
Beispiel 6
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Die Fig. 6 ist ein Schaltbild, das eine MOS-Logikschaltung gemäß einem
sechsten Beispiel der Erfindung zeigt.
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Diese MOS-Logikschaltung verfügt über eine verbessete Konfiguration im
Vergleich zu den in den Fig. 10A und 10B dargestellten herkömmlichen
Logikschaltungen, die dieselben Gesamt-Logikoperationen ausführen. Genauer
gesagt, verfügt die MOS-Logikschaltung gemäß dem sechsten Beispiel der
Erfindung über NDTMOS-Transistoren 1-1 bis 1-4 sowie PDTMOS-Transistoren 2-1 bis
2-4.
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Nachfolgend werden Vorteile der MOS-Logikschaltung gemäß dem sechsten
Beispiel der Erfindung durch Vergleichen derselben mit den in den Fig. 10A und
10B dargestellten herkömmlichen Logikschaltungen beschrieben.
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Wie oben beschrieben, zeigt die herkömmliche, in der Fig. 10A dargestellte
CMOS-Schaltung die Nachteile z. B. eines stationären Durchdringungsstroms,
der durch einen Verstärker fließt, wenn der Ausgangspegel der vorangehenden
Schaltung abnimmt. Bei der MOS-Logikschaltung gemäß dem sechsten Beispiel
der Erfindung ist jedoch der Fluss eines derartigen stationären
Durchdringungsstroms dadurch verhindert, dass die Schwellenspannungen der DTMOS-
Transistoren, d. h. der NDTMOS-Transistoren 1-1 bis 1-4 sowie der PDTMOS-
Transistoren 2-1 bis 2-4 auf solche Weise eingestellt sind, wie es in
Zusammenhang mit dem ersten Beispiel der Erfindung beschrieben wurde.
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Darüber hinaus ist, da in der MOS-Logikschaltung gemäß dem sechsten
Beispiel der Erfindung kein invertiertes Signal benötigt wird, die Anzahl der
Signalleitungen im Vergleich zur in der Fig. 10B dargestellten
herkömmlichen MOS-Logikschaltung verringert. Demgemäß weist die MOS-Logikschaltung
gemäß dem sechsten Beispiel der Erfindung eine kleinere Leiterbahnfläche
auf, und sie wird mit niedrigerem Energieverbrauch betrieben.
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Beim sechsten Beispiel der Erfindung werden verschiedene Vorteile (d. h. das
Verhindern eines stationären Durchdringungsstroms, eine Verringerung der
Leiterbahnfläche und des Energieverbrauchs) gleichzeitig erreicht, die
herkömmlicherweise schwierig zu erreichen waren.
Beispiel 7
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Die Fig. 7 ist ein Schaltbild, das eine MOS-Logikschaltung gemäß einem
siebten Beispiel der Erfindung zeigt.
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Die MOS-Logikschaltung gemäß dem vorliegenden Beispiel verfügt über
verbesserte Konfiguration im Vergleich zur in der Fig. 11 dargestellten
herkömmlichen MOS-Logikschaltung, die dieselben Gesamt-Logikoperationen ausführt.
Genauer gesagt, verfügt die MOS-Logikschaltung gemäß dem siebten Beispiel
über NDTMOS-Transistoren 1-1 bis 1-3, PDTMOS-Transistoren 2-1 bis 2-3 sowie
einen Inverter 3.
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Nachfolgend werden Vorteile der MOS-Logikschaltung gemäß dem siebten
Beispiel der Erfindung durch Vergleichen desselben mit der in der Fig. 11
dargestellten herkömmlichen MOS-Logikschaltung beschrieben.
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Wie oben beschrieben, wird bei der in der Fig. 11 dargestellten
herkömmlichen Schaltung z. B. dann, wenn sich beide Eingangssignale A und B auf dem
Pegel "H" befinden, der NMOS-Transistor eingeschaltet, so dass ein
Aus
gangssignal, vom Pegel VDD als Ausgangssignal Y1 erzeugt wird. Wenn jedoch
die Schwellenspannung des NMOS-Durchlasstransistors Vthn ist, wird das
Ausgangssignal Y1 durch diesen NMOS-Durchlasstransistor auf einen Pegel
abgesenkt, der VDD -Vthn entspricht. Andererseits wird, wenn das
Ausgangssignal vom Pegel GND als Ausgangssignal Y2 erzeugt wird, der
PMOS-Transistor, dessen Gate mit dem Ausgang Y2 verbunden ist, der CMOS-Latchstufe 12
eingeschaltet, während der NMOS-Transistor, dessen Gate mit dem Ausgang Y2
verbunden ist, der CMOS-Latchstufe 12 abgeschaltet wird. Im Ergebnis wird
das Ausgangssignal Y1 auf den Pegel VDD hochgezogen. Wenn jedoch Vthn >
Vthp gilt, wobei Vthp die Schwellenspannung jedes der PMOS-Transistoren
der CMOS-Latchstufe 12 ist, befinden sich sowohl der NMOS-Transistor als
auch der PMOS-Transistor, deren Gates mit dem Ausgang Y1 verbunden sind,
der CMOS-Latchstufe 12 während der Zeitperiode, in der das Eingangssignal
Y1 auf VDD - Vthp hochgezogen ist, im EIN-Zustand. Dies führt dazu, dass
zwischen dem Pegel VDD und dem Pegel GND ein Durchdringungsstrom fließt.
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Darüber hinaus sind bei der in der Fig. 11 dargestellten herkömmlichen MOS-
Logikschaltung invertierte Signale AX, BX, CX und Y1 zu den jeweiligen
Signalen A, B, C bzw. Y2 erforderlich. Im Ergebnis ist die Leiterbahnfläche
groß und auf Grund der großen Anzahl zugehöriger Signalwechsel wird eine
große Energiemenge verbraucht. Außerdem führt die große Anzahl von
Transistoren zu einer komplizierten Schaltungskonfiguration, durch die wiederum
die Herstellkosten erhöht werden.
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Demgemäß fließt bei der MOS-Logikschaltung gemäß dem siebten Beispiel der
Erfindung dann kein Durchdringungsstrom durch die Schaltung, wenn die
Schwellenspannungen der NDTMOS-Transistoren 1-1 bis 1-3 und der PDTMOS-
Transistoren 2-1 bis 2-3 auf solche Weise eingestellt werden, wie sie oben
in Zusammenhang mit dem ersten Beispiel der Erfindung beschrieben wurde.
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Ferner ist beim siebten Beispiel der Erfindung die Anzahl der Transistoren
kleiner, da keine invertierten Signale zu den Signalen A, B und Y
erforderlich sind. Demgemäß verfügt eine MOS-Logikschaltung gemäß dem siebten
Beispiel der Erfindung über eine kleinere Schaltungsfläche, und sie wird mit
niedrigerem Energieverbrauch betrieben.
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Die Erfindung kann auch für verschiedene Halbleiterbauteile sorgen, die die
oben beschriebenen Vorteile zeigen, wenn in sie eine der oben beschriebenen
MOS-Logikschaltungen gemäß der Erfindung eingebaut wird.
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Wie oben beschrieben, verfügt die MOS-Logikschaltung gemäß der Erfindung im
Wesentlichen über eine Durchlasstransistor-Logikschaltung aus mindestens
einem NDTMOS-Transistor und/oder mindestens einem PDTMOS-Transistor sowie
einen Verstärker zum Verstärken des Ausgangssignals der
Durchlasstransistor-Logikschaltung, um deren Treibervermögen zu verbessern. Der NDTMOS-
Transistor wird dazu verwendet, eine Logikoperation auszuführen, die dann
gültig ist, wenn sich ein Signal auf dem Pegel "H" befindet, während ein
PDTMOS-Transistor dazu verwendet wird, eine Logikoperation auszuführen, die
dann gültig ist, wenn sich ein Signal auf dem Pegel "L" befindet. Demgemäß
ist, abweichend von einer herkömmlichen Logikschaltung, eine solche
Logikschaltung konfiguriert, die keine invertierten Signale benötigt. Im
Ergebnis ist die Anzahl der Signalleitungen verringert, und demgemäß ist die
Leiterbahnfläche verringert. Ferner ist auch die Anzahl von Signalwechseln
verringert, da kein invertiertes Signal benötigt wird. Im Ergebnis ist die
Menge des zum Laden und Entladen der Leiterbahnkapazität erforderlichen
Strom verringert, wodurch niedriger Energieverbrauch realisiert wird.
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Bei der erfindungsgemäßen Logikschaltung ist die Menge des
Durchdringungsstroms sehr klein, der fließt, während sowohl positive als auch negative
Signale den Pegel "H" zeigen. Dies, da die oben beschriebene Logikschaltung
nur durch ein positives Signal realisiert wird, in welchem Fall ein
direkter Strompfad zwischen dem Pegel der Versorgungsspannung (dem Pegel VDD) und
dem Pegel GND auf dieselbe Weise wie bei einer statischen CMOS-Schaltung
blockiert wird. Daher sind keine Pullup- und Pulldownelemente erforderlich,
was dahingehend von Vorteil ist, dass die Anzahl der Elemente verringert
wird und dadurch die Schaltungsfläche verkleinert wird.
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Bei der Durchlasstransistor-Logikschaltung mit der Konfiguration gemäß der
Erfindung können sowohl NDTMOS- als auch PDTMOS-Transistoren als
Durchlasstransistor-Logikschaltung verwendet werden. Alternativ kann eine
Durchlasstransistor-Logikschaltung gemäß der Erfindung nur NDTMOS-Transistoren
aufweisen, wobei ein invertiertes Signal /A in einen derselben eingegeben
wird, oder sie kann nur PDTMOS-Transistoren aufweisen, wobei ein
invertiertes Signal /A in einen derselben eingegeben wird. Beide derartige
Durchlasstransistor-Logikschaltungen weisen im Wesentlichen dieselbe
Logikfunktion wie eine Durchlasstransistor-Logikschaltung mit sowohl NDTMOS- als
auch PDTMOS-Transistoren auf, wodurch eine verringerte Anzahl von Elementen
realisiert wird und demgemäß eine verringerte Schaltungsfläche erzielt wird
und auch Betrieb mit niedrigerem Energieverbrauch möglich ist.
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Ferner verfügt eine MOS-Logikschaltung, gemäß einer anderen
Erscheinungsform der Erfindung, im Wesentlichen über eine
Durchlasstransistor-Logikschaltung aus mindestens einem MOS-Transistor und einem Verstärker aus
mindestens einem MOS-Transistor, wobei der Absolutwert der
Schwellenspannung des MOS-Transistors im Verstärker größer als der Absolutwert der
Schwellenspannung des MOS-Transistors in der
Durchlasstransistor-Logikschaltung ist. Bei einer derartigen Konfiguration ist selbst dann, wenn
keinerlei Pullup- oder Pulldown-Element vorhanden ist, verhindert, dass ein
stationärer Durchdringungsstrom durch die Schaltung fließt. Demgemäß wird
eine MOS-Logikschaltung mit einer kleineren Anzahl von Elementen und
kleinerer Schaltungsfläche realisiert, die mit niedrigerem Energieverbrauch
betrieben wird.
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Der im obigen zu verwendete MOS-Transistor kann ein NMOS-Transistor, ein
PMOS-Transistor oder ein komplementärer MOS-Transistor mit NMOS- und PMOS-
Transistoren sein.
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Ferner kann eine MOS-Logikschaltung- gemäß der Erfindung einen
DTMOS-Transistor für einen Vorabladevorgang, eine Bestimmungsschaltung aus einem
DTMOS-Transistor zum Bestimmen einer Logik auf Grundlage davon, ob eine
entsprechend einem Eingangssignal vorab geladene Ladung entladen oder
gehalten wird, und einen Verstärker aus einem DTMOS-Transistor zum Verstärken
des Ausgangssignals der Bestimmungsschaltung auf weisen. Gemäß dieser
Konfiguration ist die Menge der vorab geladenen Ladung, die dann entsprechend
einer Logik zu entladenist, klein, wodurch die Ladungsverbrauchsmenge
niedrig ist. Im Ergebnis ist eine MOS-Logikschaltung geschaffen, die mit
verringertem Energieverbrauch betreibbar ist.
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Ferner kann, gemäß der Erfindung, ein PMOS-Transistor verwendet werden,
dessen Gate mit einer Wanne verbunden ist, anstatt dass ein NMOS-Transistor
in einer MOS-Logikschaltung verwendet wird, der es erfordert, dass an
seinem Gate ein invertiertes Signal eingegeben wird, wobei am Gate des PMOS-
Transistors ein nicht invertiertes Signal eingegeben wird, und es kann auch
ein NMOS-Transistor mit einem mit einer Wanne verbundenen Gate an Stelle
eines PMOS-Transistors in einer MOS-Logikschaltung verwendet werden, der es
erfordert, dass an seinem Gate ein invertiertes Signal angegeben wird,
wobei am Gate des NMOS-Transistors ein nicht invertiertes Signal eingegeben
wird. Eine derartige Konfiguration erlaubt es, einen herkömmlicherweise
erforderlichen Generator für negative Signale wegzulassen. Außerdem kann
die Leiterbahnfläche verringert werden, da kein negatives Signal benötigt
wird, wie es bei einer herkömmlichen CMOS-Schaltung erforderlich ist.
Darüber hinaus kann die Menge des Stroms, der zum Laden und Entladen von
Kapazitäten entsprechend Signalwechseln erforderlich ist, verringert werden,
was zu verringertem Energieverbrauch führt.
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Darüber hinaus können gemäß der Erfindung verschiedene Halbleiterbauteile,
die die oben beschriebenen Vorteile zeigen, dadurch realisiert werden, dass
in sie die oben beschriebenen MOS-Logikschaltungen eingebaut werden.