DE69615441T2 - Ferroelektrische Speichermatrix und Herstellungsverfahren - Google Patents

Description

Hintergrund der Erfindung
• Diese Erfindung bezieht sich allgemein auf Halbleiterspeicher und insbesondere auf ferroelektrische Speicherarchitekturen.
• Ein ferroelekrischer Speicher (FeRAM) ist ein nichtflüchtiger Speicher. Er ist für Anwendungen nützlich, die den Erhalt von Daten erfordern, wenn die Energieversorgung des Speichers entfernt wird. Sowohl Lese- als auch Schreiboperationen werden bezüglich eines FeRAM ausgeführt. Die Lese- und Schreibzykluszeiten eines Fe- RAM liegen innerhalb eines Bereiches von 200 bis 1000 Nanosekunden für einen Speicher mit 4096 Bit. Die Speichergröße und die Speicherarchitektur beeinflussen die Lese- und Schreibzugriffszeiten eines FeRAM. EEPROMs und FLASH EEPROMs sind gut gekannte nichtflüchtige Speicher, die mit ferroelektrischen Speichern konkurrieren.
• Die Nichtflüchtigkeit eines ferroelektrischen Speichers ist auf die bistabile Charakteristik einer ferroelektrischen Speicherzelle zurückzuführen. Es werden zwei Typen von Speicherzellen verwendet, eine Einzelkondensatorspeicherzelle und eine Zweikondensatorspeicherzelle. Die Einzelkondensatorspeicherzelle erhöht die Dichte, ist jedoch weniger immun auf Rauschen und Prozessvariationen, und sie benötigt eine Spannungsreferenz zum Bestimmen eines gespeicherten Speicherzustandes. Die Zweikondensatorspeicherzelle speichert komplementäre Signale, die eine Differenzabtastung der gespeicherten Information gestatten, und sie ist stabil.
• Eine ferroelektrische Zweikondensatorspeicherzelle in einer Speicheranordnung ist mit einer BIT- und einer BITBAR-Leitung (BITBAR = BITBALKEN) gekoppelt, was vergleichbar zu vielen anderen Speichertypen ist (beispielsweise statischen Random Access Speichern). Speicherzellen eines Speicherblockes sind in Speicherzeilen und Speicherspalten ausgebildet. Die ferroelektrische Zweikondensatorspeicherzelle umfasst zwei Transistoren und zwei ferroelektrische Kondensatoren. Ein erster Transistor ist zwischen die BIT-Leitühg und einen ersten Kondensator gekoppelt. Ein zweiter Transistor ist zwischen die BITBAR-Leitung und einen zweiten Kondensator gekoppelt. Der erste und der zweite Kondensator haben gemeinsame Anschlüsse oder Platten, welchen ein Signal zum Polarisieren der Kondensatoren zugeführt wird.
• Bei einer Schreiboperation werden der erste und der zweite Transistor der ferroelektrischen Zweikondensatorspeicherzelle befähigt, die Kondensatoren mit den komplementären logischen Niveaus auf der BIT-Leitung und der BITBAR-Leitung zu koppeln, die einem logischen Zustand entsprechen, der in dem Speicher zu speichern ist. Der gemeinsame Anschluss der Kondensatoren wird während einer Schreiboperation gepulst, um die Zweikondensatorspeicherzelle auf einen der beiden logischen Zustände zu polarisieren.
• Bei einer Leseoperation werden der erste und der zweite Transistor der Zweikondensatorspeicherzelle befähigt, die in dem ersten und dem zweiten Kondensator gespeicherte Information in die BIT-Leitung und die BITBAR- Leitung zu koppeln. Ein Differenzsignal wird über die BIT-Leitung und über die BITBAR-Leitung durch die Zweikondensatorspeicherzelle erzeugt. Das Differenzsignal wird von einem Leseverstärker erfasst, der ein Signal zur Verfügung stellt, das dem in dem Speicher gespeicherten logischen Niveau entspricht. Eine Charakteristik eines ferroelektrischen Speichers besteht darin, dass eine Leseoperation bei einigen Anwendungen destruktiv ist. Die Daten in einer Speicherzelle müssen neu in die Speicherzelle geschrieben werden, nachdem die Leseoperation beendet ist.
• Eine Speicherzelle eines ferroelektrischen Speichers ist auf eine begrenzte Anzahl von Lese- und Schreiboperationen begrenzt, bevor die Speicherzelle unzuverlässig wird. Die Anzahl von Operationen, die auf einem ferroelektrischen Speicher ausgeführt wird, ist als Lebensdauer ("endurance") eines Speichers bekannt. Die Lebensdauer ist ein wichtiger Faktor bei vielen Anwendungen, die einen nichtflüchtigen Speicher benötigen. Andere Faktoren, wie zum Beispiel die Speichergröße, die Speichergeschwindigkeit und die Verlustleistung spielen ebenfalls eine Rolle beim Bestimmen, ob ein ferroelektrischer Speicher auf dem Speichermarkt brauchbar ist.
• Es wäre ein großer Vorteil, wenn ein ferroelektrischer Speicher zur Verfügung gestellt werden könnte, der eine erhöhte Lebensdauer, eine erhöhte Geschwindigkeit, eine höhere Dichte und eine geringere Verlustleistung aufweist.
• Die EP-A-0 600 434 offenbart eine ferroelektrische Speicheranordnung, bei der jede Speicherzellenspalte ihr eigenes Paar von Bitleitungen hat. Die w0 94 06120 A offenbart eine SRAM-Speicheranordnung, bei der Spalten benachbarter Speicherzellen eine Bitleitung teilen.
Kurzbeschreibung der Zeichnungen
• Fig. 1 ist ein schematisches Diagramm einer ferroelektrischen Speicherzelle;
• Fig. 2 ist ein Blockdiagramm einer ferroelektrischen Speicherzelle des Standes der Technik mit separater BIT- und BITBAR-Leitung für jede Speicherzellenspalte;
• Fig. 3 ist ein Blockdiagramm einer ferroelektrischen Speicherzellenanordnungnit geteilten BIT- und BITBAR-Leitungen in Übereinstimmung mit der vorliegenden Erfindung;
• Fig. 4 ist ein Layout einer ferroelektrischen Speicherzelle, die sich eine BIT- oder eine BITBAR- Leitung mit einer benachbarten Speicherzelle teilt, in Übereinstimmung mit der vorliegenden Erfindung; und
• Fig. 5 ist ein Layout, das eine Speicherzellenspalte und eine Speicherzellenzeile in Übereinstimmung mit der vorliegenden Erfindung zeigt.
Detaillierte Beschreibung der Zeichnungen
• Ein ferroelektrischer Speicher (FeRAM) wird aufgrund der einzigartigen Eigenschaften seiner Speicherzelle so genannt. Eine ferroelektrische Speicherzelle verwendet einen ferroelektrischen Filmkondensator, der ein nichtlineares dielektrisches Material enthält. Der ferroelektrischen Filmkondensator hält Information, selbst wenn die Energiezufuhr von der Speicherzelle entfernt wird. Bei einigen Anwendungen ist eine Leseoperation bezüglich einer ferroelektrischen Speicherzelle eine destruktive Operation. Nach jeder Leseoperation wird eine Wiedereinschreiboperation ausgeführt, um die Information in einer Speicherzelle wieder einzuspeichern. Information, die einen ferroelektrischen Kondensator, eine Speicherzelle und eine Speicherarchitektur betrifft, ist in dem Artikel mit dem Titel "An Experimental 512-bit Nonvolatile Memory with Ferro-electric Storage Cell" von Joseph T. Evans und Richard Womack verfügbar, der gedruckt ist in I. E. E. E. Journal of Solid- State Circuits, Vol. 23, Nr. 5, Seiten 1171-1175, im Oktober 1988 und in einem US-Patent Nr. 4,873,664 mit dem Titel "Self Restoring Ferro-electric Memory") von S. Sheffield Eaton, Jr., veröffentlicht am 10. Oktober 1989.
• Ein ferroelektrischer Speicher hat viele Vorteile, verglichen mit anderen nichtflüchtigen Speichern. Beispielsweise ist ein EEPROM ein nichtflüchtiger Speicher, der eine breite Popularität hat und mit einem ferroelektrischen Speicher vergleichbar ist. Erstens arbeitet ein ferroelektrischer Speicher mit Spannungen, die geringer sind als 3 V. Ein allgemeiner Trend in der Halbleiterindustrie besteht darin, eine Betriebsspannung von Halbleiterchips zu verringern, um die Leistung zu reduzieren, wodurch ein ferroelektrischer Speicher in die Lage versetzt wird, in zukünftigen Generationen von Halbleitern integriert zu werden. Ein EEPROM benötigt zusätzliche Schaltkreise, wie zum Beispiel eine Ladungspumpenschaltung zum Bereitstellen einer Spannung, die größer ist als eine Energieversorgungsspannung für den Betrieb. Die Verwendung einer Ladungspumpenschaltung ist nicht mit dem Trend vereinbar, die Energieversorgungsspannungen zu verringern, da die geringeren Betriebsspannungen von zukünftigen Halbleitern eine komplexere Ladungspumpenschaltung erfordern um die für einen EEPROM erforderliche Spannung zu erreichen.
• Zweitens sind Schreibzeiten in einen ferroelektrischen Speicher kurz, wenn sie mit anderen nichtflüchtigen Speichern verglichen werden (in der Größenordnung von 500 Nanosekunden für einen Speicher mit 4 Kilobit). Ein Schreiben in einen EEPROM benötigt etwa 10 mal länger. Ebenfalls benötigt ein EEPROM eine Blocklöschung, bevor Daten über einem Block neu eingeschrieben werden. Eine Blocklöschung wird in einem ferroelektrischen Speicher nicht benötigt. Eine Blocklöschung für einen EEPROM ist ein extrem langsamer Vorgang, der typischerweise Millisekunden zur Ausführung benötigt.
• Drittens haben die meisten nichtflüchtigen Speicher eine endliche Anzahl von Operationen, die ausgeführt werden können, bevor ihre Zuverlässigkeit fraglich wird. Ein ferroelektrischer Speicher ist in der Lage, sechs Größenordnungen mehr Operationen auszuführen als ein EEPROM. Die Lebensdauer eines nichtflüchtigen Speichers ist ein Begriff, der verwendet wird, um die Anzahl von Operationen anzuzeigen, während derer ein Speicher garantiert verlässlich ist.
• Schließlich werden zwei Typen von Speicherzellen verwendet, um eine ferroelektrische Speicheranordnung zu bilden. Eine sehr stabile Zwei-Transistoren- und Zwei- Kondensatoren-Speicherzelle (2T/2C) oder eine Ein- Transistor- und Ein-Kondensator-Spsicherzelle (1T/1C) werden verwendet. Die Dichte von entweder der Speicherzelle erreicht nicht die Dichte der derzeit angebotenen EEPROM-Speicherzelle, wenn jedoch die Technologie reifer wird, ist es für eine ferroelektrische Speicherzelle möglich, die Größe einer EEPROM- oder einer DRAM- Speicherzelle zu erreichen.
• Fig. 1 ist ein schematisches Diagramm einer 2T/2C (2 Transistoren/2 Kondensatoren) ferroelektrischen Speicherzelle 11. Die Speicherzelle 11 umfasst Transistoren T1 und T2 und Kondensatoren C1 und C2. Der Transistor T1 ist zwischen eine BIT-Leitung und den Kondensator C1 gekoppelt. Der Kondensator C1 ist zwischen den Transistor T1 und einen Steuerungsanschluss CP gekoppelt. Der Transistor T2 ist zwischen eine BITBAR-Leitung und den Kondensator C2 gekoppelt. Der Kondensator C2 ist zwischen den Transistor T2 und den Steuerungsanschluss CP gekoppelt. Die Gates von beiden Transistoren T1 und T2 sind mit einem Anschluss ZEILENFREIGABE (ROW ENABLE) gekoppelt. Das hier beschriebene BITBAR entspricht in den Figuren einem Wort BIT mit einer darüber gezeichneten Linie.
• Die Kondensatoren C1 und C2 werden gebildet, indem ferroelektrisches Material zwischen zwei leitende Platten angeordnet wird. Das ferroelektrische Material hat eine nichtlineare dielektrische Charakteristik, die es der Speicherzelle gestattet, Information zu erhalten, wenn Energie entfernt und wieder hergestellt wird. Der Steuerungsanschluss CP ist mit einer gemeinsamen Grundplatte der Kondensatoren C1 und C2 gekoppelt. Der Steuerungsanschluss CP wird verwendet, um die ferroelektrische Speicherzelle einer Speicherzellenzeile zu polarisieren. Der Anschluss ZEILENFREIGABE befähigt die Transistoren T1 und T2, jeweils die Kondensatoren C1 und C2 mit der BIT- und der BITBAR-Leitung für eine Lese- oder eine Schreib- Operation zu koppeln.
• Fig. 2 ist ein Blockdiagramm einer ferroelektrischen Speicherzellenanordnung 31 des Standes der Technik, welches acht Speicherzellenspalten und vier Speicherzellenzeilen veranschaulicht. Im Allgemeinen ist das Blockdiagramm eine Darstellung, wie ferroelektrische Speicherzellen in Speicherzellenspalten und -zeilen angeordnet sind, und es ist im Hinblick auf die exakte gezeigte Konfiguration nicht genau. Die Speicherzellenanordnung 31 gibt zwei Bits ein/aus, wobei ein BIT0-Anschluss und ein BIT1-Anschluss der Eingang/Ausgang ("input/output" (I/O)) der Speicherzellenanordnung 31 sind.
• Jede Speicherzellenzeile umfasst acht Speicherzellen und hat eine entsprechende Zeilenfreigabeleitung und eine Leitung CP. Die Speicherzellenzeilen sind mit SPEICHER- ZELLENZEILE 0-3 gekennzeichnet. Die Zeilenfreigabeleitungen sind mit ZEILEO-ZEILE3 gekennzeichnet, und die Leitungen CP sind mit CP0-CP3 gekennzeichnet. Eine Leitung CP von jeder Speicherzellenzeile ist mit einer gemeinsamen Platte der zwei Kondensatoren innerhalb jeder Speicherzelle gekoppelt, wie dies in Fig. 1 gezeigt ist. Jede Speicherzellenspalte umfasst vier Speicherzellen und hat ihre eigene BIT- und BITBAR-Leitung. Die acht Speicherzellenspalten sind in zwei Gruppen von vier Speicherzellenspalten gruppiert, wobei jede Spalte in jeder Spaltengruppe jeweils mit SPALTEO-SPALTE3 gekennzeichnet ist. Eine erste Gruppe von Spalten korrespondiert mit dem BIT0-Anschluss und eine zweite Gruppe von Spalten korrespondiert mit dem BIT1-Anschluss.
• Eine Speicherschaltung 32 ist mit der BIT- und BITBAR- Leitung von jeder Speicherzellenspalte der Speicherzellenanordnung 31 gekoppelt. Die Speicherschaltung 32 führt eine Lese- oder Schreiboperation bezüglich einer freigegebenen Speicherzelle in jeder Spaltengruppe aus. Daten werden an den Anschlüssen BIT0 und BIT1 eingegeben und ausgegeben, die mit der Speicherschaltung 32 gekoppelt sind. Im Allgemeinen befinden sich Leseverstärker und Multiplexschaltungen innerhalb der Speicherschaltung 32.
• Ein Speicherfreigabesignal, das einer Zeilenfreigabeleitung (ZEILEO-ZEILE3) zugeführt wird, gibt jede Speicherzelle der freigegebenen Speicherzeile frei. Die Leitung CP entsprechend der freigegebenen Zeile wird gepulst, um eine ferroelektrische Zeile für entweder eine Lese- oder eine Schreiboperation zu polarisieren. Multiplexer innerhalb der Speicherschaltung 32 koppeln eine der vier Speicherzellenspalten von jeder Spaltengruppe mit einer Leseverstärkerschaltung.
• Daten, die in eine Speicherzellenanordnung 31 zu schreiben sind, werden den BIT0-und BIT1-Anschlüssen während einer Schreiboperation zugeführt. Multiplexer koppeln die Daten mit einer speziellen Speicherzellenspalte von jeder Spaltengruppe. In der bevorzugten Ausführungsform wird die gleiche Spalte in beiden Spaltengruppen freigegeben, beispielsweise wird SPALTE1 sowohl in der ersten als auch in der zweiten Spaltengruppe freigegeben. Die Daten, die dem BIT0-Anschluss zugeführt werden, werden zu den BIT- und BITBAR-Leitungen von SPALTEl der ersten Gruppe von Spalten übertragen. Vergleichbar werden Daten, die dem BIT1-Anschluss zugeführt werden, zu den BIT- und BITBAR-Leitungen von SPALTEl der zweiten Gruppe von Spalten übertragen. Ein Zeilenfreigabesignal wird beispielsweise der Zeilenfreigabeleitung ZEILE3 zugeführt, um in Speicherzellen zu schreiben, die mit SPAL- TEl (aus der ersten und zweiten Spaltengruppe) und ZEI- LE3 korrespondieren. Die Leitung CP3 wird ebenfalls gepulst, so dass die freigegebenen Speicherzellen Daten auf den ensprechenden BIT- und BITBAR-Leitungen speichern, indem die ferroelektrische Speicherzelle in einen von zwei logischen Zuständen polarisiert wird.
• Eine Leseoperation koppelt eine Speicherzelle mit ihren entsprechenden BIT- und BITBAR-Leitungen. Die Speicherzelle erzeugt eine Differenzspannung über den BIT- und BTTBAR-Leitungen, so dass ein Leseverstärker in der Speicherschaltung 32 die Spannungsdifferenz fühlt und ein logisches Niveau entsprechend dem logischen Zustand ausgibt, der in der Speicherzelle gespeichert ist. Eine Spalte und eine Zeile werden ausgewählt, wie es bei der Schreiboperation beschrieben ist. Die Leseoperation eines ferroelektrischen Speichers ist destruktiv bezüglich dem logischen Zustand, der in der Speicherzelle gespeichert ist. Die von dem Leseverstärker sensierten Daten werden neu zurück in die ferroelektrische Speicherzelle geschrieben, indem die Polarisation zurück zu ihrem Originalzustand geschaltet wird. Eine Leitung CP einer entsprechenden freigegebenen Speicherzeile wird während einer Leseoperation gepulst.
• Wie vorstehend erwähnt, hat eine ferroelektrische Speicherzelle eine begrenzte Anzahl von Lese/Schreiboperationen, bevor sie erschöpft ist und bei einer Speicherung unzuverlässig wird. Basierend auf der Speicherarchitektur, die in Fig. 2 gezeigt ist, wird auf jede Speicherzelle einer Zeile zugegriffen, wenn die Zeile freigegeben wird, auch wenn nur zwei Speicherzellen entweder geschrieben oder gelesen werden. Die Freigabe von jeder Speicherzelle in einer Speicherzeile erniedrigt die Lebensdauer ("endurance") eines ferroelektrischen Speichers durch kontinuierliches Inanspruchnehmen der nicht verwendeten Speicherzellen. Ebenfalls wird der Energieverbrauch durch das Freigeben und Sperren einer großen Anzahl von Speicherzellen in einer Speicherzellenzeile bei jeder Lese- oder Schreiboperation erhöht.
• Die Operationsgeschwindigkeit steht direkt mit dem Speicherzellenlayout in Verbindung. Insbesondere hat der Widerstand einer CP-Leitung einen großen Einfluss auf die Lese- oder Schreibzugriffszeiten eines ferroelektrischen Speichers. Eine Architektur einer Speicheranordnung, wie sie in Fig. 2 gezeigt ist, verleiht sich selbst keine Hochgeschwindigkeits-Lese- und Schreibzeiten, aufgrund der Zeit, die für ein Pulsen einer Leitung CP erforderlich ist. Ein Widerstand einer CP-Leitung ist eine direkte Funktion eines Speicherzellenlayouts und des Materials, das die gemeinsame leitende Platte der beiden Kondensatoren innerhalb einer ferroelektrischen Speicherzelle bildet. Inder bevorzugten Ausführungsform ist die gemeinsame leitende Kondensatorplatte einer Speicherzelle mit einer benachbarten Speicherzelle gekoppelt, wobei inhärent die Leitung CP gebildet wird. Eine breite ferroelektrischa Speicherzelle erhöht die Länge einer Leitung CP, was direkt einer Erhöhung des Widerstandes der Leitung CP entspricht. Im Allgemeinen dominiert der Widerstand einer CP-Leitung beliebige parasitäre kapazitive Effekte beim Verlangsamen eines ferroelektrischen Speichers. Dies gilt aufgrund der Tatsache, dass ein Signal, das an einer CP-Leitung angelegt wird, die Kondensatoren von jeder Speicherzelle in einer Speicherzeile treibt. Der gesamte Kapazitätswert von allen Kondensatoren in einer Speicherzellenzeile und der Widerstand von ihren CP-Leitungen bilden eine RC- Zeitkonstante, die bestimmt, bei welcher Frequenz die CP-Leitung gepulst wird. Das Nettoergebnis ist, dass die Geschwindigkeit des ferroelektrischen Speichers durch die Maximalgeschwindigkeit begrenzt sein könnte, mit der die Leitung CP gepulst werden kann.
• Jede Speicherzellenspalte hat separate BIT- und BITBAR- Leitungen. BIT- und BITBAR-Leitungen werden typischerweise in Metall ausgeführt, um den Widerstand zu minimieren. Ein Metall-Metall-Abstand ist zwischen benachbarten Speicherzellen erforderlich, um Metallkurzschlüsse zu verhindern. Der Abstand zwischen benachbarten Speicherzellen in einer Zeile wird weiterhin den CP- Leitungswiderstand erhöhen.
• Eine Lösung zum Erhöhen der Geschwindigkeit der Operation eines ferroelektrischen Speichers besteht im Verringern einer Breite der Speicherzelle, wodurch der Widerstand einer Leitung CP verringert wird. Eine weitere Verbesserung besteht darin, den Metall-Metall-Abstand zwischen benachbarten Speicherzellen zu eliminieren. Das Teilen von Bitleitungen zwischen benachbarten Speicherzellen verringert die Größe einer Speicheranordnung und verringert den Widerstand der Leitung CP. Weiterhin wird eine Speicheranordnungsarchitektur, die nicht auf alle Speicherzellen einer Zeile zugreift, die Lebensdauer des ferroelektrischen Speichers erhöhen. Ein ferroelektrischer Speicher mit vergrößerter Operationsgeschwindigkeit, vergrößerter Lebensdauer, verringertem Energieverbrauch und einer kleineren Speicheranordnungsgröße wird erreicht, indem die oben beschriebenen Konzepte implementiert werden.
• Fig. 3 ist ein Blockdiagramm einer ferroelektrischen Speicherzellenanordnung 41 mit acht Speicherzellenspalten und vier Speicherzellenzeilen, die als funktionelles Äquivalent zu der Speicherzellenanordnung 31 aus Fig. 2 arbeiten. Die vier Speicherzellenzeilen sind mit SPEI- CHERZELLEZEILE0 bis -ZEILE3 gekennzeichnet. Die acht Speicherzellenspalten sind in zwei Gruppen von Speicherzellenspalten unterteilt, die mit SPALTEO-SPALTE3 gekennzeichnet sind. Eine erste Gruppe von Speicherzellenspalten korrespondiert mit einem BIT0-Anschluss, und eine zweite Gruppe von Speicherzellenspalten korrespondiert mit einem BIT1-Anschluss.
• Jede Speicherzellenzeile hat acht Speicherzellen, wobei vier Speicherzellen mit einer ersten Zeilenfreigabeleitung gekoppelt sind und die verbleibenden vier Speicherzellen mit einer zweiten Zeilenfreigabeleitung gekoppelt sind. Beispielsweise hat die SPEICHERZELLENZEILE0 alternierende Speicherzellen, die mit einer Zeilenfreigabeleitung ZEILEOA und einer Zeilenfreigabeleitung ZEILEOB gekoppelt sind. Eine Leitung CP0 ist mit jeder Speicherzelle einer Speicherzellenzeile gekoppelt. Die Freigabe der Hälfte der Speicherzellen einer Speicherzellenzeile erhöht die Lebensdauer eines ferroelektrischen Speichers um einen Faktor 2, da nur die Hälfte der Speicherzellenzeilen bei jeder Operation freigegeben werden. Im Durchschnitt werden zwei Lese/Schreib-Operationen ausgeführt, um auf dieselbe Anzahl von Speicherzellen wie bei der Speicherarchitektur aus Fig. 2 zuzugreifen. Somit können doppelt so viele Lese/Schreib-Operationen auf einer ferroelektrischen Speicherzellenanordnung 41 ausgeführt Werden, bevor die Erschöpfung der Speicherzellen ein Thema ist, wodurch die Langlebigkeit und die Verlässlichkeit eines ferroelektrischen Speichers erhöht werden. Es ist möglich, mehr Zeilenfreigabeleitung zu einer Speicherzellenzeile zuzufügen, um die Lebensdauer eines ferroelektrischen Speichers weiter zu erhöhen, wobei jedoch die Zeilendekodierschaltung zum Bereitstellen von Zeilenfreigabesignalen komplexer würde und der Einfluss des Führens der zugefügten Freigabeleitungen berücksichtigt werden müsste.
• Ein signifikante Reduktion des Widerstandes der Leitungen CP0-CP3 wird erreicht, indem die BIT/BITBAR- Leitungen von benachbarten Speicherzellenspalten geteilt werden. Beispielsweise ist eine BITBAR-Leitung von SPAL- TEO ebenfalls eine BIT-Leitung von SPALTEl, vergleichbar ist eine BIT-Leitung von SPALTE3 eine BITBAR-leitung von SPALTE2. Das Teilen der BIT/BITBAR-Leitungen beseitigt die Erfordernisse eines Metall-Metall-Abstandes zwischen benachbarten Speicherzellen und eliminiert eine BIT/BITBAR-Leitung, die in der Speicheranordnungsarchitektur verwendet wird, die in Fig. 2 veranschaulicht ist. Das Teilen der BIT/BITBAR-Leitungen verringert die Gesamtlänge einer Leitung CP für eine Speicherzellenzeile, wobei·der Widerstand verringert wird. Das Teilen der BIT/BITBAR-Leitungen verringert ebenfalls die Größe der Speicherzellenanordnung. Eine Verringerung der Länge entspricht einer Verringerung des Widerstandes der Leitungen CP0-CP3. Der verringerte Widerstand auf den Leitungen CP0-CP3 gestattet, dass eine CP-Leitung mit einer höheren Frequenz betrieben wird.
• Alternierende Zeilenfreigabeleitungen für benachbarte Speicherzellen stellen sicher, dass die Speicherzellen, welche dieselbe BIT- oder BITBAR-Leitung teilen, niemals gleichzeitig freigegeben werden, was ein Konkurrenzproblem erzeugen würde. Das Koppeln von HIT- oder BITBAR- Leitungen mit benachbarten Speicherzellen erhöht eine kapazitive Ladung auf einer freigegebenen Speicherzelle. Beispielsweise werden die Speicherzellen in der Speicherzellenanordnung 41 mit 7 anderen Speicherzellen gekoppelt, während die Speicherzellen aus Fig. 2 mit nur drei anderen Speicherzellen gekoppelt werden. Auswertungen von einigen ferroelektrischen Speicheranordnungen zeigen an, dass ein Kapazitätsverhältnis von etwa zwei zwischen einer Kapazität einer BIT/BITBAR-Leitung und einer Kapazität eines ferroelektrischen Speicherzellenkondensators ideal für das Lesen und das Schreiben ist. Bei einigen Anwendungen benötigen ferroelektrische Speicherzellenanordnungen, die keine BIT- und BITBAR- Leitungen teilen, eine höhere BIT/BITBAR- Leitungskapazität, um das ideale Verhältnis zu erreichen. Somit bewegt die Erhöhung der BIT/BITBAR- Leitungskapazität durch das Teilen von BIT- und BITBAR- Leitungen gelegentlich eine Speicherzellenspalte näher an das ideale kapazitive Verhältnis, und es liegt keine negative Eigenschaft vor.
• Eine Speicherschaltung 42 ist mit der BIT-Leitung und der BITBAR-Leitung von jeder Speicherzellenspalte der Speicherzellenanordnung 41 gekoppelt. Die Speicherschaltung 42 führt eine Lese- oder Schreiboperation bezüglich einer freigegebenen Speicherzelle von jeder Gruppe von Speicherzellenspalten aus. Daten werden an den Anschlüssen BIT0 und BIT1 eingegeben und ausgegeben, die mit der Speicherschaltung 42 gekoppelt sind. Im Allgemeinen befinden sich Leseverstärker und Multiplexschaltungen in der Speicherschaltung 42.
• Ein Zeilenfreigabesignal wird einer der beiden Zeilenfreigabeleitungen einer Speicherzellenzeile zugeführt. Die Leitung CP, die zu der freigegebenen Speicherzellenzeile korrespondiert, wird während entweder einer Lese- oder einer Schreiboperation gepulst, um die ferroelektrischen Speicherzellen zu polarisieren. Multiplexer innerhalb der Speicherschaltung 42 koppeln eine der vier Speicherzellenspalten von jeder Speicherzellenspaltegruppe mit der Leseverstärkerschaltung.
• Bei einer Schreiboperation werden den BIT0- und BIT1- Anschlüssen Daten zugeführt. Multiplexer in der Speicherschaltung 42 koppeln die Daten in eine spezielle Speicherzellenspalte. Bei der bevorzugten Ausführungsform werden die Daten, die den BIT0- und BIT1- Anschlüssen zugeführt werden, den BIT- und BITBAR- Leitungen von identisch benannten Speicherzellenspalten der ersten und der zweiten Gruppe von Speicherzellenspalten übertragen. Zum Beispiel werden die Daten zu den BIT0- und BIT1-Anschlüssen jeweils mit den BIT- und BIT- BAR-Leitungen aus SPALTE1 der ersten Gruppe von Speicherzellenspalten und SPALTE1 der zweiten Gruppe von Speicherzellenspalten zugeführt. Ein Zeilenfreigabesignal wird einer der beiden Zeilenfreigabeleitungen einer Speicherzellenzeile zugeführt, zum Beispiel wird die Zeilenfreigabeleitung ZEILE2B freigegeben. Daten, die zu BIT0 und BIT1 korrespondieren, werden jeweils auf die BTT- und BITBAR-Leitungen von SPALTE1 der ersten und der zweiten Spaltengruppe geschrieben. Speicherzellen 33 und 34 werden mit den BIT- und BITBAR-Leitungen gekoppelt, was die Daten in jede Speicherzelle schreibt. Die Leitung CP3 wird ebenfalls gepulst, so dass die freigegebenen Speicherzellen 33 und 34 die Daten auf den entsprechenden BIT- und BITBAR-Leitungen speichern; indem jede ferroelektrische Speicherzelle in einen von zwei logischen Zuständen polarisiert wird.
• Eine Schreiboperation koppelt eine Speicherzelle mit ihrer entsprechenden BIT- und BITBAR-Leitung. Speicherzellenspalten und eine Speicherzellenzeile werden in ähnlicher Weise freigegeben, wie es bei der Schreiboperation beschrieben wurde. Eine Speicherzelle, die mit einer BIT- und einer BITBAR-Leitung gekoppelt ist, erzeugt eine Differenzspannung über die BIT- und BITBAR- Leitung, so dass ein Leseverstärker in der Speicherschaltung 42 die Differenzspannung verstärkt und ein logisches Niveau ausgibt, dass einem logischen Zustand entspricht, der in der Speicherzelle gespeichert ist. Wie vorstehend erwähnt wurde, ist eine Leseoperation bezüglich des logischen Zustandes, der in einer Speicherzelle gespeichert ist, destruktiv. Die Daten, die von dem Leseverstärker sensiert werden, werden neu zurück in die ferroelektrische Speicherzelle geschrieben, indem die Polarisation zurück in ihren Originalzustand geschaltet wird. Eine CP-Leitung einer entsprechenden freigegebenen Speicherzeile wird während einer Leseoperation gepulst.
• Das Teilen von BIT- BITBAR-Leitungen mit benachbarten Speicherzellenspalten innerhalb einer Speicherzellenanordnung und das Erhöhen der Anzahl von Zeilenfreigabeleitungen innerhalb einer Speicherzellenzeile stellen viele Vorteile zur Verfügung. Erstens wird die Speicherzellenanordnung bezüglich ihrer Größe reduziert, indem eine Metallleitung und Metall-Metall-Abstände zwischen benachbarten Speicherzellen einer Speicherzellenzeile eliminiert werden. Zweitens wird der Widerstand einer Leitung CP verringert, wenn die Breite einer Speicherzellenzeile reduziert wird. Das Verringern des Widerstandes einer Leitung CP (CP0-CP3) gestattet eine höhere Operationsgeschwindigkeit für einen ferroelektrischen Speicher. Drittens wird der Energieverbrauch reduziert, indem nur die Hälfte der Speicherzellen einer Speicherzellenzeile freigegeben wird. Schließlich wird die Lebensdauer eines ferroelektrischen Speichers durch die Reduzierung der Anzahl von Speicherzellen erhöht, auf die bei jeder Lese- oder Schreiboperation zugegriffen wird.
• Fig. 4 ist ein Layout, einer ferroelektrischen Speicherzelle 51 entsprechend dem schematischen Diagramm aus Fig. 1. Die ferroelektrische Speicherzelle 51 umfasst Transistoren T1 und T2 und Kondensatoren C1 und C2. Die ferroelektrische Speicherzelle 51 wird optimiert, um die Breite der Speicherzelle zu minimieren. Die Reduzierung der Breite der Speicherzelle verringert den Widerstand einer Leitung CP.
• Der Transistor T1 hat eine Drain 52, die mit einer BIT- Leitung gekoppelt ist, ein Gate, das mit einer ZEILEN- FREIGABE-Leitung gekoppelt ist, und eine Source, die mit einer leitenden Platte 53 des Kondensators C1 gekoppelt ist. Der Transistor T2 hat eine Drain 54, die mit einer BITBAR-Leitung gekoppelt ist, ein Gate, das mit der ZEI- LENFREIGABE-Leitung gekoppelt ist, und eine Source, die mit einer leitenden Platte 55 des Kondensators C2 gekoppelt ist. Eine gemeinsame leitende Platte 56 der Kondensatoren C1 und C2 ist mit einer Leitung CP gekoppelt.
• Die Breite der ferroelektrischen Speicherzelle 51 wird reduziert, indem die Transistoren T1 und T2 vertikal in der Speicherzelle ausgebildet sind (Drain und Source sind vertikal ausgerichtet). Eine minimale Breite der ferroelektrischen Speicherzelle 51 wird durch ein Layout der Transistoren T1 und T2 und die BIT- und BITBAR- Leitung bestimmt, die ein Layout haben, das parallel zu den Vorrichtungen verläuft. Die Kondensatoren C1 und C2 sind mit leitenden Platten 53 und 55 innerhalb der Grenzen der ferroelektrischen Speicherzelle 51 ausgebildet, die durch die BIT- und BITBAR-Leitungen definiert sind. Der Widerstand der gemeinsamen leitenden Platte 56 wird reduziert, indem das leitende Material in der Nähe der Grenze der Speicherzelle 51 verbreitert wird, wo es mit einer benachbarten Speicherzelle gekoppelt ist. Die BIT- und BITBAR-Leitungen sind mit der Hälfte ihrer tatsächlichen Breite gezeichnet, da sie an einer benachbarten Speicherzelle in der geteilten BIT- und BITBAR-Leitungs- Speicherarchitektur anstößt.
• Fig. 5 ist ein Teil eines Layouts einer Speicherzellenanordnung 61, das ein Layout einer Speicherzellenzeile und einer Speicherzellenspalte veranschaulicht. Die Speicherzelle der Speicherzellenanordnung 61 entspricht dem Layout der Speicherzelle 51 in Fig. 4. Ein Teil einer Speicherzellenspalte umfasst Speicherzellen 62, 63 und 64. Ein Teil einer Speicherzellenzeile umfasst Speicherzellen 65, 63, 66 und 67. Fig. 5 ist eine Veranschaulichung, wie die Speicherzellen in einer geteilten BIT- und BITBAR-Speicherarchitektur, wie sie in Fig. 3 gezeigt ist, zusammenfließen.
• Die Speicherzellen 62, 63 und 64 sind vertikal innerhalb der Speicherzellenanordnung 61 ausgerichtet, um eine Spalte zu bilden. Die Speicherzellen 62, 63 und 64 sind jeweils mit einer BIT- und BITBAR-Leitung der Spalte gekoppelt.
• Die Speicherzellen 65, 63, 66 und 67 bilden eine Speicherzeile. Die Speicherzellen einer Zeile, die sich eine Zeilenfreigabeleitung teilen sind miteinander ausgerichtet. Beispielsweise sind die Speicherzellen 65 und 66 horizontal miteinander ausgerichtet und die Speicherzellen 63 und 67 sind miteinander ausgerichtet. In der bevorzugten Ausführungsform sind benachbarte Transistoren versetzt mit einer Zeilenfreigabeleitung A in der Nähe der Oberseite der Speicherzellenzeile und einer Zeilenfreigabeleitung B in der Nähe der Unterseite der Speicherzellenzeile. Jede Speicherzelle stößt an eine benachbarte Speicherzelle an, so dass sich die benachbarten Speicherzellen eine BIT- oder BITBAR-Leitung teilen. Eine Leitung CP ist zentral mit der Speicherzellenzeile zwischen den Zeilenfreigabeleitungen A und B gekoppelt.
• Nunmehr sollte klar sein, dass eine ferroelektrische Speicheranordnungsarchitektur zur Verfügung gestellt wurde. Die Speicheranordnungsarchitektur und das Verfahren umfassen das Teilen einer BIT- oder BITBAR-Leitung mit einer benachbarten Speicherzellenspalte. Konkurrenzprobleme werden vermieden, indem zwei Freigabeleitungen für jede Speicherzellenzeile zur Verfügung gestellt werden. Die Freigabeleitungen koppeln mit alternierenden Zellen, so dass zwei benachbarte Speicherzellenspalten niemals gleichzeitig freigegeben werden. Die Lebensdauer der Speicheranordnung wird ebenfalls erhöht, indem auf die Hälfte der Speicherzellen in einer Speicherzeile während jedes Lesens und Schreibens zugegriffen wird. Die Speicheranordnungsarchitektur erzeugt eine kleinere dichtere Speicheranordnung, die gestatten sollte, dass mehr Speicher auf jedem Wafer gebildet werden. Die Breite einer Speicherzeile wird signifikant reduziert, was den Widerstand einer CP-Leitung erniedrigt. Der Speicher kann mit höheren Geschwindigkeiten betrieben werden, da jede CP-Leitung eine verringerte Verzögerung aufweist, was kleinere Zykluszeiten gestattet. Die Verlustleistung wird aufgrund sowohl der CP-Leitung als auch der Verwendung von mehr als einer Zeilenfreigabeleitung pro Speicherzellenzeile verringert.
• Während spezifische Ausführungsformen der vorliegenden Erfindung gezeigt und beschrieben wurden, werden Fachleuten weitere Modifikationen und Verbesserungen deutlich werden. Es sollte verständlich sein, dass die Erfindung nicht auf die speziellen gezeigten Formen begrenzt ist, und im Rahmen der beigefügten Ansprüche ist beabsichtigt, alle Modifikationen abzudecken, die nicht den Umfang dieser Erfindung verlassen.

Claims (10)

1. Speicheranordnungs (41) -architektur mit einer Vielzahl von Speicherzellen (33), die in einer Vielzahl von Speicherzellenzeilen und einer Vielzahl von Speicherzellenspalten angeordnet sind, dadurch gekennzeichnet, dass jede Speicherzellenzeile mehr als eine Zeilenfreigabeleitung (ZEILEOA, ZEILEOB) zum Reduzieren einer Anzahl von Speicherzellen aufweist, auf die bei einer Lese- oder Schreiboperation zugegriffen wird.

2. Speicheranordnungsarchitektur nach Anspruch 1, welche weiterhin umfasst:

eine erste Zeilenfreigabeleitung für jede Speicherzellenzeile der Vielzahl von Speicherzellenzeilen; und

eine zweite Zeilenfreigabeleitung für jede Speicherzellenzeile der Vielzahl von Speicherzellenzeilen, wobei die erste und die zweite Zeilenfreigabeleitung abwechselnd mit Speicherzellen von jeder Speicherzellenzeile gekoppelt sind.

3. Speicheranordnungsarchitektur nach Anspruch 1, bei der jede Zelle der Vielzahl von Speicherzellen eine ferroelektrische Speicherzelle enthält.

4. Speicheranordnungsarchitektur nach Anspruch 3, bei der jede ferroelektrische Speicherzelle zwei Transistoren und zwei ferroelektrische Kondensatoren enthält und bei der eine Drain und eine Source der zwei Transistoren vertikal innerhalb jeder Speicherzelle ausgerichtet sind, um eine Breite zu minimieren.

5. Speicheranordnungsarchitektur nach Anspruch 1, bei der benachbarte Speicherzellenspalten der Vielzahl von Speicherzellenspalten eine BTT-Leitung teilen.

6. Verfahren zum Bilden einer Speicheranordnungs (41) -architektur mit:

Bereitstellen einer Vielzahl von Speicherzellen (33, 34); und

Anordnen der Vielzahl von Speicherzellen mit einer Vielzahl von Speicherzellenspalten und einer Vielzahl von Speicherzellenzeilen; gekennzeichnet durch

Bereitstellen von mehr als einer Freigabeleitung (ZETLEOA, ZEILEOB) für jede Speicherzellenzeile der Vielzahl von Speicherzellenzeilen zum Reduzieren einer Anzahl von Speicherzellen, auf die bei jeder Lese- oder Schreiboperation zugegriffen wird.

7. Verfahren zum Bilden einer Speicheranordnungsarchitektur nach Anspruch 6, bei der der Schritt des Betreitstellens von mehr als einer Freigabeleitung weiterhin die Schritte aufweist:

Bereitstellen einer ersten Zeilenfreigabeleitung für jede Speicherzellenzeile der Vielzahl von Speicherzellenzeilen;

Bereitstellen einer zweiten Zeilenfreigabeleitung für jede Speicherzellenzeile der Vielzahl von Speicherzellenzeilen; und

alternierendes Koppeln der ersten und der zweiten Zeilenfreigabeleitung von jeder Speicherzellenzeile mit Speicherzellen einer entsprechenden Speicherzellenzeile.

8. Verfahren zum Bilden einer Speicheranordnungsarchitektur nach Anspruch 7, das weiterhin einen Schritt zum Zuführen eines Freigabesignals zu nur entweder der ersten oder der zweiten Zeilenfreigabeleitung von jeder Speicherzellenzeile der Vielzahl von Speicherzellenzeilen enthält.

9. Verfahren zum Bilden einer Speicheranordnungsarchitektur nach Anspruch 6, bei der der Schritt zum Bereitstellen einer Vielzahl von Speicherzellen das Bereitstellen einer Vielzahl von ferroelektrischen Speicherzellen enthält.

10. Verfahren zum Bilden einer Speicheranordnungsarchitektur nach Anspruch 6, das weiterhin den Schritt zum Teilen einer BIT-Leitung zwischen benachbarten Speicherzellenspalten enthält, so dass Speichetzellen der benachbarten Speicherzellenspalten mit der BIT-Leitung gekoppelt sind.