-
GEBIET DER
ERFINDUNG
-
Diese
Erfindung betrifft Busempfängerschaltungen
und insbesondere Busempfängerschaltungen mit
einem vollen Aufwärts-Spannungsausschlag.
-
HINTERGRUND
DER ERFINDUNG
-
Im
Laufe der letzten Jahre sind die Taktgeschwindigkeiten auf dem Gebiet
der Halbleiterschaltungen im Allgemeinen angestiegen, während gleichzeitig
der Bedarf an einem immer niedrigeren Leistungsverbrauch durch solche
Schaltungen zugenommen hat, weil Halbleiterschaltungen zunehmend
bei tragbaren Anwendungen eingesetzt wurden, bei denen die Entnahme
aus der Batterie ein Problem ist. Ein Bereich von erheblicher Bedeutung
betrifft Busse, welche Leitungen sind, die im Allgemeinen Signale
von mehreren Quellen sammeln und Signale an mehrere Ziele verteilen.
Diese Leiter neigen infolge ihrer Größe zu einer verhältnismäßig hohen
Reaktanz, und sie benötigen
daher einen erheblichen Strom, um Signale mit ausreichender Geschwindigkeit
zu treiben, um die Leistungsfähigkeitsanforderungen
der Schaltungen, in denen sie verwendet werden, zu erfüllen. Wenngleich
herkömmliche
Treiberschaltungen eine sehr niedrige statische Verlustleistung
aufweisen können,
kann die dynamische Verlustleistung erheblich sein, wenn Busse mit
einer so hohen Reaktanz getrieben werden.
-
Eine
Lösung
dieses Problems besteht darin, für
die Busse Treiber mit einem verringerten Spannungsausschlag bereitzustellen,
während
Empfänger
für Bussignale
bereitgestellt werden, welche die Bussignale mit einem kleinen Spannungsausschlag auf
den Pegel umsetzen, den die Empfangsschaltungsanordnung benötigt. Für Erörterungen
dieses Ansatzes sei beispielsweise auf "A Novel Reduced Swing CMOS BUS Interface
Circuit for high speed low power VLSI systems" von R. Golshan und B. Haroun, 1994,
IEEE International Symposium on Circuits and Systems, ISCAS 1994,
Band 4, London, England, GB., 30. Mai – 2. Juni 1994, S. 351–354 und "Low-Power CMOS/BiCMOS
Drivers and Receivers for On-Chip Interconnects" von A. Bellaouar, I.S. Abu-Khater und
M.I. Elmasry, IEEE Journal of Solid-State Circuits, Band 30, Nr.
6, Juni 1995, S. 696–700, "An Efficient Low-Power
Bus Architecture" von
A. Rjoub, S. Nikolaidis, O. Koufopavlou und T. Stouraitis, 1997,
IEEE International Symposium on Circuits and Systems, 9.–12. Juni
1997, Hong Kong, S. 1864–1867
und "Efficient Drivers,
Receivers and Repeaters for Low Power CMOS Bus Architectures" von A. Rjoub und
O. Koufopavlou, Verhandlungen von ICECS, Band 2, IEEE 1999, S. 789–794 verwiesen.
-
Eine
der Empfängerschaltungen,
die entwickelt wurden, um die Bussignale mit einem kleinen Spannungsausschlag
unter Verwendung dieses Ansatzes auf den Pegel umzusetzen, den die
Empfangsschaltungsanordnung benötigt,
ist der "Empfänger mit
einem vollen Aufwärts-Spannungsausschlag". Ein solcher Empfänger ist
in dem vorstehend zitierten Artikel von A. Bellaouar u.a. beschrieben. 1a gleicht 4a dieses Artikels und zeigt einen solchen
Empfänger.
Diese Schaltung ist dafür
ausgelegt, ein Eingangssignal Vin mit einem verringerten Ausschlag,
beispielsweise mit einem hohen Pegel Vdd – Vtn und einem niedrigen Pegel,
der auf Masse liegt (GND), in ein Ausgangssignal Vout mit einem vollen
Ausschlag umzuwandeln, wobei Vdd die Versorgungsspannung ist und
Vtn die Schwellenspannung einer NMOS-Vorrichtung in der Schaltung
ist. Die Diode D in der Schaltung aus 1a kann
als ein PMOS-Transistor implementiert werden, dessen Gate-Elektrode
an seine Drain-Elektrode angeschlossen ist. Ein Problem, das bei
der Schaltung aus 1a auftritt, besteht darin, dass,
wenn die Spannung Vin kleiner als Vdd – Vtn ist, ein statischer Strom
in dem Weg fließt,
der die Diode D und den PMOS-Transistor P11 aufweist. Demgemäß wird bei Niederspannungsanwendungen
unerwünschte
statische Leistung verschwendet, was dem Zweck des Niederspannungs-Schaltungsentwurfs
entgegensteht.
-
ZUSAMMENFASSUNG
DER ERFINDUNG
-
Die
vorliegende Erfindung löst
das Problem des statischen Leistungsverbrauchs bei CMOS-Busempfängerschaltungen
niedriger Leistungsaufnahme mit einem vollen Aufwärts-Spannungsausschlag.
Gemäß der vorliegenden
Erfindung ist ein CMOS-Busempfänger
zum Umwandeln eines Eingangssignals mit einem verringerten Spannungsausschlag
an einem Eingangsknoten in ein Ausgangssignal mit einem höheren Spannungsausschlag
an einem Ausgangsknoten vorgesehen. Der Empfänger weist einen ersten und
einen zweiten MOS-Transistor auf, die durch ihre Source- und Drain-Elektrode
zwischen einer ersten Seite und einer zweiten Seite einer Leistungsversorgung
in Reihe geschaltet sind, wobei die Gate-Elektrode des ersten MOS-Transistors
an den Eingangsknoten angeschlossen ist und der gemeinsame Verbindungsknoten
des ersten und des zweiten MOS-Transistors
an den Ausgangsknoten angeschlossen ist. Ein dritter und ein vierter
MOS-Transistor, die durch ihre Source- und Drain-Elektrode zwischen
der ersten Seite der Leistungsversorgung und dem Eingangsknoten
in Reihe geschaltet sind, sind auch bereitgestellt, wobei die Gate-Elektrode
des dritten MOS-Transistors
an den Ausgangsknoten angeschlossen ist und die Gate-Elektrode des
zweiten MOS-Transistors an den gemeinsamen Verbindungsknoten des
dritten und des vierten MOS-Transistors angeschlossen ist. Es ist
ein fünfter MOS-Transistor bereitgestellt,
der durch eine Source- und eine Drain-Elektrode mit einer Diode
zwischen der ersten Seite der Leistungsversorgung und des Eingangsknotens
in Reihe geschaltet ist, wobei die Gate-Elektrode des vierten MOS-Transistors
an den gemeinsamen Verbindungsknoten des fünften MOS-Transistors und der Diode angeschlossen
ist, wobei ein Eingang an den Ausgangsknoten angeschlossen ist und
ein Ausgang an die Gate-Elektrode des fünften MOS-Transistors angeschlossen
ist.
-
Diese
und andere Merkmale der Erfindung werden Fachleuten anhand der folgenden
detaillierten Beschreibung der Erfindung zusammen mit der anliegenden
Zeichnung verständlich
werden.
-
KURZBESCHREIBUNG
DER ZEICHNUNG
-
1a ist
ein schematisches Diagramm einer CMOS-Busempfängerschaltung mit einem vollen Aufwärts-Spannungsausschlag
aus dem Stand der Technik,
-
1b ist
ein schematisches Diagramm der Schaltung aus 1a, worin
D1 als ein NMOS-Transistor implementiert ist,
-
2 ist
ein schematisches Diagramm einer ersten bevorzugten Ausführungsform
der vorliegenden Erfindung,
-
3 ist
ein schematisches Diagramm einer zweiten bevorzugten Ausführungsform
der vorliegenden Erfindung, und
-
4 ist
ein schematisches Diagramm einer dritten bevorzugten Ausführungsform
der vorliegenden Erfindung.
-
DETAILLIERTE
BESCHREIBUNG SPEZIFISCHER AUSFÜHRUNGSFORMEN
DER ERFINDUNG
-
Die
zahlreichen innovativen Lehren der vorliegenden Erfindung werden
mit besonderem Bezug auf die gegenwärtig bevorzugten als Beispiel
dienenden Ausführungsformen
beschrieben. Es ist jedoch zu verstehen, dass diese Klasse von Ausführungsformen
nur einige Beispiele der vielen vorteilhaften Verwendungen und innovativen
Lehren, die hier dargelegt werden, bereitstellt. Im Allgemeinen
beschränken
in dieser Beschreibung der vorliegenden Anmeldung gegebene Aussagen
die Erfindung nicht notwendigerweise, wie in verschiedenen Aspekten
in den verschiedenen anliegenden Ansprüchen dargelegt ist. Weiterhin
können
einige Aussagen für
einige erfindungsgemäße Aspekte
gelten, jedoch nicht für andere.
-
Zum
besseren Verständnis
der verschiedenen Ausführungsformen
unserer Erfindung wird die Schaltung aus 1a nun in
weiteren Einzelheiten beschrieben. Diese Schaltung wurde in der
entsprechenden 1b neu gezeichnet, worin Transistoren umnummeriert
wurden und eine Diode D1 durch einen elektrisch gleichwertigen NMOS-Transistor
N21 implementiert ist. Wenn in der Schaltung aus 1b die
Spannung am Knoten Vin hoch ist, jedoch niedriger als Vdd – Vtn, fließt ein statischer
Strom vom Knoten Vdd zum Knoten Vin über die Transistoren N21 und
P24. Zum Begrenzen einer parasitären Selbstladung
durch Kopplung an der Drain-Elektrode dieses NMOS-Transistors N21
ist eine große
Kapazität
an diesem Knoten zu empfehlen. Weiterhin ist die Verwendung eines
großen
Transistors zum Verwirklichen des Transistors N21 zu empfehlen.
Keine dieser Maßnahmen
begrenzt jedoch den statischen Stromfluss in ausreichendem Maße.
-
Eine
Aufgabe unserer Erfindung besteht darin, die Eingangsspannungsgrenze,
unter der ein statischer Strom fließt, auf Vdd – (2 × Vtn) zu
verringern. Dies ist in der Schaltung aus 2 dargestellt,
wobei es sich um eine erste bevorzugte Ausführungsform unserer Erfindung
handelt. In der Schaltung aus 2 ist der
PMOS-Transistor P24 aus 1b durch einen NMOS-Transistor
N24 ersetzt und ein Inverter LSI mit einem geringen Ausschlag zwischen dem
Ausgangsknoten Vout und der Gate-Elektrode dieses Transistors N24
angeordnet. Der Inverter LSI mit einem geringen Ausschlag ist ein
Inverter mit einem Ausgangsspannungsausschlag zwischen Vdd – Vtn und
Masse. Die Zuordnung des NMOS-Transistors
N24 und des Inverters LSI mit einem geringen Ausschlag stellt die
gleiche Funktionalität
bereit wie der Transistor P24 aus 1a, ermöglicht es
jedoch, dass die Eingangsspannung Vin die Untergrenze Vdd – (2 × Vtn) erreicht,
bevor ein statischer Strom durch die Transistoren N21 und N24 fließt. Auf
diese Weise stellt die Schaltung aus 2 das gewünschte Verhalten
bereit.
-
Eine
zweite bevorzugte Ausführungsform unserer
Erfindung, worin eine Implementation des Inverters LSI aus 2 mit
einem geringen Ausschlag dargestellt ist, ist in 3 gezeigt.
Der Inverter ist in dieser Schaltung als PMOS-Transistor P220 und zwei in Reihe geschaltete
NMOS-Transistoren N220 und N25 implementiert. Die Arbeitsweise entspricht der
in Zusammenhang mit 2 beschriebenen.
-
Wenngleich
das Ziel der Erfindung in den in den 2 und 3 dargestellten
Ausführungsformen
vollständig
erreicht wird, wird, sobald die Grundgedanken unserer Erfindung
verstanden wurden, Durchschnittsfachleuten auf diesem Gebiet leicht verständlich werden,
dass auch andere Schaltungen, die unsere Erfindung implementieren,
leicht entwickelt werden können.
Beispielsweise ist eine weitere bevorzugte Ausführungsform in 4 dargestellt.
-
In 4 sind
die Drain- und die Gate-Elektrode eines N-Kanal-MOS-Transistors N21 miteinander
verbunden, um den Transistor N21 als eine Diode zu konfigurieren,
welche nachstehend als Diode D1 bezeichnet wird, wodurch die Drain/Gate-Elektrode des
Transistors N21 zur Anode der Diode D1 gemacht wird und die Source-Elektrode
des Transistors N21 zur Kathode der Diode D1 gemacht wird. Die Anode
der Diode D1 ist an die Leistungsversorgung Vdd angeschlossen. Die
Drain-Elektrode eines N-Kanal-MOS-Transistors N24 ist an die Kathode
der Diode D1 und an die Gate-Elektrode eines N-Kanal-MOS-Transistors N23 angeschlossen.
Die Gate-Elektrode des Transistors N24 ist an die Source-Elektrode
eines N-Kanal-MOS-Transistors N22 angeschlossen, die auch an die
Drain-Elektrode eines N-Kanal-Transistors N25 angeschlossen ist.
Die Source-Elektrode des Transistors N24 ist an einen Eingangsknoten
Vin an geschlossen. Die Source-Elektrode des Transistors N25 ist
an Masse GND gelegt, und seine Gate-Elektrode ist an einen Ausgangsknoten
Vout angeschlossen. Die Drain-Elektrode des Transistors N22 ist
auf Vdd gelegt, während seine
Gate-Elektrode an die Drain-Elektrode eines P-Kanal-Transistors
P21 angeschlossen ist, der auch an die Gate-Elektrode eines P-Kanal-Transistors
P22 und an die Drain-Elektrode des Transistors N23 angeschlossen
ist. Die Source-Elektrode
des Transistors N23 ist auf Vin gelegt und auch an die Gate-Elektrode
eines N-Kanal-Transistors N26 angeschlossen. Die Source-Elektrode
des Transistors P21 und die Source-Elektrode des Transistors P22
sind auf Vdd gelegt. Die Drain-Elektrode des Transistors P22 ist an
die Gate-Elektrode des Transistors P21 angeschlossen, auf Vout gelegt
und an die Drain-Elektrode des Transistors N26 angeschlossen. Die
Source-Elektrode des Transistors N26 ist an Masse gelegt.
-
In
dieser Schaltung ist die Gate-Elektrode des NMOS-Transistors N22
vorteilhafterweise an die Drain-Elektrode des PMOS-Transistors P21
angeschlossen. Der Transistor N22 führt nun zwei Funktionen aus,
nämlich
das Schalten und das Begrenzen des Spannungsausschlags des Inverters.
-
Demgemäß verwirklicht
unsere Erfindung, wie sie beispielsweise in den Schaltungen aus
den 2, 3 und 4 implementiert
ist, einen neuen CMOS-Busempfänger geringer
Leistungsaufnahme mit einem vollen Aufwärts-Spannungsausschlag mit einem verringerten
Eingangsspannungs-Dynamikbereich.
Der Eingangsspannungsausschlag bei Implementationen unserer Erfindung
kann nun eine niedrige Eingangsspannung aufweisen, die kleiner als
Vtn ist, und eine hohe Eingangsspannung aufweisen, die größer als
(Vdd – 2 × Vtn) ist.
Dies kann vorteilhafterweise mit dem gegenwärtigen Stand der Technik verglichen
werden, wobei die hohe Eingangsspannung größer als Vdd – Vtn sein
muss.
-
Wenngleich
die vorliegende Erfindung und ihre Vorteile detailliert beschrieben
worden sind, ist zu verstehen, dass verschiedene Änderungen,
Austauschungen und Modifikationen daran vorgenommen werden können, ohne
vom Schutzumfang der in den anliegenden Ansprüchen definierten Erfindung abzuweichen.