DE60112211T2

DE60112211T2 - Halbleitervorrichtung zum Bereitstellen einer zuverlässigen Datenanalyse von Signalen

Info

Publication number: DE60112211T2
Application number: DE60112211T
Authority: DE
Inventors: Yoshiyuki Nakamura
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2000-09-29
Filing date: 2001-09-27
Publication date: 2006-06-01
Anticipated expiration: 2021-09-28
Also published as: EP1197759A2; JP2002107412A; US6920590B2; EP1197759A3; DE60112211D1; US20020040455A1; EP1197759B1; JP3537087B2

Description

Hintergrund der Erfindung
1. Gebiet der Erfindung
Die vorliegende Erfindung betrifft eine Halbleitervorrichtung. Genauer ausgedrückt, betrifft die vorliegende Erfindung eine Halbleitervorrichtung zur zuverlässigen Analyse von Signalen.
2. Beschreibung der verwandten Technik
Eine Halbleitervorrichtung führt oft Datenanalyse oder Vergleich von Signalen durch. Genau ausgedrückt, vergleicht eine Halbleitervorrichtung zum Testen einer Halbleiterschaltung ein Schaltungsantwortsignal von der Halbleiterschaltung mit einem erwarteten Antwortsignal, von dem erwartet wird, dass es von der Halbleiterschaltung gesendet wird.
Ein Datenanalysator ist in der offengelegten Japanischen Patentanmeldung (JP-A-Heisei, 6-201801) offenbart. Der konventionelle Datenanalysator enthält exklusive ODER-Gatter 101–104 und ein ODER-Gatter 105, wie in 1 gezeigt ist. Erste Eingänge der exklusiven ODER-Gatter 101–104 werden jeweils zum Empfangen eines Schaltungsantwortsignals gekoppelt (SCHALTUNGSANTWORT (X)). Die SCHALTUNGSANTWORT (X) ist das durch die zu testende Halbleiterschaltung ausgegebene Signal. Zweite Eingänge der exklusiven ODER-Gatter 101 bis 104 werden jeweils zum Emp fangen eines erwarteten Antwortsignals gekoppelt (ERWARTETE ANTWORT (X)). Die ERWARTETE ANTWORT (X) ist das Signal, dessen Ausgabe durch die Halbleiterschaltung erwartet wird. Wenn SCHALTUNGSANTWORT (X) und ERWARTETE ANTWORT (X) miteinander übereinstimmen, gibt jedes der exklusiven ODER-Gatter 101 bis 104 "0" aus, und gibt, wenn sie nicht übereinstimmen, "1" aus. Jeweilige Ausgänge von den exklusiven ODER-Gattern 101 bis 104 werden mit jeweiligen Eingängen des ODER-Gatters 105 verbunden. Ein Ausgang des ODER-Gatters 105 wird an einen Anschluss 106 angeschlossen. Aufgrund eines im Anschluss 106 auftretenden Signals wird beurteilt, ob SCHALTUNGSANTWORT (X) und ERWARETETE ANWORT (X) miteinander übereinstimmen.
Der konventionelle Datenanalysator kann jedoch keinen Fall, wenn der Datenanalysator eine Fehlfunktion aufweist, von einem Fall unterscheiden, wenn die getestete Halbleiterschaltung eine Fehlfunktion hat. Es soll zum Beispiel angenommen werden, dass das exklusive ODER-Gatter 101 eine Fehlfunktion aufweist und die Ausgabe des exklusiven ODER-Gatters 101 auf eine logische "0" festgelegt ist. In diesem Fall kann nicht von dem durch das exklusive ODER-Gatter 101 ausgegebenen Signal beurteilt werden, ob das exklusive ODER-Gatter 101 die logische "0" ausgibt, da das Signal SCHALTUNGSANWORT (0) und ERWARTETE ANWORT (0) miteinander übereinstimmen, oder das exklusive ODER-Gatter 101 die logische "0" ausgibt, da das exklusive ODER-Gatter 101 eine Fehlfunktion hat und die Ausgabe des exklusiven ODER-Gatters 101 auf die logische "0" festgelegt ist.
Andere Techniken zum Testen von Schaltungen sind in der offengelegten Japanischen Patentanmeldung (Jp-A-Heisei 10-187554, Jp-A 2000 76894) offenbart. Keine der offenbarten Techniken befasst sich jedoch mit dem oben genannten Problem.
Noch eine andere Technik zur Selbstprüfung einer Schaltung ist im Japanischen Patentjournal (Jp-B-Heisei 7-31610) offenbart. Die offenbarte Schaltung erreicht jedoch keine zuverlässige Selbstprüfung, wenn die Testschaltung eine Fehlfunktion aufweist und dadurch die Ausgabe der Testschaltung auf einen Wert festgelegt wird.
Es ist erwünscht, die Möglichkeit zu beseitigen, dass verglichene Signale aufgrund einer Fehlfunktion einer Vergleichsschaltung als identisch erkannt werden.
Zusammenfassung der Erfindung
Deshalb besteht eine Aufgabe der vorliegenden Erfindung in der Schaffung einer Vergleichsschaltung, bei der es möglich ist, die Möglichkeit zu beseitigen, dass Vergleichssignale aufgrund einer Fehlfunktion der Vergleichsschaltung als identisch erkannt werden.
Eine andere Aufgabe der vorliegenden Erfindung besteht in der Schaffung einer Vergleichsschaltung, bei der eine Fehlfunktion derselben einfach erkannt wird.
Noch eine andere Aufgabe der vorliegenden Erfindung besteht in der Schaffung einer Vergleichsschaltung zum Verkürzen der Zeit, die zum Testen der Halbleitervorrichtung benötigt wird, wenn die Vergleichsschaltung zum Testen einer Halbleitervorrichtung verwendet wird.
Noch eine andere Aufgabe der vorliegenden Erfindung besteht in der Schaffung einer Vergleichsschaltung, die ermöglicht, gleichzeitig zu beweisen, dass eine Mehrzahl der Signale miteinander übereinstimmen und dass die Vergleichsschaltung selbst keine Fehlfunktion aufweist.
Noch eine andere Aufgabe der vorliegenden Erfindung besteht in der Schaffung eines Datenanalysators zum Beurteilen, ob ein Signal in einem vorbestimmten Zustand ist oder nicht, wobei eine Fehlfunktion desselben einfach erkannt wird.
Noch eine andere Aufgabe der vorliegenden Erfindung besteht in der Schaffung eines Datenanalysators, der ermöglicht, gleichzeitig zu beweisen, dass ein Signale) sich in einem gewissen Zustand befindet, und dass der Datenanalysator selbst keine Fehlfunktion aufweist.
Diese Aufgaben werden durch eine wie in Anspruch 1 definierte Halbleitervorrichtung bzw. durch ein wie in Anspruch 10 definiertes Verfahren zum Betreiben einer Halbleitervorrichtung gelöst; die abhängigen Ansprüche beziehen sich auf weitere Entwicklungen der Erfindung.
Kurze Beschreibung der Zeichnungen
1 ist ein konventioneller Datenanalysator;
2 ist ein Blockdiagramm, das einen Komparator in einer ersten Ausführungsform gemäß der vorliegenden Erfindung darstellt;
3 zeigt eine Wahrheitstabelle einer Logikschaltung 1;
4 ist ein Impulsplan, der eine Operation des Komparators der ersten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
5 zeigt eine Prüfschaltung der ersten Ausführungsform gemäß der vorliegenden Erfindung;
6 ist ein Impulsplan, der eine Prozedur einer Prüfung unter Verwendung der Prüfschaltung der ersten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
7 ist ein Impulsplan, der eine Operation der Prüfschaltung der ersten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
8 zeigt einen Datenanalysator in einer zweiten Ausführungsform gemäß der vorliegenden Erfindung; und
9 zeigt ein Beispiel des Datenanalysators in der zweiten Ausführungsform.
Beschreibung der bevorzugten Ausführungsformen
Eine Halbleitervorrichtung einer Ausführungsform gemäß der vorliegenden Erfindung soll im Folgenden unter Bezugnahme auf die anliegenden Zeichnungen beschrieben werden.
Erste Ausführungsform
Die Halbleitervorrichtung in der ersten Ausführungsform ist ein Komparator, der durch Halbleiterschaltungen gebildet wird. Der Komparator wird in einer Schaltung zum Testen der Halbleitervorrichtung verwendet und wird stärker bevorzugt für eine BIST-(Build in Self Test – eingebaute Selbstprüfung)-Schaltung verwendet.
2 zeigt die Konfiguration des Komparators in der ersten Ausführungsform. Der Komparator 10 vergleicht ein Ausgabemuster DOUT mit einem erwarteten Muster DATAE, wobei das Ausgabemuster DOUT von der Halbleitervorrichtung ausgegeben wird und die Ausgabe des erwarteten Musters DATAE von der Halbleitervorrichtung erwartet wird. Wenn das Ausgabemuster DOUT und das erwartete Muster DATAE miteinander übereinstimmen, wird bewiesen, dass die Halbleitervorrichtung keine Fehlfunktion aufweist. Der Komparator 10 gibt ein Ergebnissignal RESULT aus, das das Vergleichsignal anzeigt, das heißt, der Komparator 10 beurteilt, ob das Ausgabemuster DOUT und das erwartete Muster DATAE miteinander übereinstimmen oder nicht und gibt ein Ergebnissignal RESULT aus, das das beurteilte Ergebnis anzeigt.
Wenn das Ausgabemuster DOUT und das erwartete Muster DATAE miteinander übereinstimmen, invertiert der Komparator 10 das Ergebnissignal RESULT für jeden Anstieg eines Taktsignals CLK. Wenn andererseits das Ausgabemuster DOUT und das erwartete Muster DATAE nicht miteinander übereinstimmen, das heißt, das Ausgabemuster DOUT und das erwartete Muster DATAE verschieden sind, invertiert der Komparator 10 selbst nach dem Anstieg des Taktsignals CLK nicht das Ergebnissignal RESULT und hält das Ergebnissignal RESULT unverändert.
Der Komparator 10 soll im Folgenden detailliert beschrieben werden.
Der Komparator 10 enthält eine Logikschaltung 1 und ein Flip-Flop 2. Die Logikschaltung 1 enthält einen Inverter 3 und ein exklusives ODER-(XOR)-Gatter 4. Ein Eingang des Inverters 3 ist mit einem Ausgang Q des Flip-Flops 2 verbunden. Ein Ausgang des Inverters 3 ist mit einem ersten Eingang des XOR-Gatters 4 verbunden. Das Ausgabemuster DOUT wird in einen zweiten Eingang des XOR-Gatters 4 eingegeben. Das erwartete Muster DATAE wird in einen dritten Eingang des XOR-Gatters 4 eingegeben. Das XOR-Gatter 4 gibt ein Signal DIN an einen Eingang D des Flip-Flops 2 aus.
Das Flip-Flop 2 wird durch Anstiegsflanken des Taktsignals CLK ausgelöst, um das Signal DIN zu halten. Ein "Hoher" Pegel (ein Stromversorgungspotential) des Signals DIN entspricht einem Datum "1", und der "Niedrige" Pegel (ein Massepotential) des Signals DIN entspricht einem Datum "0". Das Flip-Flop 2 speichert das Digitalsignal von "1" oder "0" entsprechend dem gehaltenen Signal DIN.
Das Flip-Flop 2 umfasst ferner einen Rücksetzanschluss RESET. Wenn ein Signal Reset des "hohen" Pegels in den Rücksetzanschluss RESET eingegeben wird, wird das Flip-Flop 2 zurücksetzt, um das Datum "0" zu speichern.
Das Flip-Flop 2 gibt ein Signal QOUT von einem Ausgang Q aus, das das in dem Flip-Flop 2 gespeicherte Datum anzeigt. Das Flip-Flop 2 setzt das Signal QOUT auf den "hohen" Pegel, wenn das Datum "1" gespeichert wird, und setzt das Signal QOUT auf den "niedrigen" Pegel, wenn das Datum "0" gespeichert wird. Der Ausgang Q des Flip-Flops 2 ist mit einem Ausgangsanschluss 5 verbunden.
Das Ergebnissignal RESULT wird von dem Ausgangsanschluss 5 ausgegeben. Das Ergebnissignal RESULT stimmt mit dem durch das Flip-Flop 2 ausgegebenen Signal QOUT überein.
Die Operation des Komparators 10 soll im Folgenden beschrieben werden.
3 zeigt eine Wahrheitstabelle der Logikschaltung 1. Die Logikschaltung 1 gibt das Inverse des durch das Flip-Flop 2 ausgegebenen Signals QOUT als das Signal DIN aus, wenn das Ausgabemuster DOUT und das erwartete Muster DATAE miteinander übereinstimmen. Das Flip-Flop 2 wird durch die Anstiegsflanke des Taktsignals CLK aus gelöst, um das Signal DIN zu halten, und das Signal QOUT wird für jede Anstiegsflanke des Taktsignals CLK invertiert, wenn das Ausgabemuster DOUT und das erwartete Muster DATAE miteinander übereinstimmen. Das Ergebnissignal RESULT, das identisch mit dem Signal QOUT ist, wird auch für jeden Anstieg des Taktsignals CLK invertiert, wenn das Ausgabemuster DOUT und das erwartete Muster DATAE miteinander übereinstimmen.
Andererseits gibt die Logikschaltung 1 das Signal QOUT identisch mit dem Signal DIN aus, wenn das Ausgabemuster DOUT und das erwartete Muster DATAE nicht miteinander übereinstimmen. Das in dem Flip-Flop 2 gespeicherte Datum wird nicht invertiert und wird unverändert gehalten, wenn das Ausgabemuster DOUT und das erwartete Muster DATAE nicht miteinander übereinstimmen. Das Ergebnissignal RESULT, das identisch mit dem durch das Flip-Flop 2 ausgegebenen Signal QOUT ist, wird unverändert gehalten.
Inversionen des Ergebnissignals RESULT für jeden Anstieg des Taktsignals CLK implizieren, dass das erwartete Muster DATAE und das Ausgabemuster DOUT miteinander übereinstimmen.
Wenn andererseits das Ergebnissignal RESULT nicht für jeden Anstieg des Taktsignals CLK invertiert wird, impliziert dies, dass das Ausgabemuster DOUT und das erwartete Muster DATAE nicht miteinander übereinstimmen oder dass der Komparator 10 irgendeine Fehlfunktion aufweist. Eine andere Prüfung basierend auf dem Ergebnissignal RESULT kann erforderlich sein, um die Nichtübereinstimmung des Ausgabemusters DOUT und des erwarteten Musters DATAE von einer Fehlfunktion des Komparator 10 zu unterscheiden.
Die Operation des Komparators 10 beseitigt vollständig die Möglichkeit einer fehlerhaften Beurteilung, dass das Ausgabemuster DOUT und das erwartete Muster DATAE miteinander infolge der Fehlfunktion in dem Komparator 10 übereinstimmen. Die Operation zum Invertieren des Ergebnissignals RESULT für jeden Anstieg des Taktsignals CLK durch den Komparator 10 ist völlig unmöglich, wenn der Komparator 10 eine Fehlfunktion aufweist. Wie für die einfache Halbleiterschaltung wie zum Beispiel ein Flip-Flop, einen Inverter und ein Grundlogikgatter, wird eine Signalleitung, durch die die Halbleiterschaltung ein Signal ausgibt, auf den "hohen" Pegel (Stromversorgungspotential), den "niedrigen" Pegel (Massepegel) oder den Hochimpedanzzustand festgelegt, wobei der Hochimpedanzzustand impliziert, dass die Signalleitung elektrisch von dem Stromversorgungspotential und dem Massepegel isoliert ist. Wenn der Komparator 10 eine Fehlfunktion aufweist, wird daher das Ergebnissignal RESULT auf den "hohen" Pegel, den "niedrigen" Pegel oder den Hochimpedanzzustand festgelegt. Dies impliziert, dass die Möglichkeit, dass der Komparator 10 eine Fehlfunktion aufweist, wirklich gleich 0 ist, wenn der Komparator 10 die Operation zum Invertieren des Ergebnissignals RESULT für jeden Anstieg des Taktsignals CLK ausführt.
Wie beschrieben ist, führt der Komparator 10 in der Ausführüngsform die Operation zum Invertieren und Ausgeben des Ergebnissignals RESULT für jeden Anstieg des Taktsignals CLK aus. Die Inversionen des Ergebnissignals RESULT für jeden Anstieg des Taktsignals CLK beweisen, dass das Ausgabemuster DOUT und das erwartete Muster DATAE miteinander übereinstimmen, und ferner, dass der Komparator 10 keine Fehlfunktion aufweist.
Ein Beispiel der Operation des Komparators 10 ist unter Bezugnahme auf einen in 4 gezeigten Impulsplan beschrieben.
Periode t < t₀:
Ein Signal des "hohen" Pegels wird in den Rücksetzanschluss des Flip-Flops 2 eingegeben und das Flip-Flop 2 wird zurückgesetzt. Das Flip-Flop 2 speichert das Datum "0" und das Ergebnissignal RESULT nimmt den "niedrigen" Pegel an.
Periode t₀ ≤ t < t₂:
Zum Zeitpunkt t₀ wird die Zuführung des Ausgabemusters DOUT und des erwarteten Musters DATAE begonnen. Während t₀ ≤ t < t₂ sind das Ausgabemuster DOUT und das erwartete Muster DATAE beide auf dem "hohen" Pegel. In der Periode vom Zeitpunkt t₀ bis zum Zeitpunkt t₂ stimmen das Ausgabemuster DOUT und das erwartete Muster DATAE miteinander überein. Das in das Flip-Flop 2 eingegebene Signal DIN wird das Inverse des von dem Flip-Flop 2 ausgegebenen Signals QOUT. Somit invertiert das Flip-Flop 2 das Signal QOUT für jeden Anstieg des Taktsignals CLK. Der "hohe" Pegel und der "niedrige" Pegel erscheinen abwechselnd in dem Ergebnissignal RESULT aufgrund der Inversionen für jeden Anstieg des Taktsignals CLK.
Periode t₂ ≤ t < t₃:
Zum Zeitpunkt t₂ wird das Ausgabemuster DOUT auf den "niedrigen" Pegel heruntergezogen. Dann wird zu einem Zeitpunkt t₃₁ das Taktsignal CLK auf den "hohen" Pegel hochgezogen. Zum Zeitpunkt t₃₁ stimmen das Ausgabemuster DOUT und das erwartete Muster DATAE nicht miteinander überein. Daher ist zum Zeitpunkt t₃₁ das von dem Flip-Flop 2 ausgegebene Signal QOUT identisch mit dem in das Flip-Flop 2 eingegebenen Signal DIN. Zum Zeitpunkt t₃₁ invertiert das Flip-Flop 2 das Signal QOUT nicht, und das Signal QOUT wird unverändert gehalten, selbst wenn das Taktsignal CLK hochgezogen wird. Das Ergebnissignal RESULT wird auch unverändert gehalten. Die Tatsache, dass das Ergebnissignal RESULT selbst nach dem Anstieg des Taktsignals CLK nicht invertiert wird, legt nahe, dass das Ausgabemuster DOUT und das erwartete Muster DATAE nicht miteinander übereinstimmen.
Danach wird zu einem Zeitpunkt t₃₂ das Ausgabemuster DOUT auf den "hohen" Pegel hochgezogen. In einer Periode von dem Zeitpunkt t₃₂ zum Zeitpunkt t₃ stimmen das Ausgabemuster DOUT und das erwartete Muster DATAE miteinander überein. In der Periode vom Zeitpunkt t₃₂ zum Zeitpunkt t₃ wird das Ergebnissignal RESULT auch für jeden Anstieg des Taktsignals CLK invertiert.
Periode t ≥ t₃:
In der Periode t ≥ t₃ stimmen das Ausgabemuster DOUT und das erwartete Muster DATAE miteinander überein. Das Flip-Flop 2 gibt das Signal QOUT aus, während es das Signal QOUT für jeden Anstieg des Taktsignals CLK invertiert. Das Ergebnissignal RESULT wird auch für jeden Anstieg des Taktsignals CLK invertiert.
Das Ergebnissignal RESULT mit der oben genannten Signalform beweist, dass die getestete Halbleiterschaltung eine Fehlfunktion aufweist, während der Komparator 10 eine normale Operation ausführt.
Zuerst treten in der Periode t₀ ≤ t < t₂ der "hohe" Pegel und der "niedrige" Pegel abwechselnd in dem Ergebnissignal RESULT auf, und das Signal QOUT wird für jeden Anstieg des Taktsignals CLK invertiert. Die beweist, dass die normale Operation des Komparators 10 erreicht wird. Wie oben erwähnt, sind die Signalleitungen des Komparators 10 auf den "hohen" Pegel, den "niedrigen" Pegel oder den Hochimpedanzzustand festgelegt, wenn der Komparator 10 eine Fehlfunktion aufweist. Wenn eine Fehlfunktion vorliegt, ist es dem Komparator 10 vollständig unmöglich, die Operation zum Invertieren des Ergebnissignals RESULT für jeden Anstieg des Taktsignals CLK auszuführen.
Es soll zum Beispiel angenommen werden, dass ein Ausgang des XOR-Gatters 4 auf den "hohen" Pegel festgelegt ist. In diesem Fall hält das Flip-Flop 2 immer das Signal DIN des "hohen" Pegels. Das Flip-Flop 2 fährt fort, den "hohen" Pegel für das Signal QOUT auszugeben. Das Ergebnissignal RESULT ist auch auf den "hohen" Pegel festgelegt. Wenn der Ausgang des Flip-Flops 2 oder des Inverters 3 auf einen bestimmten Zustand festgelegt ist, führt dies in ähnlicher Weise dazu, dass das Ergebnissignal RESULT auf einen konstanten Zustand festgelegt wird.
Darüber hinaus gibt es die Periode, in der das Ergebnissignal RESULT selbst nach dem Anstieg des Taktsignals CLK während der Periode t₂ ≤ t < t₃ nicht invertiert wird. Dies beweist, dass die geprüfte Halbleiterschaltung eine Fehlfunktion aufweist. Die normale Operation des Komparators 10 wird von dem in der Periode t₀ ≤ t < t₂ ausgegebenen Ergebnissignal RESULT bestimmt, und deshalb beweist das nichtinvertierte Ergebnissignal RESULT das Vorliegen der Fehlfunktion in der getesteten Halbleiterschaltung.
Das durch das Ergebnissignal RESULT angezeigte Testergebnis kann in die folgenden drei Fälle klassifiziert werden.
Wenn das Ergebnissignal RESULT für jeden Anstieg des Taktsignals CLK invertiert wird, beweist dies, dass das Ausgabemuster DOUT und das erwartete Muster DATAE perfekt miteinander übereinstimmen, so dass sowohl die für den Test bestimmte Halbleiterschaltung als auch der Komparator 10 normal betrieben werden.
Wenn andererseits, wie in 3 gezeigt ist, das Ergebnissignal RESULT für jeden Anstieg des Taktsignals CLK in einer bestimmten Periode invertiert wird, und selbst nach dem Anstieg des Taktsignals CLK in einer anderen Periode nicht invertiert wird, beweist dies, dass die getestete Halbleiterschaltung eine Fehlfunktion aufweist, obwohl der Komparator 10 normal arbeitet. Wenn der Komparator 10 eine Fehlfunktion aufweist, kann nicht erwartet werden, dass die Operation zum invertieren des Ergebnissignals RESULT für jeden Anstieg des Taktsignals CLK selbst in der Übergangsweise durchgeführt wird.
Wenn ferner das Ergebnissignal RESULT selbst nach dem Anstieg des Taktsignals CLK überhaupt nicht invertiert wird, ist es nicht möglich, zu beurteilen, welcher von der getesteten Halbleiterschaltung und dem Komparator 10 irgendeine Fehlfunktion aufweist. Zum Bestimmen, welcher von der getesteten Halbleiterschaltung und dem Komparator 10 jegliche Fehlfunktionen aufweist, ist die Beurteilung durch Prüfen jedes derselben erforderlich. In der Ausführungsform ist es nur dieser Fall, der die getrennte Prüfung hinsichtlich der getesteten Halbleiterschaltung und dem Komparator 10 zur Bestimmung erfordert, welcher von der getesteten Halbleiterschaltung und dem Komparator 10 jegliche Fehlfunktionen aufweist. Wenn es nicht erforderlich ist, zu bestimmen, welcher von der getesteten Halbleiterschaltung und dem Komparator 10 jegliche Fehlfunktionen aufweist, ist es nicht erforderlich, den Komparator 10 einzeln zu prüfen.
Auf diese Weise wird anders als bei der in 1 gezeigten konventionellen Vergleichsanalyseschaltung die Möglichkeit, dass das die normale Operation der getesteten Halbleiterschaltung anzeigende Signal im Ergebnissignal RESULT auftritt, wenn die getestete Halbleiterschaltung eine Fehlfunktion aufweist, in dieser Ausführungsform vollständig beseitigt. Wenn das die normale Operation der getesteten Halbleiterschaltung anzeigende Signal in dem Ergebnissignal RESULT auftritt, ist es nicht erforderlich, den Komparator 10 erneut zu prüfen und dann die normale Operation des Komparators 10 zu bestätigen. Auf diese Weise kann der Komparator 10 in dieser Ausführungsform den Komparator 10 selbst testen, während der Halbleiter getestet wird. Die Verwendung des Komparators 10 in der Ausführungsform ermöglicht eine effektive Prüfung der Halbleiterschaltung. Der Komparator 10 in der Ausführungsform mit einem solchen Merkmal ist besonders für die Verwendung in einer BIST-(eingebauter Selbstprüfung) Schaltung geeignet, die hohe Zuverlässigkeit erfordert.
Wenn der Komparator 10 in der Ausführungsform zum Prüfen einer Mehrzahl von Halbleiterschaltungen verwendet wird, wird der Komparator 10 in dieser Ausführungsform für jede der Mehrzahl von Halbleiterschaltungen bereitgestellt. Wenn die Mehrzahl von Komparatoren 10 bereitgestellt wird, ist es möglich, die durch die Komparatoren 10 ausgegebenen Ergebnissignale in einem einzigen Signal zu integrieren und wirksam die Mehrzahl von Halbleiterschaltungen zu prüfen.
5 zeigt eine Halbleitervorrichtung, in der eine Mehrzahl von BIST-(eingebaute Selbstprüfung) Schaltungen angebracht sind, die jeweils einen Komparator mit der gleichen Konfiguration wie der oben genannte Komparator 10 enthalten. Die Halbleitervorrichtung umfasst BIST-Schaltungen 20a, 20b und ein ODER-Gatter 21. Die BIST-Schaltungen 20a, 20b und das ODER-Gatter 21 sind zum Testen eines DRAM 22a und eines SDRAM 22b vorgesehen, und die BIST-Schaltungen 20a, 20b, das ODER-Gatter 21, der DRAM 22a und der SDRAM 22b sind in einen einzigen Halbleiterchip eingebettet.
Die BIST-Schaltung 20a testet den DRAM 22a und gibt ein Ergebnissignal RESULT_A aus, das das Testergebnis anzeigt. Wenn die BIST-Schaltungen 20a beurteilt, dass der DRAM 22a normal betrieben wird, invertiert sie das Ergebnissignal RESULT_A für jeden Anstieg des Taktsignals CLK. Wenn die BIST-Schaltung 20a beurteilt, dass der DRAM 22a nicht normal betrieben wird, invertiert sie das Ergebnissignal RESULT_A nicht, selbst wenn das Taktsignal CLK angestiegen ist, und hält das Ergebnissignal RESULT_A unverändert.
Die BIST-Schaltung 20b testet den SDRAM 22b und gibt ein Ergebnissignal RESULT_B aus, das das Testergebnis anzeigt. Wenn die BIST-Schaltung 20b beurteilt, dass der SDRAM 22b normal betrieben wird, invertiert sie das Ergebnissignal RESULT_B für jeden Anstieg des Taktsignals CLK von dem "niedrigen" Pegel auf den "hohen" Pegel. Wenn die BIST-Schaltung 20b beurteilt, dass der SDRAM 22b nicht normal betrieben wird, invertiert sie das Ergebnissignal RESULT_B nicht, selbst wenn das Taktsignal CLK angestiegen ist, und hält das Ergebnissignal RESULT_B unverändert.
Sowohl das Ergebnissignal RESULT_A als auch das Ergebnissignal RESULT_B sind Digitalsignale. Das Ergebnissignal RESULT_A und das Ergebnissignal RESULT_B werden in das ODER-Gatter 21 eingegeben.
Das ODER-Gatter 21 gibt ein Gesamtergebnissignal RESULT-All aus, das die ODER-Verknüpfung des Ergebnissignals RESULT_A und des Ergebnissignals RESULT_B anzeigt. Infolgedessen wird das Gesamtergebnissignal RESULT-All, wenn sowohl der DRAM 22a als auch der SRAM 22b normal betrieben werden, für jeden Anstieg des Taktsignals invertiert.
Die Konfiguration der BIST-Schaltung 20a wird detailliert beschrieben. Die BIST-Schaltung 20a enthält einen Adressgenerator 11a, einen Testmustergenerator 12a und einen Komparator 10a. Der Komparator 10a hat die gleiche Konfiguration wie der oben beschriebene Komparator 10 mit der in 1 gezeigten Konfiguration, und führt die gleiche Operation aus.
Der Adressgenerator 11a gibt ein Adresssignal ADD_A an den DRAM 22a aus. Das Adresssigal ADD_A zeigt eine Adresse des DRAM 22a, von der Daten ausgelesen und in die diese eingeschrieben werden.
Die Operation des Adressgenerators 11a wird durch ein Signal TMODE_A erlaubt. Der Adressgenerator 11a gibt das Adresssignal ADD_A an den DRAM 22a aus, wenn das Signal TMODE_A auf dem "hohen" Pegel ist. Während das Signal TMODE_A auf dem "niedrigen" Pegel ist, gibt der Adressgenerator 11a nicht das Adresssignal ADD_A aus.
Der Testmustergenerator 12a gibt ein Testmuster DTEST_A an den DRAM 22a aus. Darüber hinaus erzeugt der Testmustergenerator 12a ein erwartetes Muster DOUT_A, dessen Ausgabe durch den DRAM 22a erwartet wird, und gibt es an den Komparator 10a aus.
Die Operation des Testmustergenerators 12a wird durch das Signal TMODE_A erlaubt. Der Testmustergenerator 12a gibt das Testmuster DTEST_A an den DRAM 22a aus, wenn das Signal TMODE_A auf dem "hohen" Pegel ist. Der Testmustergenerator 12a gibt das Testmuster DTEST_A nicht aus, wenn das Signal TMODE_A auf dem "niedrigen" Pegel ist.
Das Adresssignal ADD_A und das Testmuster DTEST_A, die durch den Adressgenerator 11a bzw. den Testmustergenerator 12a erzeugt werden, werden in den DRAM 22a eingegeben. Der DRAM 22a schreibt die durch das Testmuster DTEST_A angezeigten Daten an eine durch das Adresssignal ADD_A angezeigte Adresse. Anschließend liest der DRAM 22a die Daten aus der Adresse aus, und gibt ein Ausgabemuster DOUT_A an den Komparator 10a der BIST-Schaltung 20a aus.
Der Komparator 10a hat die gleiche Konfiguration wie der in 1 gezeigte Komparator 10 und führt die gleiche Operation aus. Das heißt, der Komparator 10a invertiert das Ergebnissignal RESULT_A für jeden Anstieg des Taktsignals CLK, wenn das Ausgabemuster DOUT_A und erwartete Muster DATAE_A miteinander übereinstimmen. Wenn andererseits das Ausgabemuster DOUT_A und das erwartete Muster DATAE_A nicht miteinander übereinstimmen, invertiert der Komparator 10a selbst nach dem Anstieg des Taktsignals CLK nicht das Ergebnissignal RESULT_A und hält das Ergebnissignal RESULT_A unverändert. Wenn das Signal Reset_A auf den "hohen" Pegel gesetzt ist, wird der Komparator 10a in den Zustand zum Ausgeben des Ergebnissignals RESULT_A auf den "niedrigen" Pegel gesetzt.
Die BIST-Schaltung 20b hat die gleiche Konfiguration wie die BIST-Schaltung 20a und führt die gleiche Operation wie die BIST-Schaltung 20a aus, außer dass sie den SRAM 22b anstelle des DRAM 22a testet. Die BIST-Schaltungen 20b umfasst einen Adressgenerator 11b, einen Testmustergenerator 12b und einen Komparator 10b. Der Komparator 10b hat die gleiche Konfiguration wie der oben beschriebene Komparator 10 mit der in 1 gezeigten Konfiguration, und führt den gleichen Betrieb aus. Auf eine detaillierte Erklärung der BIST-Schaltung 20b wird daher verzichtet.
Anschließend soll der Prozess zum Prüfen des DRAM 22a und des SRAM 22b durch Verwendung der in 4 gezeigten BIST-Schaltungen 20a, 20b beschrieben werden.
Zuerst wird ein Betriebstest der BIST-Schaltung 20a durchgeführt (Schritt S01). Ein Signal TMODE_A wird für eine bestimmte Periode auf den "hohen" Pegel gesetzt. Wenn das Signal TMODE_A auf dem "hohen" Pegel ist, wird ein Testmuster DTEST_A in eine Speicherzelle des DRAM 22a geschrieben, die in Übereinstimmung mit einem durch den Adressgenerator 11a erzeugten Adresssignal ADD_A ausgewählt wird. Danach werden die Daten der in Übereinstimmung mit dem Adresssignal ADD_A ausgewählten Speicherzelle gelesen, und die gelesenen Daten werden an den Komparator 10a als ein Ausgabemuster DOUT_A ausgegeben. Darüber hinaus wird ein erwartetes Muster DATAE_A erzeugt und an den Komparator 10a ausgegeben. Der Komparator 10a vergleicht das Ausgabemuster DOUT_A mit dem erwarteten Muster DATAE_A, und ein Ergebnissignal RESULT_A wird erzeugt. Wenn das Ergebnissignal RESULT_A für jeden Anstieg des Taktsignals CLK invertiert wird, wird der Komparator 10a als normal beurteilt.
Das für den Betriebstest der BIST-Schaltung 20a erzeugte Testmuster DTEST_A erfordert nicht die Länge, die wirklich eine perfekte Bestimmung des normalen Betriebs des DRAM 22a ermöglicht. Es ist ausreichend, dass das Testmuster DTEST_A die Länge hat, die wirklich eine Beurteilung des normalen Betriebs des Komparators 10a ermöglicht. Das Signal TMODE_A wird auf den "hohen" Pegel für eine Zeit gesetzt, wenn es möglich ist, den normalen Betrieb des Komparators 10a vollständig zu bestimmen.
Anschließend wird der Betriebstest der BIST-Schaltung 20b ausgeführt (Schritt S02). Der Betriebstest der BIST-Schaltung 20b erfolgt ähnlich zu dem der BIST-Schaltung 20a. Das heißt, ein Signal TMODE_A wird auf den "hohen" Pegel für eine Zeit gesetzt, wenn es möglich ist, den normalen Betrieb des Komparators 10b vollständig zu bestimmen.
Anschließend werden der DRAM 22a und der SRAM 22b zur gleichen Zeit getestet (Schritt S03). 6 ist ein Impulsplan, der den Prozess zum Testen des DRAM 22a und des SRAM 22b beim Schritt S03 zeigt. Hier wird der Vergleich zwischen dem erwarteten Muster und dem Ausgabemuster alle drei Takte ausgeführt. Typischerweise wird in der BIST-Schaltung eine Operation zum Einschreiben und Auslesen eines Datums für eine Adresse ausgeführt. Deshalb sind zwei Takte oder mehr als ein Zeitintervall für den Vergleich zwischen dem erwarteten Muster und dem Ausgabemuster erforderlich. Hier wird die Operation beschrieben, in der der Vergleich zwischen dem Ausgabemuster und dem erwarteten Muster alle drei Takte ausgeführt wird.
Periode T_pre (t < t₁₀):
Das Signal TMODE_A und das Signal TMODE_B werden auf den "hohen" Pegel gesetzt, und beide BIST-Schaltungen 20a, 20b werden in einen freigegebenen Zustand gesetzt. Darüber hinaus werden Signale Reset_A, Reset_B auf den "hohen" Pegel gesetzt. Beide Komparatoren 10a, 10b werden in den Zustand zum Ausgeben des "niedrigen" Pegels gesetzt.
Periode T₁₀, T₁₁ (t₁₀ ≤ t < t₁₂):
Die Daten einer Adresse 0 und einer Adresse 1 werden aufeinanderfolgend von dem DRAM 22a bzw. dem SRAM 22b in die BIST-Schaltungen 20a, 20b eingegeben.
Das erwartete Muster DATAE_A und das Ausgabemuster DOUT_A, die von dem DRAM 22a ausgegeben werden, sind beide auf dem "niedrigen" Pegel für die Perioden T₁₀, T₁₁ und stimmen miteinander überein. Das von dem Komparator 10a ausgegebene Ergebnissignal RESULT_A wird für jeden Anstieg des Taktsignals CLK invertiert.
In ähnlicher Weise sind das erwartete Muster DATAE_B und das Ausgabemuster DOUT_B, die von dem SRAM 22b ausgegeben werden, für die Perioden T₁₀, T₁₁ beide auf dem "hohen" Pegel und stimmen miteinander überein. Das durch den Komparator 10b ausgegebene Ergebnissignal RESULT_B wird für jeden Anstieg des Taktsignals CLK invertiert.
Das Gesamtergebnissignal RESULT-All ist die ODER-Verknüpfung des Ergebnissignals RESULT_A und des Ergebnissignals RESULT B. Daher wird das Gesamtergebnissignal RESULT-All für jeden Anstieg des Taktsignals CLK invertiert.
Das Gesamtergebnissignal RESULT-All beweist, dass sowohl der DRAM 22a als auch der SRAM 22b keine Fehlfunktion in der Adresse 0 und der Adresse 1 aufweisen.
Zu einem Zeitpunkt t₁₂, wenn die Periode T₁₁ endet, wird das zum Testen einer Adresse 2 zu verwendende Datum in die BIST-Schaltungen 20a, 20b aufgrund des Ausgabemusters DOUT_A und des Ausgabemusters DOUT_B eingegeben. Zum Zeitpunkt t₁₂₀ direkt vor dem Zeitpunkt t₁₂ wird das Ausgabemuster DOUT_A auf dem "niedrigen" Pegel gehalten. Das Ausgabemuster DOUT_B wird auf den "niedrigen" Pegel heruntergezogen.
Periode T₁₂ (t₁₂ ≤ t < t₁₃):
Das Datum der Adresse 2 wird von dem DRAM 22a bzw. dem SRAM 22b in die BIST-Schaltungen 20a, 20b eingegeben. Wie oben erwähnt ist, sind zum Zeitpunkt t₁₂ beide der Ausgabemuster DOUT_A und DOUT_B auf dem "niedrigen" Pegel.
Zu einem Zeitpunkt t₁₂₁ direkt nach dem Zeitpunkt t₁₂ wird das Taktsignal CLK auf den "hohen" Pegel hochgezogen. Zum Zeitpunkt t₁₂₁ stimmen das Ausgabemuster DOUT_A und das erwartete Muster DATAE_A miteinander überein. Das durch den Komparator 10a ausgegebene Ergebnissignal RESULT_A wird zum Zeitpunkt t₁₂₁ invertiert.
Andererseits stimmen das Ausgabemuster DOUT_B und das erwartete Muster DATAE_B nicht miteinander überein. Das durch den Komparator 10b ausgegebene Ergebnissignal RESULT_B wird selbst nach dem Anstieg des Taktsignals CLK zum Zeitpunkt t₁₂₁ nicht invertiert. Das Ergebnissignal RESULT_B wird unverändert auf dem "niedrigen" Pegel gehalten.
Das Gesamtergebnissignal RESULT-All, das die ODER-Verknüpfung des Ergebnissignals RESULT_A und des Ergebnissignals RESULT_B anzeigt, wird in Abhängigkeit von dem Hochziehen des Ergebnissignals RESULT_A auf den "hohen" Pegel hochgezogen.
Anschließend wird zu einem Zeitpunkt t₁₂₂ das Ausgabemuster DOUT_B auf den "hohen" Pegel hochgezogen.
Danach wird zu einem Zeitpunkt t₁₂₃ das Taktsignal CLK auf den "hohen" Pegel hochgezogen. Zum Zeitpunkt t₁₂₃ stimmen das Ausgabemuster DOUT_A und das erwartete Muster DATAE_A miteinander überein. Das durch den Komparator 10a ausgegebene Ergebnissignal RESULT_A wird zum Zeitpunkt T₁₂₃ invertiert und auf den "niedrigen" Pegel heruntergezogen.
In ähnlicher Weise stimmen zum Zeitpunkt t₁₂₂ das Ausgabemuster DOUT_B und das erwartete Muster DATAE_B miteinander überein. Das durch den Komparator 10b ausgegebene Ergebnissignal RESULT_B wird zum Zeitpunkt t₁₂₂ invertiert. Das Ergebnissignal RESULT_B wird auf den "hohen" Pegel hochgezogen.
Das Gesamtergebnissignal RESULT-All, das die ODER-Verknüpfung des Ergebnissignals RESULT_A und des Ergebnissignals RESULT_B anzeigt, wird in Abhängigkeit von dem Hochziehen des Ausgabemuster DOUT_B auf dem "hohen" Pegel gehalten.
Während der Periode von dem Zeitpunkt t₁₂₂ zum Zeitpunkt t₁₃ stimmen das Ausgabemuster DOUT_A und das erwartete Muster DATAE_A miteinander überein, und das Ausgabemuster DOUT_B und das erwartete Muster DATAE_B stimmen miteinander überein. Infolgedessen werden das Ergebnissignal RESULT_A und das Ergebnissignal RESULT_B beide zum Zeitpunkt t₁₂₃ invertiert, wenn das Taktsignal CLK hochgezogen wird. Obwohl zum Zeitpunkt t₁₂₃ das Ergebnissignal RESULT_B auf den "niedrigen" Pegel heruntergezogen wird, wird jedoch das Ergebnissignal RESULT_A auf den "hohen" Pegel hochgezogen. Daher wird das Gesamtergebnissignal RESULT-All auch auf dem "hohen" Pegel gehalten.
Während und nach dem Zeitpunkt t₁₂₁ wird das Gesamtergebnissignal RESULT-All auf den "hohen" Pegel aufgrund des Vorliegens der Periode festgelegt, in der das Ausgabemuster DOUT_B und das erwartete Muster DATAE_B nicht miteinander übereinstimmen. Das Gesamtergebnissignal RESULT-All, das auf den "hohen" Pegel festgelegt ist, beweist, dass eine Fehlfunktion in einer jeglichen Adresse 2 des DRAM 22a und des SRAM 22b vorliegt.
Periode T₁₃, T₁₄ (t ≥ t₁₃):
Das Ausgabemuster DOUT_A und das erwartete Muster DATAE_A stimmen miteinander überein, und das Ausgabemuster DOUT_B und das erwartete Muster DATAE_B stimmen miteinander überein. Infolgedessen werden das Ergebnissignal RESULT_A und das Ergebnissignal RESULT_B beide für jeden Anstieg des Taktsignals CLK invertiert.
Das Ergebnissignal RESULT_A und das Ergebnissignal RESULT_B werden jedoch abwechselnd auf den "hohen" Pegel gesetzt. Folglich wird das Gesamtergebnissignal RESULT-All anschließend auf dem "hohen" Pegel gehalten.
Wie oben erklärt ist, ist es in der in 5 gezeigten Halbleitervorrichtung nur von dem Gesamtergebnissignal RESULT-All möglich, zu beurteilen, ob sowohl der DRAM 22a als auch der SRAM 22b keine Fehlfunktion aufweisen oder einer derselben eine Fehlfunktion hat. Wenn das Gesamtergebnissignal RESULT-All immer für jeden Anstieg des Taktsignals CLK invertiert wird, beweist dies, dass sowohl der DRAM 22a als auch der SRAM 22b keine Fehlfunktion aufweisen. Wenn die Periode vorliegt, in der das Gesamtergebnissignal RESULT-All selbst nach dem Anstieg des Taktsignals CLK nicht invertiert wird, beweist dies, dass einer des DRAM 22a und des SRAM 22b eine Fehlfunktion aufweist. In der Halbleitervorrichtung, in der eine solche Beurteilung nur von dem Gesamtergebnissignal RESULT-All durchgeführt werden kann, ist es möglich, die Testzeit zu reduzieren. Die Halbleitervorrichtung wird vorzugsweise für eine LSI verwendet, in die ein DRAM und ein SRAM eingebettet sind. Eine BIST-Schaltung ist gewöhnlich nicht in der Lage, sowohl einen DRAM als auch einen SRAM zu testen. Die oben genannte Konfiguration ermöglicht den gleichzeitigen Test eines DRAM und eines SRAM durch BIST-Schaltungen.
In der in 5 gezeigten Halbleitervorrichtung kann das ODER-Gatter 21 durch ein UND-Gatter ersetzt werden. Auch in einem solchen Fall ist es möglich, nur von dem Gesamtergebnissignal RESULT-All zu beurteilen, ob sowohl der DRAM 22a als auch der SRAM 22b keine Fehlfunktion aufweisen oder einer von ihnen eine Fehlfunktion hat.
Wie oben aufgeführt, umfasst die in 5 gezeigte Halbleitervorrichtung die beiden BIST-Schaltungen. Es sollte jedoch verstanden werden, dass die Halbleitervorrichtung drei oder mehr BIST-Schaltungen einschließen kann.
Zweite Ausführungsform
Eine Halbleitervorrichtung in der zweiten Ausführungsform gemäß der vorliegenden Erfindung ist ein Datenanalysator, der aus Halbleiterschaltungen besteht. 8 zeigt die Konfiguration des Datenanalysators in der zweiten Ausführungsform.
Ein Datenanalysator 30 in der Ausführungsform beurteilt, ob in denselben eingegebene Eingabesignale X1 bis XN in einem vorbestimmten Zustand sind. Alle der Eingabesignale X₁ bis X_N sind Digitalsignale.
Der Datenanalysator 30 enthält eine Logikschaltung 31 und ein Flip-Flop 32.
Die Eingabesignale X₁ bis X_N und ein von einem Ausgang Q des Flip-Flops 32 ausgegebenes Ausgabesignal QOUT werden in die Logikschaltung 31 eingegeben, wobei N eine natürliche Zahl darstellt. Die Logikschaltung 31 gibt ein Signal DIN aus, das ein Inverses des Ausgabesignals QOUT anzeigt, wenn die Eingabesignale X₁ bis X_N in einem vorbestimmten Zustand sind. Andererseits gibt die Logikschaltung 31 das Signal DIN aus, das identisch mit dem Ausgabesignal ist, wenn die Eingabesignale X₁ bis X_N nicht in dem vorbestimmten Zustand sind.
Das Flip-Flop 32 hält das Signal DIN für jeden Anstieg des Taktsignals CLK. Das Flip-Flop 32 sppeichert ein Digitaldatum, das "1" oder "0" ist, angezeigt durch das Signal DIN.
Das Flip-Flop 32 enthält ferner einen Rücksetzanschluss RESET. Wenn ein Signal des "hohen" Pegels in den Rücksetzanschluss RESET eingegeben wird, wird das Flip-Flop 32 zum Speichern des Datums "0" zurückgesetzt.
Das Flip-Flop 32 gibt das Signal QOUT aus, das die darin gespeicherten Daten von dem Ausgang Q anzeigt. Wenn das Flip-Flop 32 das Datum "1" speichert, gibt er das Signal QOUT auf dem "hohen" Pegel aus. Wenn das Flip-Flop 32 das Datum "0" speichert, gibt er das Signal QOUT auf dem "niedrigen" Pegel aus. Der Ausgang Q des Flip-Flops 32 ist mit einem Ausgangsanschluss 33 verbunden.
Ein Ergebnissignal RESULT, das anzeigt, ob die Eingabesignale X₁ bis X_N in dem vorbestimmten Zustand sind oder nicht, wird von dem Ausgangsanschluss 33 ausgegeben. Das Ergebnissignal RESULT stimmt mit dem durch das Flip-Flop 32 ausgegebenen Signal QOUT überein.
Der Datenanalysator 30 invertiert das Ergebnissignal RESULT für jeden Anstieg des Taktsignals CLK, wenn die Eingabesignale X₁ bis X_N in dem vorbestimmten Zustand sind. Wenn die Eingabesignale X₁ bis X_N nicht in dem vorbestimmten Zustand sind, invertiert der Datenanalysator 30 selbst nach dem Anstieg des Taktsignals CLK das Ergebnissignal RESULT nicht.
Die Operation des Datenanalysators ermöglicht nicht nur, zu beweisen, dass die Eingabesignale X₁ bis X_N in dem vorbestimmten Zustand sind, sondern auch, dass der Datenanalysator 30 keine Fehlfunktion aufweist. Wenn das Ergebnissignal RESULT für jeden Anstieg des Taktsignals CLK invertiert wird, beweist dies, dass die Eingabesignale X₁ bis X_N in dem vorbestimmten Zustand sind und der Datenanalysator 30 keine Fehlfunktion aufweist, wie es in der ersten Ausführungsform erklärt ist.
8 zeigt ein Beispiel des Datenanalysators 30. Im Folgenden wird der in 8 gezeigte Datenanalysator 30 als ein Datenanalysator 30a bezeichnet werden.
Der Datenanalysator 30a ist die Beurteilungsschaltung zum Beurteilen, ob das Eingabesignal X₁ auf dem "hohen" Pegel ist oder nicht. Der Datenanalysator 30a enthält ein XOR-Gatter 31a und ein Flip-Flop 32a.
Das von dem Ausgang Q des Flip-Flops 32 ausgegebene Ausgabesignal QOUT wird in einen ersten Eingang des XOR-Gatters 31a eingegeben. Das Eingabesignal X₁ wird in einen zweiten Eingang des XOR-Gatters 31a eingegeben. Das XOR-Gatter 31a gibt ein Signal DIN aus, das eine exklusive ODER-Verknüpfung (XOR) zwischen dem Ausgabesignal QOUT und dem Eingabesignal X₁ ist.
Das Flip-Flop 32a hält das Signal DIN für jeden Anstieg des Taktsignals CLK und gibt das Ausgabesignal QOUT von dem Ausgang Q aus. Der Ausgang Q des Flip-Flops 32a ist mit einem Ausgangsanschluss 33 verbunden. Das Ergebnissignal RESULT, das identisch mit dem Ausgabesignal QOUT ist, wird von dem Ausgangsanschluss 33 ausgegeben.
Wenn das Eingabesignal X₁ in dem Zustand des "hohen" Pegels ist, invertiert der Datenanalysator 30a das Ergebnissignal RESULT für jeden Anstieg des Taktsignals CLK. Wenn andererseits das Eingabesignal X₁ nicht in einem Zustand des "hohen" Pegels ist, invertiert der Datenanalysator 30a selbst nach dem Anstieg des Taktsignals CLK das Ergebnissignal RESULT nicht und hält das Ergebnissignal RESULT unverändert.
Der Datenanalysator 30a ermöglicht, zu beweisen, dass das Eingabesignal X₁ auf dem "hohen" Pegel ist, aufgrund der Operation, dass das Ergebnissignal RESULT für jeden Anstieg des Taktsignals CLK invertiert wird. Die Inversion des Ergebnissignals RESULT beweist darüber hinaus, dass der Datenanalysator 30a keine Fehlfunktion aufweist. Wenn ein Inverter anstelle des Datenanalysators 30a verwendet werden würde, würde ein durch den Inverter ausgegebenes Signal auf dem "niedrigen" Pegel sein, und das Eingabesignal X₁ würde so beurteilt werden, dass es von dem Ausgang des Inverters auf dem "hohen" Pegel ist. Es gibt jedoch unbestritten die Möglichkeit, dass die Fehlfunktion des Inverters eine Festlegung des Ausgangs desselben auf den "niedrigen" Pegel verursacht. In dem in 9 gezeigten Datenanalysator 30a ist es möglich, die Möglichkeit vollständig zu beseitigen, dass eine Fehlfunktion des Datenanalysators 30a ein fehlerhaftes Erkennen des Eingabesignals X₁ als im Zustand des "hohen" Pegels verursacht.
Wie oben erwähnt ist, schafft die vorliegende Erfindung eine Vergleichsschaltung, in der es möglich ist, die Möglichkeit zu beseitigen, dass Vergleichssignale aufgrund einer Fehlfunktion der Vergleichsschaltung als identisch erkannt werden.
Ferner schafft die vorliegende Erfindung eine Vergleichsschaltung, bei der eine Fehlfunktion derselben einfach ermittelt wird.
Ferner schafft die vorliegende Erfindung eine Vergleichsschaltung, bei der es bei Verwendung der Vergleichsschaltung zum Testen der Halbleitervorrichtung möglich ist, die zum Testen der Halbleitervorrichtung benötigte Zeit zu reduzieren.
Ferner schafft die vorliegende Erfindung eine Vergleichsschaltung, die ermöglicht, gleichzeitig zu beweisen, dass eine Mehrzahl der Signale miteinander übereinstimmen, und dass die Vergleichsschaltung selbst keine Fehlfunktion aufweist.
Ferner schafft die vorliegende Erfindung einen Datenanalysator zum Beurteilen, ob ein Signal in einem vorbestimmten Zustand ist oder nicht, wobei eine Fehlfunktion desselben einfach zu ermitteln ist.
Ferner schafft die vorliegende Erfindung einen Datenanalysator, der ermöglicht, gleichzeitig zu beweisen, dass ein Signale) in einem gewissen Zustand ist, und dass der Datenanalysator selbst keine Fehlfunktion hat.

Claims

Halbleitervorrichtung mit: einem Komparator (10), der abhängig ist von ersten und zweiten Digitalsignalen (Data_E, DOUT) und ein digitales Ergebnissignal (RESULT) in Synchronisation mit einem Taktsignal (CLK) ausgibt, dadurch gekennzeichnet, dass der Komparator (10) das digitale Ergebnissignal (RESULT) zu Zeitsetzungen invertiert, die durch das Taktsignal (CLK) angezeigt werden, während die ersten und zweiten Digitalsignale miteinander übereinstimmen, und das digitale Ergebnissignal (RESULT) nicht invertiert, wenn das erste und das zweite Digitalsignal nicht miteinander übereinstimmen.
Halbleitervorrichtung nach Anspruch 1, wobei der Komparator (10) aufweist: eine Logikschaltung (1), die ein Flip-Flop-Eingabesignal (DIN) in Abhängigkeit von den ersten und zweiten Digitalsignalen ausgibt, und ein Flip-Flop (2), dass das Flip-Flop-Eingabesignal (DIN) hält, um ein Speicherdatum zu halten, und zum Ausgeben des digitalen Ergebnissignals (RESULT) in Abhängigkeit von dem Speicherdatum, wobei die Logikschaltung (1) das Flip-Flop-Eingabesignal (DIN) so ausgibt, dass das Inverse des Speicherdatums auftritt, während das erste und das zweite Digitalsignal miteinander übereinstimmen, und das Flip-Flop Signal so ausgibt, um das Speicherdatum anzuzeigen, wenn das erste und das zweite Digitalsignal nicht miteinander übereinstimmen.
Halbleitervorrichtung nach Anspruch 2, wobei die Logikschaltung (1) aufweist: einen Inverter (3), der das Speicherdatum empfängt und ein invertiertes Signal ausgibt, dass das Inverse des Speicherdatums anzeigt, und ein Exklusiv-ODER Gatter (4), dass das Flip-Flop-Eingabesignal (DIN) so ausgibt, dass es ein Exklusiv-ODER des ersten und des zweiten Digitalsignals und des invertierten Signals angibt.
Halbleitervorrichtung nach Anspruch 1, mit: einem Satz von n Komparatoren (10a, 10b) (wobei n eine natürliche Zahl und größer oder gleich 2 ist), die abhängig sind von 2n Eingabesignalen (DATA_A, DATA_B, DOUT_A, DOUT_B) zum Ausgeben von n digitalen Ergebnissignalen (RESULT_A, RESULT_B), wobei ein i-ter Komparator (wobei i eine natürliche Zahl nicht größer als n ist) der n Komparatoren abhängig ist von einem (2i–l)-ten Eingabesignal als das erste Digitalsignal und einem 2i-ten Eingabesignal als das zweite Digitalsignal der 2n Eingabesignale zum Ausgeben eines i-ten digitalen Ergebnissignals der n digitalen Ergebnissignale in Synchronisation mit dem Taktsignal (CLK), und ein ODER-Gatter (21), das ein Gesamtergebnissignal (RESULT_ALL) ausgibt, das ein ODER der n digitalen Ergebnissignale (RESULT_A, RESULT_B) angibt.
Halbleitervorrichtung nach Anspruch 1, mit: einem Satz von n Komparatoren (10a, 10b) (wobei n eine natürliche Zahl größer als oder gleich 2 ist), die abhängig sind von 2n Eingabesignalen (DATA_A, DATA_B, DOUT_A, DOUT_B), zum Ausgeben von n digitalen Ergebnissignalen (RESULT_A, RESULT_B), wobei ein i-ter Komparator (i ist eine natürliche Zahl nicht größer als n) der n Komparatoren abhängig ist von einem (2i–l)-ten Eingabesignal als das erste Digitalsignal und einem 2i-ten Eingabesignal als das zweite Digitalsignal der 2n Eingabesignale zum Ausgeben eines i-ten digitalen Ergebnissignals der n digitalen Ergebnissignale in Synchronisation mit dem Taktsignal (CLK), und ein UND-Gatter, das ein Gesamtergebnissignal (RESULT_ALL) ausgibt, das ein UND der n digitalen Ergebnissignale (RESULT_A, RESULT_B) anzeigt.
Halbleitervorrichtung (20a, 20b) nach Anspruch 1, mit ferner: einem Adressgenerator (11a, 11b), der einem Speicher im Text eine Adresse zuführt (ADD_A, ADD_B), einem Testmustergenerator (12a, 12b), der dem Speicher im Test (22a, 22b) ein Testmuster (DTEST_A, DTEST_B) zuführt, um auf die Adresse (ADD_A, ADD_B) zuzugreifen, und ein Erwartungsmuster (DATAE_A. DATAE_B) erzeugt, von dem erwartet wird, dass es von dem Speicher im Test (22a, 22b) ausgegeben wird und liefert an den Komparator (10a, 10b) das erwartete Muster (DATAE_A, DATAE_B), wobei der Komparator (10a, 10b) abhängig ist von einem Ausgabemuster (DOUT_A, DOUT_B) von dem Speicher im Test als erstes Digitalsignal und dem Erwartungsmuster (DATAE_A, DATAE_B) als zweites Digitalsignal.
Halbleitervorrichtung (20a, 20b, 21) mit: einer Anzahl von Halbleitervorrichtungen (20a, 20b) nach Anspruch 6 und einem ODER-Gatter (21), das ein Gesamtergebnissignal (RESULT ALL) ausgibt, das ein ODER des digitalen Ergebnissignals (RESULT_A, RESULT_B), das von der Anzahl der Halbleitervorrichtungen ausgegeben wird, anzeigt.
Halbleitervorrichtung (20a, 20b, 21) mit: einer Anzahl von Halbleitervorrichtungen (20a, 20b) nach Anspruch 6 und einem UND-Gatter, das ein Gesamtergebnissignal (RESULT_ALL) ausgibt, das ein UND der digitalen Ergebnissignale (RESULT_A, RESULT_B) anzeigt, die von der Anzahl von Halbleitervorrichtungen ausgegeben werden.
Halbleitervorrichtung nach einem der Ansprüche 6 bis 8, wobei der Speicher im Test (22a, 22b) und die Halbleitervorrichtung (20a, 20b, 21) in einen einzelnen Halbleiterchip eingebettet sind.
Verfahren zum Betreiben einer Halbleitervorrichtung mit: Eingeben von ersten und zweiten Digitalsignalen in die Halbleitervorrichtung, Ausgeben eines digitalen Ergebnissignals in Übereinstimmung mit dem ersten und dem zweiten Digitalsignal in Synchronisation mit einem Taktsignal, dadurch gekennzeichnet, dass das digitale Ergebnissignal zu Zeitsetzungen invertiert wird, die durch das Taktsignal angezeigt werden, während die ersten und zweiten Digitalsignale miteinander übereinstimmen und nicht invertiert wird, während das erste und das zweite Digitalsignal nicht miteinander übereinstimmen.
Verfahren zum Betreiben einer Halbleitervorrichtung nach Anspruch 10, mit ferner: Eingeben des Taktsignals in die Halbleitervorrichtung, wobei das erste Digitalsignal ein Ausgabemuster von einer Schaltung im Test ist und das zweite Digitalsignal ein Erwartungsmuster ist, von dem erwartet wird, dass es von der Schaltung im Test ausgegeben wird.