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DE60112199T2 - Leistungsarmer phasen- und frequenzdetektor mit ladungspumpe und ohne totbereich - Google Patents

Leistungsarmer phasen- und frequenzdetektor mit ladungspumpe und ohne totbereich Download PDF

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DE60112199T2
DE60112199T2 DE60112199T DE60112199T DE60112199T2 DE 60112199 T2 DE60112199 T2 DE 60112199T2 DE 60112199 T DE60112199 T DE 60112199T DE 60112199 T DE60112199 T DE 60112199T DE 60112199 T2 DE60112199 T2 DE 60112199T2
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Matthias Locher
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DSP Group Switzerland AG
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Koninklijke Philips Electronics NV
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

  • Die vorliegende Erfindung bezieht sich auf einen Phasenregelkreis, um ein Taktsignal auf einem Eingangssignal zu halten, welcher einen Phasen-/Frequenzdetektor aufweist, um Aufwärtsimpulssignale und Abwärtsimpulssignale an eine Ladungspumpe abzugeben, die ein Stromquellenpaar und einen Strompfad im Idle-Zustand vorsieht, um Stromversorgungstransistoren in den Stromquellen in einem Strom leitenden Zustand zu halten, wenn keine Aufwärts- und Abwärtssignale vorliegen.
  • Ein Phasen-/Frequenzdetektor und eine Ladungspumpe sind kritische Teile in Synthesizern. Bei verriegeltem Synthesizer führt der Phasen-/Frequenzdetektor der Ladungspumpe kurze Aufwärts- und Abwärtsimpulssignale zu. In dem kurzen Zeitraum der Dauer eines Aufwärts- oder Abwärtsimpulssignals in der Größenordnung einer Nanosekunde sollte die Ladungspumpe gleiche Aufwärts- bzw. Abwärtsstromimpulse an ihren Ausgang abgeben. Standardladungspumpen sind durch die Zeitkonstante beim Einschalten von Ausgangsstromspiegeltransistoren begrenzt, wenn von einem Aus-(kein Strom) in den Sättigungszustand (Strom eingeschaltet) übergegangen wird. Da N- und PMOS bei unterschiedlichen Zeitkonstanten ansprechen, müssen zusätzliche Verzögerungen bei der Rückkopplung des Phasendetektors vorgesehen sein, um solche unterschiedlichen Zeitkonstanten auszugleichen. Durch die zusätzlichen Verzögerungen kann eine Ausregelung von Aufwärts- oder Abwärtsströmen erfolgen.
  • Nachteil einer Verzögerung ist ein erhöhtes Rauschen in der Synthesizer-Schleife auf Grund eines größeren Zeitraums der Rauschzuführung seitens der mehr oder weniger leitenden Spiegeltransistoren.
  • I. Young, „A PLL Clock Generator with 5 to 110MHz of Lock Range for Microprocessors", JSSC, 11.1992, S. 1599, und M. Johnson, "A variable delay line PLL for CPU-coprocessor synchronization", JSSC, 10.1998, S. 1218–1223, beschreiben die Verwendung einer Blindstrombahn, um zu verhindern, dass die Spiegeltransistoren den Sättigungsbereich verlassen. Der Strom in den Spiegeltransistoren wird konstant gehalten, indem der Strom über eine Blindstrombahn geschaltet wird, während weder die Aufwärts- noch die Abwärtsstrombahn aktiv ist. Diese bekannte Lösung verringert die in dem Phasen-/Frequenzdetektor erforderliche Verzögerung erheblich oder verhindert diese.
  • Nachteil dieser bekannten Lösung ist jedoch eine erhöhte Leistung, da der Reststrom ständig fließt.
  • Der Erfindung liegt als Aufgabe zugrunde, die Menge der Energie, welche zur Steuerung einer Entladungspumpe mit einem Strompfad im Idle-Zustand erforderlich ist, zu verringern.
  • Ein Phasenregelkreis gemäß der vorliegenden Erfindung ist dadurch gekennzeichnet, dass erste Mittel vorgesehen sind, um den Strompfad im Idle-Zustand in Reaktion auf den Strompfad im Idle-Zustand jeweils freigebende und sperrende Signale freizugeben und zu sperren, und dass zweite Mittel vorgesehen sind, um, kurz bevor jeweils Aufwärts- und Abwärtsimpulssignale abgegeben werden, ein den Strompfad im Idle-Zustand freigebendes Signal zu erzeugen und, kurz nachdem die jeweiligen Aufwärts- und Abwärtsimpulssignale entwichen sind, ein den Strompfad im Idle-Zustand sperrendes Signal zu erzeugen.
  • Da die Aufwärts- und Abwärtsimpulssignale relativ zu einem wesentlich größeren Zeitraum zwischen nachfolgenden Aufwärts- und Abwärtsimpulssignalen nur über einen sehr kurzen Zeitraum zu verzeichnen sind, wird eine erhebliche Energieeinsparung erreicht.
  • Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im Folgenden näher beschrieben. Es zeigen:
  • 1 – einen Phasen-/Frequenzdetektor und eine Entladungspumpe gemäß der vorliegenden Erfindung;
  • 2 – die zweiten Mittel gemäß der vorliegenden Erfindung;
  • 3 – ein zweites Ausführungsbeispiel der zweiten Mittel gemäß der vorliegenden Erfindung;
  • 4 – verschiedene Zeitsteuerungssignale; sowie
  • 5 – eine Wahrheitstabelle.
  • 1 zeigt einen Phasen-/Frequenzdetektor 1 und eine Ladungspumpe, welche allgemein durch die Bezugsziffer 2 gekennzeichnet ist. Die Ladungspumpe 2 weist eine erste Stromquelle 3 und eine zweite Stromquelle 4 auf. Die Stromquelle 3 ist mit einem ersten Dreiwegeschalter 5 und Stromquelle 4 mit einem zweiten Dreiwegeschalter 6 verbunden. Die ersten Positionen der Dreiwegeschalter 5 und 6 sind durch den Buchstaben A, die zweiten Positionen durch den Buchstaben B und die dritten Positionen durch den Buchstaben C gekennzeichnet. Die Kontakte an Positionen C sind mit einem Ausgang 8 eines One-Time-Verstärkers 7 verbunden. Ein Eingang des One-Time-Verstärkers 7 ist mit den Anschlüssen B verbunden. Die Anschlüsse B sind ebenfalls mit einem Anschluss der Ladungspumpe 2 an ein nachfolgendes Schleifenfilter (nicht dargestellt) verbunden. Der Dreiwegeschalter 5 wird über einen Ausgang 9 eines Steuerkreises 10 geregelt. Der Dreiwegeschalter 6 ist mit einem Ausgang 11 eines Steuerkreises 12 verbunden. Die ersten Eingänge 13 und 14 der Steuerkreise 10 und 12 sind jeweils mit einem Aufwärtssignalausgang 15 und einem Abwärtssignalausgang 16 des Phasen-/Frequenzdetektors 1 verbunden. Die zweiten Eingänge 17 und 18 der Steuerkreise 10 und 12 sind jeweils mit einem Ausgang 19 eines Aktivierungssignalstromkreises 20 verbunden. Der Aktivierungssignalstromkreis 20 wird unter Bezugnahme auf die 2 und 3 noch näher beschrieben. Der Phasen-/Frequenzdetektor ist ferner über Leitung 21 mit einem spannungsgesteuerten Oszillator (nicht dargestellt) und über Leitung 22 entweder direkt oder durch eine zusätzliche Bezugsfrequenzteilerschaltung (nicht dargestellt) mit einem Bezugskreis verbunden.
  • Es sei erwähnt, dass die Dauer der Aufwärts- und Abwärtsimpulse sehr kurz, d.h. in der Größenordnung von 1 ns, ist, während der Zeitraum zwischen nachfolgenden Aufwärts- und Abwärtsimpulsen wesentlich größer ist. Stromkreis 20 erzeugt an seinem Ausgang 19 und damit an den Eingängen 17 und 18 der Steuerkreise 10 und 12 ein Signal. Das Ausgangssignal des Stromkreises 20, nachfolgend als Aktivierungssignal bezeichnet, setzt kurz vor Auslösung eines Aufwärts- oder Abwärtsimpulssignals ein und entweicht kurz nach Aussetzen des soeben erwähnten Aufwärts- oder Abwärtsimpulssignals wieder. Eine Wahrheitstabelle des Ausgangs 9, wie an diesem ermittelt wird, ob der Dreiwegeschalter 5 seine Position A, B oder C einnimmt, ist in 5 dargestellt. 5 wurde so erstellt, dass dort in Folgezeilen ebenfalls Folgepositionen der Dreiwegeschalter 5 und 6 als Zeitfunktion dargestellt sind.
  • Liegt an Ausgang 15 weder ein Aufwärtsimpulssignal noch an Ausgang 16 des Phasen-/Frequenzdetektors 1 ein Abwärtsimpulssignal und ebenfalls an Ausgang 19 des Aktivierungssignalstromkreises 20 kein Signal an, befinden sich die Dreiwegeschalter 5 und 6 jeweils in Position A. Daraufhin setzt kurz vor Einsetzen eines Aufwärtsimpulssignals an Ausgang 15 oder eines Abwärtsimpulssignals an Ausgang 16 des Phasen-/Frequenzdetektors 1 ein Signal an Ausgang 19 des Aktivierungssignalstromkreises 20 ein. Das Signal tritt an den Eingängen 17 und 18 der Steuerkreise 10 und 12 auf. In Folge des Auftretens eines Signals an den Eingängen 17 und 18, während zur gleichen Zeit kein Aufwärtsimpulssignal an Ausgang 15 und Eingang 13 und ebenfalls kein Abwärtsimpulssignal an Ausgang 16 und Eingang 14 anliegt, werden die Dreiwegeschalter 5 und 6 seitens der Steuerkreise 10 und 12 jeweils in die Position C versetzt. In der Position C sind die Stromquellen 3 und 4 mit dem Ausgang 8 des One-Time-Verstärkers 7 zusammengeschaltet und beginnen, jeweils Strom zu erzeugen und zu entnehmen, d.h. die Stromquellen 3 und 4 sind aktiviert. In der Praxis setzt daraufhin über einen sehr kurzen Zeitraum sowohl ein Aufwärtsimpulssignal als auch ein Abwärtsimpulssignal ein. Im Blockierzustand weisen das Aufwärts- und das Abwärtsimpulssignal die gleiche Länge auf. Im entsperrten Zustand weist eines der beiden jedoch eine größere Dauer auf. Dieses ist in der dritten Zeile der Wahrheitstabelle von 5 dargestellt. Die Steuerkreise 10 und 12 sind so ausgelegt, dass bei Empfang eines Signals an beiden Eingängen, d.h. den Eingängen 13 und 17 von Steuerkreis 10 sowie den Eingängen 14 und 18 von Steuerkreis 12, jeweils an den Ausgängen 9 und 11 ein Signal erzeugt wird, um den Dreiwegeschalter 5 und den Dreiwegeschalter 6 jeweils in die Position 8 zu versetzen. Da entweder an Ausgang 15 oder an Ausgang 16 ein geringfügig längeres Signal als an Ausgang 16 bzw. Ausgang 15 anliegt, wird einer der Dreiwegeschalter 5 und 6 geringfügig länger als der andere in seine Position B versetzt. Nach Entweichen des Aufwärtsimpulssignals an Ausgang 15 und des Abwärtsimpulssignals an Ausgang 16 liegt an den Eingängen 13 und 14 der Steuerkreise 10 und 12 jeweils kein Signal an, während an den Eingängen 17 und 18 derselben jeweils noch immer ein Signal anliegt. Die Ausgangssignale an den Ausgängen 9 und 11 steuern jeweils die Dreiwegeschalter 5 und 6 dahingehend, dass diese erneut in die Position C versetzt werden. Da es „lange" dauern wird, bevor das nächste Aufwärtsimpulssignal oder Abwärtsimpulssignal jeweils an den Ausgängen 15 und 16 anliegt, versetzt dann der Aktivierungssignalstromkreis 20 die Steuerkreise 10 und 12 erneut zurück in den Ruhezustand, indem er das Aktivierungssignal an seinem Ausgang 19 und daher an den Eingängen 17 und 18 der Steuerkreise 10 und 12 entweichen lässt. Da nun an keinem Eingang der Steuerkreise 10 und 12 ein Signal mehr anliegt, tragen die Ausgänge 9 und 11 ein Signal, um die Dreiwegeschalter 5 und 6 in deren Position A zu versetzen.
  • 2 zeigt ein erstes Ausführungsbeispiel eines Aktivierungssignalstromkreises 20. Der in 2 dargestellte Aktivierungssignalstromkreis weist einen Rückwärtszähler/Teiler 30 und einen Flip-Flop 31 auf. Der Rückwärtszähler/Teiler 30 ist zwischen einem Ausgang eines Synthesizers und einem Referenzeingang des Phasen- /Frequenzdetektors 1 geschaltet. Ein Eingang 32 von Rückwärtszähler/Teiler 30 ist mit einer Hochfrequenzsignalquelle, zum Beispiel einem Ausgang eines spannungsgesteuerten Oszillators (nicht dargestellt) verbunden. Der Rückwärtszähler/Teiler 30 ist so ausgelegt, dass an einem Ausgang 33 bei Erreichen eines Zählstands Eins und an einem Ausgang 34 bei Erreichen eines Zählstands Null ein Signal einsetzt. Die Zählstände Eins und Null sind hier lediglich als Beispiel genannt. An Ausgang 33 kann dieses Signal ebenfalls bei weiteren niedrigen Zählständen, wie Zwei und Drei usw., einsetzen. An Ausgang 34 kann ein Signal ebenfalls bei einem hohen Anfangszählstand oder einem kurz danach erreichten Zählstand einsetzen. Es ist wichtig, dass zuerst ein Signal an Ausgang 33 und danach ein Signal an Ausgang 34 einsetzt. Ausgang 33 ist mit einem Taktimpulseingang von Flip-Flop 31 verbunden. Ausgang 34 ist mit einem Eingang SO (Set Output) von Flip-Flop 31 verbunden. Ausgang Q von Flip-Flop 31 stellt das Äquivalent von Ausgang 19, welcher aus 1 ersichtlich ist, dar. Das Einsetzen eines Signals an Ausgang 33 findet kurz vor Einsetzen eines Aufwärts- oder Abwärtsimpulssignals an Ausgang 15 bzw. 16 von Phasen-/Frequenzdetektor 1 statt. Das Signal an Ausgang 33 von Rückwärtszähler/Teiler 30 erzeugt den Start eines Signals an Ausgang Q von Flip-Flop 31. Danach wird bei Erreichen des Zählstands Null der Phasen-/Frequenzdetektor, der mit Ausgang 34 von Rückwärtszähler/Teiler 30 zusammengeschaltet ist, angesteuert, um entweder an Ausgang 15 ein Aufwärtsimpulssignal oder an Ausgang 16 ein Abwärtsimpulssignal zu erzeugen. Nach Entweichen des Signals an Ausgang 34 setzt Flip-Flop 31 den Ausgang Q erneut auf logisch Null. Aus der obigen Beschreibung geht hervor, dass Rückwärtszähler/Teiler 30 und Flip-Flop 31 sowie deren Zusammenschaltung zusammen wirken, damit an Ausgang Q ein Signal einsetzt, welches mit dem Signal an Ausgang 19 von Steuerkreis 20 identisch ist. Daher bilden der Rückwärtszähler/Teiler 30 und der Flip-Flop 31, welche in der in 2 dargestellten Weise zusammengeschaltet sind, einen Aktivierungssignalstromkreis 20, wie in 1 definiert, wobei der Ausgang Q von Flip-Flop 31 den Ausgang 19 des Aktivierungssignalstromkreises 20 bildet.
  • 3 zeigt ein weiteres Ausführungsbeispiel eines Aktivierungssignalstromkreises 20. In diesem Fall ist der Flip-Flop 31 erneut mit einem Ausgang Q, einem Eingang SO und einem Eingang CP angeordnet. Des Weiteren ist ein Zipper-Teiler 35 vorhanden, welcher Einzelzellen 35/1, 35/2, 35/3, 35/4 und 35/5 ... usw. aufweist. Zipper-Teiler sind in „Wide-band Tuning System for Fully Integrated Satellite Receivers", Cicero Vaucher und Dieter Kasperkovitz, IEEE, JSSC, Juli 1998, beschrieben. Ein Takteingang 36 von Einzelteiler 35/1 empfängt von einem Quarzoszillator (nicht dargestellt) oder dem VCO (nicht dargestellt) ein Taktsignal. Ein Taktausgang von Einzelteiler 35/1 ist mit einem Takteingang von Einzelteiler 35/2 verbunden, und es liegt ein Taktsignal clk 1 zwischen den Einzelteilern 35/1 und 35/2 an. Auf die gleiche Weise treten die Taktsignale clk 2, clk 3, clk 4 ... usw. auf. Von der rechten Seite (nicht dargestellt) des Zipper-Teilers 35 bewegen sich qdff-Signale, wie in 3 dargestellt, von rechts nach links. Eingang CP von Flip-Flop 31 ist über einen Wechselrichter 37 an Signal clk 4 und Eingang SO von Flip-Flop 31 über einen Wechselrichter 38 an Signal qdff 3 geschaltet. Eingang Q von Flip-Flop 31 ist stets auf logisch 1 gesetzt.
  • Der Betrieb des in 3 dargestellten Schaltkreises findet wie folgt statt. Der Ausgang Q von Flip-Flop 31 ist, wie durch Signal 39 in 4 dargestellt, im Allgemeinen auf logisch Null gesetzt. Bei Ansteigen von Signal gdff 3; wie in 4 bei 40 dargestellt, wechselt Ausgang Q von Flip-Flop 31, an welchem das WUP-(Aktivierungs)-Signal einsetzt, ebenfalls auf logisch 1, wie in 4 bei 41 dargestellt. Wie in 4 ebenfalls dargestellt, wechselt das WUP-Signal, nachdem dieses an Ausgang Q von Flip-Flop 31 auf logisch 1 gesetzt wurde, erneut auf logisch 0, nachdem ein Taktsignal, wie z.B. clk 4, wie in 4 jeweils bei 42 und 43 dargestellt, auf logisch 0 gesetzt wurde. So beginnt das Aktivierungssignal WUP an Ausgang Q von Flip-Flop 31 an der ansteigenden Flanke eines Signals gdff und stoppt an einer abfallenden Flanke eines Taktsignals. 4 zeigt ebenfalls das Einsetzen und, sehr kurz darauf, das Entweichen eines Aufwärts- oder Abwärtsimpulssignals U/D. In der dargestellten Konfiguration ist das Signal gdff 3 das letzte gdff-Signal – davor die gdff-Signale gdff 2 und gdff 1 sowie das gdff-Ausgangssignal von Einzelteiler 35/1 – mit einer ansteigenden Flanke, welches vor dem Aufwärts- oder Abwärtssignal 44 einsetzt. Ebenso ist Taktsignal clk 4 das erste Taktsignal mit einer abfallenden Flanke, welches nach Einsetzen und Entweichen des Aufwärts- oder Abwärtsimpulssignals 44 einsetzt. Das Aktivierungssignal WUP ist daher das am kürzesten anliegende Signal mit einer ansteigenden Flanke vor dem Aufwärts- oder Abwärtsimpulssignal 44 sowie mit einer abfallenden Flanke nach dem Aufwärts- oder Abwärtsimpulssignal 44. Dennoch besteht die Möglichkeit, weitere gdff-Signale, zum Beispiel gdff 4 oder gdff 5 usw., sowie weitere Taktsignale clk, zum Beispiel clk 5, clk 6 usw., einzusetzen.
  • Aus obiger Beschreibung wird deutlich, dass auch der Zipper-Teiler 35, welcher, wie in 3 dargestellt, mit dem Flip-Flop 31 und den Wechselrichtern 37 und 38 38 zusammengeschaltet ist, die Anforderungen an einen Aktivierungssignalstromkreis 20, wie im Zusammenhang mit 1 definiert, erfüllt.
  • Da sich die Impulse an den Ausgängen gdff der Einzelteiler 35/n (n entspricht 1, 2, 3 usw.) in 3 von rechts nach links bewegen und an jedem Einzelteiler neu getaktet werden, tritt in dem Signal nur ein Rauschen der ansteigenden Phasen auf. Dadurch muss das Signal soweit wie möglich am Anfang der Schleife entfernt werden, und es besteht eine große Freiheit bei der Wahl des Aktivierungssignals. Der gdff-Ausgang von Einzelteiler 35/1 ist, wie durch Pfeil A dargestellt, mit dem Phasen-/Frequenzdetektor verbunden und wirkt als Takt für diesen. Der gdff-Pfad weist einen Impuls auf, dessen Periodizität durch das Teilungsverhältnis festgelegt wird. Die Länge des Impulses beträgt eine halbe Taktperiode des Taktausgangs des vorhergehenden Einzelteilers. Ein Impuls wandert von dem Ende der Schleife (auf der rechten Seite, nicht dargestellt) zu dem Anfang des Teilers, der linken Seite des Einzelteilers 35/1. Der Impuls wird an jeder Zelle um zwei Ausgangstakte verzögert. Dieses Signal gdff zeigt einen ankommenden Taktimpuls an und wird daher eingesetzt, um den Blindstrom durch den sich im Idle-Zustand befindlichen Strompfad der Ladungspumpe zu ermöglichen.
  • Nach Lesen der vorhergehenden Beschreibung ergeben sich für Fachkundige verschiedene Modifikationen der dargestellten Schaltkreise. Es versteht sich von selbst, dass solche Modifikationen innerhalb des Schutzumfangs der beigefügten Ansprüche liegen.

Claims (5)

  1. Phasenregelkreis, um ein Taktsignal auf einem Eingangssignal zu halten, wobei der Phasenregelkreis einen Phasen-/Frequenzdetektor (1) aufweist, um Aufwärtsimpulssignale und Abwärtsimpulssignale an eine Ladungspumpe (2) abzugeben, die ein Stromquellenpaar (3, 4) und einen Strompfad im Idle-Zustand (5-C, 6-C, 7, 8) vorsieht, um Stromversorgungstransistoren in den Stromquellen (3, 4) in einem Strom leitenden Zustand zu halten, wenn keine Aufwärts- und Abwärtssignale vorliegen, wobei der Phasenregelkreis dadurch gekennzeichnet ist, dass erste Mittel (10, 12) vorgesehen sind, um den Strompfad (5-C, 6-C, 7, 8) im Idle-Zustand in Reaktion auf den Strompfad im Idle-Zustand jeweils freigebende (41) und sperrende (42) Signale freizugeben und zu sperren, und dass zweite Mittel (20) vorgesehen sind, um, kurz bevor jeweils Aufwärts- und Abwärtsimpulssignale abgegebenen werden, ein den Strompfad im Idle-Zustand freigebendes Signal (41) zu erzeugen und, kurz nachdem die jeweiligen Aufwärts- und Abwärtsimpulssignale entwichen sind, ein den Strompfad im Idle-Zustand sperrendes Signal (42) zu erzeugen.
  2. Schaltkreis nach Anspruch 1, welcher weiterhin einen Abwärtszähler/Teiler (30) aufweist, um das den Strompfad im Idle-Zustand freigebende Signal bei einem niedrigen Zählstand und das den Strompfad im Idle-Zustand sperrende Signal bei einem hohen Zählstand nach Wiedereinsetzen der Zählung zu erzeugen.
  3. Schaltkreis nach Anspruch 1, wobei der niedrige Zählstand Eins beträgt.
  4. Schaltkreis nach Anspruch 1, wobei die zweiten Mittel einen Zipper-Teiler (35) und einen Flip-Flop (31) aufweisen.
  5. Schaltkreis nach Anspruch 4, wobei ein Signal (gdff) von einem Rückleitungsweg des Zipper-Teilers (35) einem ersten Eingang (SO) des Flip-Flops (31) und ein Signal (clk) eines Taktausgangs des Zipper-Teilers (35) einem zweiten Eingang (CP) des Flip-Flops Q (31) zugeführt wird.
DE60112199T 2000-03-15 2001-03-05 Leistungsarmer phasen- und frequenzdetektor mit ladungspumpe und ohne totbereich Expired - Lifetime DE60112199T2 (de)

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