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DE3116603A1 - "digitaler phasenvergleicher mit erhoehter empfindlichkeit fuer kleine phasenunterschiede" - Google Patents

"digitaler phasenvergleicher mit erhoehter empfindlichkeit fuer kleine phasenunterschiede"

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Publication number
DE3116603A1
DE3116603A1 DE19813116603 DE3116603A DE3116603A1 DE 3116603 A1 DE3116603 A1 DE 3116603A1 DE 19813116603 DE19813116603 DE 19813116603 DE 3116603 A DE3116603 A DE 3116603A DE 3116603 A1 DE3116603 A1 DE 3116603A1
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DE
Germany
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output
flip
phase
flop
input
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Application number
DE19813116603
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English (en)
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DE3116603C2 (de
Inventor
Donald Ray Plainfield N.J. Preslar
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
RCA Licensing Corp
Original Assignee
RCA Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by RCA Corp filed Critical RCA Corp
Publication of DE3116603A1 publication Critical patent/DE3116603A1/de
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Description

US-Ser.No. 144,053
Filed: April 28, 1980 RCA 74640/Sch/Ro.
RCA Corporation, New York, N.Y. (V.St.A.)
Digitaler Phasenvergleicher mit erhöhter Empfindlichkeit für kleine Phasenunterschiede.
Die Erfindung betrifft digitale Phasenvergleicher, wie sie in Phasenverriegelungsschaltungen verwendbar sind, und bezieht sich insbesondere auf Phasenvergleicher mit erhöhter Empfindlichkeit bei der Feststellung kleiner Phasendifferenzen zwischen Eingangssignalen.
Phasenverriegelungsschleifen finden sich in verschiedenen Anwendungen, etwa Frequenzsynthesizern, Phasenmodulatoren, FM-Modulatoren, FM-Demodulatoren, Hochfrequenz-Verkehrseinrichtungen und Reglern für die Drehzahlreglung elektrischer Motoren.
Die geregelte Variable in einer Phasenverriegelungsschleife ist die Phasenlage. Die Phasenlage eines ersten Signals wird mit der Phasenlage eines zweiten Signals verglichen. Die Phasendifferenz zwischen dem ersten und dem zweiten Signal wird in einem Rückkopplungsregel system dazu benutzt, um das erste und zweite Signal in feste Phasenbeziehung miteinander zu bringen.
In einer typischen Phasenverriegelungsschleife werden das erste Signal, ein Bezugssignal von der Bezugsfrequenz f , und das zweite Signal, ein geregeltes
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Signal veränderbarer Frequenz f , durch einen digitalen Phasenvergleicher miteinander verglichen, der ein Ausgangssignal liefert, welches dem Phasenfehler proportional ist. Der digitale Phasenvergleicher hat zwei Ausgänge. Einen Ausgang (U) liefert Ausgangsimpulse, wenn die Phase des geregelten Signals der Phase des Bezugssignals nacheilt. Im aktiven Zustand ist die Dauer der U-Ausgangssignale proportional der Größe der Phasennacheilung. Umgekehrt liefert der andere Ausgang (D) Ausgangsimpulse, wenn die Phase des geregelten Signals der Phase des Bezugssignals vorauseilt, und im aktiven Zustand ist die Dauer der D-Ausgangsimpulse proportional der Größe der Phasenvoreilung.
In einer Phasenverriegelungsschleife werden die Ausgangssignale U und D des Phasendetektors in eine Ternär!ogikform gebracht und einem Integrator zugeführt, welcher die Größe einer Ausgangsregel spannung anhebt bzw. absenkt. Im einzelnen betätigen die Ausgangsimpulse U eine erste Ladungspumpe für die Stromzuführung zu einen Schaltungsknoten. Die Ausgangssignale D betätigen eine zweite Ladungspumpe zur Stromwegführung von demselben Schaltungsknoten. Der resultierende Strom an diesem Schaltungsknoten wird mit Hilfe eines an den Schaltungsknoten angeschlossenen Kondensators zeitlich integriert, so daß eine Ausgangsregel spannung entsteht, die proportional dem zeitlichen Integral des festgestellten Phasenfehlers ist.
Bei dem so eben beschriebenen System bilden der Phasenvergleicher, die beiden Ladungspumpen und der Integrator den Phasenkorrekturteil der Phasenverriegelungsschleife. Das Ausgangssignal dieses Phasenkorrekturteils betätigt wiederum einen spannungsteuerbaren Oszillator (VCO), dessen Ausgangssignal das geregelte Signal f ist. Zwischen dem Bezugssignal und dem geregelten Signal besteht ein Phasenfehler, bis die Phasenverriegelungsschleife die Frequenz des geregelten Signals so weit verstellt, bis sie praktisch gleich der Frequenz des Bezugssignals ist.
Bisher waren Phasenkorrektureinrichtungen in Phasenverriegelungsschaltungen nicht in der Lage, kleine Phasendifferenzen zwischen Bezugssignal und
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geregeltem Signal festzustellen. Damit besteht zwischen der Phasenvoreilung und der Phasennacheilung eine tote Zone, in welcher die Phasenkorrektureinrichtung der Schleife unempfindlich gegenüber kleinen Phasenfehlern ist. Die tote Zone ist im allgemeinen unerwünscht, weil dann, wenn die Schleife häufig Drifterscheinungen zeigt, der Schleifenrückkopplungsmechanismus die Drift solange nicht korrigieren kann, bis der Phasenfehler groß genug wird, um über die tote Zone der Phasenkorrektureinrichtung hinauszukommen. Damit ermöglicht die tote Zone eine zufällige Frequenzmodulation, wenn die Schleifenfrequenz und -phase von einem Ende der toten Zone zum andern wandert, und diese Frequenzmodulation beeinträchtigt die spektrale Reinheit des Phasenverriegelungsschleifensignals.
Die gesamte tote Zone eines PLL-Systems setzt sich aus mehreren Quellen zusammen. So kann der Phasenvergleicher selbst eine tote Zone haben. Wenn der Phasenfehler sehr klein ist, werden dann weder Impulse U oder D erzeugt. Jedoch geht der Hauptanteil der toten Zone auf das Ansprechverhalten der Ladungspumpe auf die Impulse U und D zurück. Selbst wenn etwa der Phasendetektor eine ideale Kennlinie im Bereich um den Phasenfehler Null herum hat, dann würde eine tote Zone durch die minimale Einschaltzeit der Ladungspumpe allein hervorgerufen. Wenn der Phasenfehler sehr klein ist, dann können also die Impulse U und D so schmal sein, daß sie keine nennenswerte Wirkung auf das Ladungspumpenausgangssignal haben.
Eine bekannte Lösung dieses Problems der toten Zone besteht darin, dem Integrator absichtlich ein Leckverhalten zu geben. Dadurch sinkt das Integratorausgangssignal mit der Zeit etwas, und dieses Absinken wird durch die Schleifenrückkopplung gegensymmetriert. Jedoch ist diese Technik nicht empfehlenswert, weil dabei die Amplitude der Seitenbänder bei der Bezugsfrequenz ansteigt.
Eine andere Lösung des oben erwähnten Problems ist in der US-PS 4 023 116 (Erfinder: Alfke et al) beschrieben, und hierbei wird ein absichtlicher Fehlerimpuls in das Signal D eingeführt, welcher in dem vom Phasenvergleicher
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gelieferten Signal U einen kompensierenden Phasenfehlerimpuls hervorruft. Die Phasenvergleichs- und-korrektureinrichtung wird somit praktisch außerhalb ihrer toten Zone betrieben. Eine solche Betriebsweise führt aber zu einen Phasenverriegelungs-Ausgangssignal, das einen unerwünschten Phasenfehler hinsichtlich der Bezugsfrequenz enthält. Außerdem kann die Einführung von Fehlerimpulsen in eine Phasenverriegelungsschleife das Übergangsverhalten der Schleife beeinträchtigen und die Empfindlichkeit des Systems gegen Zittererscheinungen vergrößern.
Ein Gesichtspunkt der Erfindung liegt in einem Phasenvergleicher, der eine Einrichtung zur Erzeugung mindestens eines der Signal impulse U und D, wenn nicht beider, enthält, welche eine genügende Ausgangsamplitude und-dauer haben, um die zugehörige Ladungspumpe in Betrieb zu halten, und zwar unabhängig davon, wie klein der Eingangsphasenfehler ist. Ein weiterer Gesichtspunkt liegt in einem digitalen Phasenvergleicher, bei welchem für jeden Zyklus der Bezugsfrequenz sowohl das Signal U als auch das Signal D erzeugt werden ohne Rücksicht darauf, wie klein der Phasenfehler ist. Selbst bei in Phase liegenden Eingangssignalen werden also Ausgangssignale U und D ausreichender Amplitude und Dauer geliefert, um die jeweiligen Ladungspumpen in Betrieb zu halten. Bei der dargestellten bevorzugten Ausführungsform enthält ein digitaler Phasenvergleicher eine Verzögerungseinrichtung, deren vorbestimmte Zeitverzögerung die minimale Zeitdauer der Ausgangsimpulse U und D bestimmt. Die Erfindung wird nachfolgend anhand der beiliegenden Zeichnungen im einzelnen erläutert. Es zeigen:
Fig. 1 ein Blockschaltbild einer Phasenverriegelungsschleife mit einem Phasenvergleicher gemäß der Erfindung,
Fig. 2 ein Schaltbild einer bevorzugten Ausführungsform eines Phasenvergleichers gemäß der Erfindung,
Fig. 3a das Verhalten eines Phasenvergleichers und einer Ladungspumpe nach dem Stande der Technik,
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Fig. 3b das Verhalten eines Phasenvergleichers und einer Ladungspumpe gemäß der Erfindung, und
Fig. 4a-4g Zeitdiagramme zur Veranschaulichung des Verhaltens einer Phasenvergleicher- und Ladungspumpenanordnung gemäß Fig. 2 für jeweils verschiedene Zustände der Phasennacheilung, Phasenverriegelung und Phasenvoreilung zwischen Bezugssignal und veränderlichem Eingangssignal.
Fig. 1 zeigt eine Phasenverriegelungsschleife in Verwendung bei einem Frequenzsynthesizer für die Erzeugung genauer Vielfacher einer Bezugsfrequenz f . Ein solcher Frequenzsynthesizer eignet sich zur Regelung eines abstimmbaren Geräteoszillators in einem Rundfunkempfänger. Das Ausgangssignal am Anschluß 24 hat eine Frequenz fg, die das N-fache der Bezugsfrequenz f beträgt, wobei N eine vom Benutzer wählbare ganze Zahl ist.
Die Phasenverriegelungsschleife besteht aus einen spannungssteuerbarem Oszillator VCO 20, einem programmierbaren Teiler 26 mit dem Teilerfaktor N, einer Bezugssignalquelle 10 und einer Phasenkorrektureinrichtung 12. Letztere wiederum enthält einen Phasenvergleicher 11, eine erste Ladungspumpe 14, eine zweite Ladungspumpe 16 und einen Integrator 18. Der Oszillator 20 reagiert auf die Eingangsspannung auf dem Leiter 22 mit der Erzeugung eines Ausgangssignals am Anschluß 24, dessen Frequenz proportional zur Größe der Eingangsspannung ist. Das Ausgangssignal des Oszillators 20 wird einem programmierbaren Teiler 26 zugeführt, der die Frequenz des Oszillatorsignals um einen Faktor N teilt. Der Divisionsfaktor N läßt sich durch eine geeignete Einrichtung 28 wählen, wie etwa von Handschaltern zum programmierbaren Teiler 26 verlaufende parallele Eingänge.
Das frequenzgeteilte Ausgangssignal vom Teiler 26 wird dem Eingangsanschluß V des Phasenvergleichers 11 zugeführt. Der andere Eingangsanschluß R des Phasenvergleichers 11 erhält das Bezugssignal von der Quelle 10. Bei jedem Zyklus des Bezugssignals tritt an den beiden Eingangsanschlüssen R und V des Phasenvergleichers 11 ein Signalübergang auf, woraus Größe und Richtung
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jegliches Phasenfehlers bestimmt werden. Wenn die Phase des Signals am Anschluß V der Signalphase am Anschluß R voranläuft, dann liefert der Phasenvergleicher 11 am Anschluß D ein Ausgangssignal in Form eines digitalen Impulssignals, dessen Dauer in proportionaler Beziehung zur Größe dieser Phasenvoreilung ist. Wenn umgekehrt die Phase des Signals am Anschluß V gegenüber der Phase des Signals am Anschluß R nacheilt, dann liefert der Phasenvergleicher 11 am Anschluß U ein digitales Impulssignal, dessen Dauer proportional der Größe dieser Phasennacheilung ist.
Die jeweiligen Ausgangssignale auf den Leitungen U und D werden entsprechenden Ladungspumpen 14 bzw. 16 zugeführt. Die Ladungspumpe 14 ist eine geschaltete Stromquelle, die unter Steuerung durch eine logische 0 am Anschluß U dem Integrator 18 einen Strom Ipy zuführt und unter Steuerung durch eine logische dem Integrator 18 im wesentlichen keinen Strom zuführt. Entsprechend ist die Ladungspumpe 16 eine geschaltete Stromquelle, die unter Steuerung durch eine logische 0 am Anschluß D vom Integrator 18 einen Strom IpD wegführt und unter Steuerung durch eine logische 1 keinen Strom vom Integrator 18 abzieht. Die Ströme Ipu und IpD haben im wesentlichen dieselbe Größe, aber die entgegengesetzte Polarität. Das Ausgangssignal des Integrators 18 ist eine Spannung;, welche das zeitliche Integral des Stromes darstellt, der von den beiden Ladungspumpen 14 und 16 geliefert wird, und daher ist die Ausgangsspannung proportional der dem Integrator 18 zugeführten resultierenden Gesamtladung. Da die geschalteten Stromquellen 14, 16 durch die Signale U bzw. D gesteuert werden, verhält sich die Änderung der Ausgangsspannung des Integrators 18 proportional zu der Phasendifferenz oder den Phasenfehler zwischen den Eingangssignalen des Vergleichers an den Anschlüssen V und R. Das Ausgangssignal des Integrators 18 auf der Leitung 22 stellt das Regeleingangssignal für den Oszillator 20 dar.
Im Betrieb bewirkt die Schleifenrückkopplung vom Ausgang des Oszillators 20 zum Eingang des Phasendetektors 11 eine Phasenverriegelung des Ausgangssignals auf das Bezugssignal derart, daß die Frequenz des Ausgangssignals N mal so groß wie die Bezugsfrequenz ist. Driftet die Frequenz des Ausgangssignals 24 des
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Oszillators 20 derart, daß die Phase des geteilten Ausgangssignals am Anschluß V des Phasenvergleichers 11 der Phase des Bezugsfrequenzsignals an seinem Eingang R vorauseilt, was einem Anwachsen der Oszillatorfrequenz entspricht, dann will die Dauer des Impulssignals am Anschluß D zunehmen. Das hat zur Folge, daß der Zeitraum, innerhalb dessen der Strom IpD fließt, anwächst, was zu einem Absinken des Ausgangssignals des Integrators 18 auf der Leitung 22 führt. Ein solches Absinken läßt die Frequenz des Ausgangssignals des Oszillators 20 abnehmen, so daß die Frequenz dieses Ausgangssignals in eine feste Phasenbeziehung zu dem Bezugssignal gebracht wird. Driftet die Oszillatorausgangsfrequenz so, daß die Phasenlage am Anschluß V derjenigen des Bezugssignals an seinem Anschluß R nacheilt, was einer Abnahme der Oszillatorfrequenz entspricht, dann will die Dauer des Signal impulses am Anschluß U ansteigen, und das hat die Wirkung, daß die Zeitdauer, wo der Strom Ip.- fließt, zunimmt, und damit steigt auch das Ausgangssignal des Integrators 18 auf der Leitung 22 an. Dieses Ansteigen läßt die Frequenz des Ausgangssignals des Oszillators 20 anwachsen, so daß das Oszillatorausgangssignal in eine feste Phasen- und Frequenzbeziehung mit dem Bezugssignal kommt.
Der Phasenvergleicher 11 enthält ein NAND-Tor 30 mit zwei Eingängen und ein NAND-Tor 32 mit drei Eingängen, die zur Bildung eines ersten Flipflops über Kreuz gekoppelt sind; ein Paar NAND-Tore 34 und 36 mit je zwei Eingängen sind zu einem zweiten Flipflop über Kreuz gekoppelt; ein NAND-Tor 46 mit zwei Eingängen und ein NAND-Tor 48 mit drei Eingängen sind über Kreuz zu einem dritten Flipflop gekoppelt; und zwei NAND-Tore 42 und 44 mit je zwei Eingängen sind zu einen vierten Flipflop über Kreuz gekoppelt. Diese Flipflops sind mit einem NAND-Tor 38 und einer Verzögerungseinrichtung 40 zusammengeschaltet und arbeiten als Phasenvergleicher 11 gemäß der Erfindung. Im einzelnen wird das erste Flipflop 30, 32 unter Steuerung des Signals am Anschluß R über die Verbindung vom Anschluß R mit einem Eingang des Tores 30 gesetzt. Das zweite Flipflop 34, 36 wird gesetzt aufgrund des Rücksetzzustandes des ersten Flipflops 30, 32 über eine Verbindung vom Ausgang des Tores 30 mit dem Eingang des Tores 34. Das erste Flipflop 30, 32 wird rückgesetzt unter Steuerung durch den Rücksetzzustand des zweiten Flipflops 34, 36 über eine Verbindung vom
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Ausgang des Tores 34 zu einem Eingang des Tores 32. Entsprechend wird das dritte Flipflop 46, 48 gesetzt unter Steuerung durch das Signal am Anschluß V über eine Verbindung vom Anschluß V zu einem Eingang des Tores 46. Das vierte Flipflop 42, 44 wird gesetzt aufgrund des Rücksetzzustandes des dritten Flipflops 46, 48 über eine Verbindung vom Ausgang des Tores 46 zum Eingang des Tores 44. Das dritte Flipflop 46, 48 wird rlickgesetzt aufgrund des Rücksetzzustandes des vierten Flipflops 42, 44 über eine Verbindung vom Ausgang des Tores 44 zum Eingang des Tores 48.
Wenn alle vier Flipflops gesetzt sind, dann nimmt das Signal am Ausgang 40b des NAND-Tores 38, welches der Verzögerungseinrichtung 40 zugeführt wird, einen niedrigen Wert an. Um einen vorbestimmten Zeitraum später nimmt das Signal am Ausgang 40a der Verzögerungseinrichtung 40 einen niedrigen Wert an, so daß alle vier Flipflops über eine gemeinsame Verbindung vom Ausgang 40a der Verzögerungseinrichtung zu den jeweiligen Eingängen der NAND-Tore 32, 48, 36 und 42 zurückgesetzt werden.
Phasenvergleicher mit vier Flipflops, die in gleicher Weise wie die vier Flipflops des Phasenvergleichers 11 angeordnet sind, jedoch ohne die Verzögerungseinrichtung 40 sind im Stande der Technik bekannt und beispielsweise in einzelnen in der Integrated Circuit Application Note, ICAN-601 der RCA Corporation beschrieben. Der Phasenvergleicher mit vier Flipflops (in einer Grundform und in Abwandlung gemäß einem Gesichtspunkt der hier beschriebenen Erfindung, nämlich mit der Verzögerungseinrichtung 40) hat Vorteile, weil er einen großen Einfangbereich hat und keine Einschränkungen des Tastverhältnisses der dem Phasenvergleicher zugeführten Eingangssignale auferlegt. Wie in der soeben erwähnten Application Note dargelegt ist, haben diese Phasenvergleicher zwölf interne Zustände. Bei vier internen Zuständen, aufgrund der Eingangssignale an den Anschlüssen R und V, wird ein Ausgangssignal als logische 1 am Anschluß U und ein Ausgangssignal als logische 0 am Anschluß D geliefert. Vier andere interne Zustände ergeben bei entsprechenden Eingangssignalen an den Anschlüssen R und V eine logische 0 am Ausgang U und eine logische 1 am Ausgang D. Die restlichen vier internen Zustände führen zu logischen Einsen als Ausgangssignale an beiden Anschlüssen U und D. Der in
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der Publikation ICAN-601 beschriebene Phasenvergleicher hat keinen stabilen Zustand, in welchem die Signale an den Anschlüssen U und D beide eine logische 0 sind. Es ist bereits gesagt worden, daß die jeweiligen Ausgangsimpulse an den Anschlüssen U und D des Vergleichers entsprechende Ladungspumpen zur Zuführung oder Abführung von Strom an einem Ausgangsknoten steuern. Bei den bekannten Phasendetektoren kann eine tote Zone auftreten, weil bei kleinen Phasendifferenzen zwischen den Eingangssignalen des Vergleichers die Impulse U und D von so kurzer zeitlicher Dauer sind, daß sie kleiner als die Einschaltzeit der jeweiligen Ladungspumpen sind (definiert als Laufzeitverzögerung zuzüglich Anstiegszeit).
Der bekannte Phasenvergleicher wird gemäß der Erfindung so abgewandelt, daß er nunmehr eine Verzögerungseinrichtung 40 enthält, welche eine Verzögerung der Rücksetzzeit für die vier Flipflops bewirkt, so daß die Obergangszeit zwischen bestimmten Zuständen verlängert wird. Demnach verlängert sich die Zeitdauer zwischen stabilen Zuständen, während derer an den Anschlüssen U und D gleichzeitig eine logische 0 auftritt. Natürlich weist auch das NAND-Tor 38 von Haus aus eine Verzögerung auf, aufgrund deren eine endliche Übergangszeit zwischen bestimmten stabilen Zuständen auftritt, während derer die Signale an den Anschlüssen U und D beide eine logische 0 darstellen. Jedoch dauert ein solcher Zeitraum gleichzeitig auftretender Signale mit einer logischen 0, der.durch die obenerwähnte normale Laufzeitverzögerung verursacht wird, nicht über eine nennenswerte Länge, die ausreichen würde, um das erörterte Totzonenproblem zu beseitigen. Ein weiterer Gesichtspunkt der Erfindung besteht somit darin, daß die Einrichtung 40 eine genügend lange Verzögerungszeit ergibt, um einen Zeitraum eines Ausgangssignals entsprechend einer logischen 0 den Impulssignalen an beiden Anschlüssen U und D während jedes Zyklus der Bezugsfrequenz genügend lange hinzu zu addieren, daß jede der Ladungspumpen 14, 16 eingeschaltet wird. Die infolge der endlichen Einschaltzeit der Ladungspumpen bedingte Totzeit wird eliminiert, weil die Verzögerungseinrichtung 40 den Ausgangsimpulsen U sowie D genügend Zeitdauer hinzuaddiert, um die minimale Einschaltzeit jeder der Ladungspumpen auszugleichen, gleichgültig wie klein der Phasenfehler der Eingangssignale des Vergleichers sind. Während jedes Zyklus der Bezugsfrequenz wird daher jede Ladungspumpe
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eingeschaltet und so betrieben, daß sie mindestens eine gewisse vorbestimmte minimale Ladungsübertragung bewirkt. Die dem Integrator 18 zugeführte Gesamtladung, welche gleich dem Unterschied zwischen den Ladungen von den Ladungspumpen 14 und 16 ist, ist gleich dem festgestellten Phasenfehler.
Gemäß Fig. 1 weist die Verzögerungseinrichtung 40 mehrere in Reihe geschaltete Logikinverter 2, 4, 6 und 8 auf. Der Eingang 40b zu den in Reihe geschalteten Logikinvertern 2, 4, 6 und 8 ist so geschaltet, daß die vier Flipflops zurückgesetzt werden. Wird mehr Verzögerung benötigt, dann können der Reihenschaltung zusätzliche Inverter hinzugefügt werden.
Fig. 4d veranschaulicht die jeweiligen Ausgangssignale an den Anschlüssen U und D für einen Zustand der Phasenverriegelung. Unter Steuerung durch die negative Flanke des zum Zeitpunkt T1 am Eingang R zugeführten Bezugssignals nimmt das Ausgangssignal am Anschluß U kurze Zeit später, nämlich zum Zeitpunkt T2, einen niedrigen Wert an. Die Verzögerung von T1 bis T2 ist gleich der Laufzeitverzögerung der NAND-Tore 30 und 32 in Fig. 1. Unter Steuerung durch die negative Flanke des geteilten Oszillatorsignals (Anschluß V), ebenfalls zum Zeitpunkt T1 in Fig. 4d, nimmt das Ausgangssignal D kurze Zeit später zum Zeitpunkt T3 einen niedrigen Wert an. Die Verzögerung von T1 bis T3 ist gleich der Laufzeitverzögerung der NAND-Tore 46 und 48 in Fig. 1. Das Ausgangssignal am Anschluß U nimmt wiederum nach einer Verzögerung einen hohen Wert an, welche gleich der Summe der Laufzeitverzögerungen der NAND-Tore 30, 38 und 32 zuzüglich der Verzögerung der Verzögerungseinrichtung 40 ist. Gleichermaßen geht das Ausgangssignal am Anschluß D nach einer Verzögerung wieder auf einen hohen Wert, welche gleich der Summe der Laufzeitverzögerungen der NAND-Tore 46, 38 und 48 zuzüglich der Verzögerung der Verzögerungseinrichtung 40 ist. Wenn man annehmen darf, daß die Verzögerungen aller Tore etwa gleich sind, dann beginnen im Zustand der Phasenverriegelung beide Impulse an den Anschlüssen U und D gleichzeitig, und beide haben die gleiche Impulsbreite T0, wie Fig. 4d zeigt. Bei der bevorzugten Ausführungsform wird die Verzögerungsdauer der Verzögerungseinrichtung 40 so gewählt, daß die minimale Impulsbreite TQ der Signale U und D gleich oder größer als
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die Impulsbreite ist, welche benötigt wird, um die Ladungspumpen 14 bzw. einzuschalten.
Die Betriebsweise des Phasenvergleichers 11 für die verschiedenen Zustände von Phasenverzögerungs- und Phasenvoreilungsfehlern sind aus den Fig. 4a-4c bzw. 4e-4g ersichtlich. Man sieht, wie die Signalbreite am Anschluß U für drei Zustände zunehmender Phasenverzögerung, also Tp1, T^ und Tg3 in den Fig. 4c, 4b bzw. 4a zunimmt. Bei zunehmender Phasenvoreilung bleibt die Signal breite am Anschluß U bei TQ, wie die Fig. 4e, f4 und 4g zeigen. Die Signal breite am Anschluß D wächst jedoch für drei Zustände zunehmender Phasenvoreilung, also T,., T. ^ und T,- in den Fig. 4e, 4f bzw. 4g an. Bei zunehmender Phasennacheilung bleibt die Signalbreite am Anschluß D bei Tr., wie Fig. 4c, 4b und 4a zeigen. Damit liefert also der Phasendetektor 11 sowohl im Zustand der Phasenverriegelung als auch bei Zuständen von Phasenvoreilungs- oder Phasennacheilungsfehlern Signale U und D mit einer Impulsbreite, die größer als ein vorbestimmtes Minimum ist, welches zum Einschalten der Ladungspumpen 14 bzw. 16 notwendig ist. Der Gesamtwert oder Nettostromwert, der von beiden Ladungspumpen 14, 16 für den jeweiligen Zustand der Phasenvoreilung und -nacheilung geliefert wird, ist in den Fig. 4a-4g veranschaulicht. Gemäß den Fig. 4a-4c ist dieser Nettostrom positiv, hat eine vorbestimmte Größe und wird für eine Zeitdauer geliefert, die proportional der Größe der Phasennacheilung Tg3, Tg2 bzw. Tg1 ist. In den Fig. 4e-4g ist der Nettostrom negativ, hat eine vorbestimmte Größe und wird für eine Zeitdauer geliefert, die proportional der Phasenvoreilung L1, T.~ bzw. T,- ist.
Bei Phasenverriegelung, also gemäß Fig. 4d, wird keine Nettoladung zum Integrator 18 übertragen. Wenn auch anzunehmen ist, daß die jeweiligen Ausgangsimpulse an den Anschlüssen U und D im Phasenverriegelungszustand praktisch gleichzeitig auftreten, so ist auch in Betracht zu ziehen, daß die Stromausgangsimpulse von den Ladungspumpen 14, 16 wegen ungleicher Laufzeitverzögerungen in den Ladungspumpen 14, 16 zeitlich verschoben sein können. Jedoch verändern solche ungleichen Verzögerungen nicht die Nettoladung, welche dem Integrator 18 zugeführt bzw. von ihm weggeführt wird.
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Fig. 3a veranschaulicht das Verhalten des Phasenvergleichers und der Ladungspumpen ohne die Verzögerungseinrichtung 40. Für den jetzigen Zweck sei angenommen, daß die Laufzeitverzögerung des NAND-Tores 38 genügend klein ist, daß ihre Auswirkungen vernachlässigbar sind. Die Kurve 80 zeigt die Impulsdauer über dem Phasenfehler für das Ausgangssignal U. Die durch eine gestrichelte Linie 62a dargestellte Kurve veranschaulicht die Reaktion der Ladungspumpe 14 auf das Signal U. Für die Ladungspumpenkurve 62a gibt die Vertikal achse die Gesamtladung wieder, welche dem Integrator 18 pro Zyklus der Bezugsfrequenz zugeführt oder von ihm weggeführt wird, und die Horizontalachse stellt den Phasenfehler dar, wie er durch den Phasendetektorvergleich der Signal übergänge während eines Zyklus der Bezugsfrequenz bestimmt wird. Man sieht, daß unterhalb einer gewissen minimalen Impulsbreite des Signals U, die kleiner als die Einschaltzeit für die Ladungspumpe 14 ist, die Ladungspumpe 14 keine Ladung liefert, so daß im Gebiet 70a um den Phasenfehler Null herum keine Reaktion auftritt. Die Kurven 82 und 62b veranschaulichen analoge Reaktionen für das Signal D bzw. die Ladungspumpe 16. Die tote Zone setzt sich aus den Bereichen 70a und 70b für kleine Werte der Phasenverzögerung und Phasenvoreilung zusammen.
Die ideale Übertragungskennlinie für einen Phasendetektor und Ladungspumpen gemäß der Erfindung ist in Fig. 3b gezeigt. Die Kurven 80 und 82 geben die Reaktion auf die Signale U bzw. D über dem Phasenfehler aufgetragen wieder. Die Kurve 64 zeigt das Verhalten der Ladungspumpe 14 auf das Signal U hin, die Kurve 66 zeigt das Verhalten der Ladungspumpe 16 auf das Signal D hin. Man beachte, daß die Ladungspumpen 14 und 16 so betrieben werden, daß sie beim Phasenfehler Null nicht mehr als ein vorbestimmtes Minimum an Ladung zuführen bzw. wegführen, wie durch die Punkte 65 bzw. 63 auf der Vertikalachse angedeutet ist. Die dem Integrator 18 zugeführte Gesamtladung wird durch die Summe der Kurven 64 und 66 als Kurve 62 dargestellt. Ein Anwachsen der Verzögerungsdauer der Verzögerungseinrichtung 40 verschiebt die Kurven 64 und 80 nach oben und die Kurven 66 und 82 nach unten, und zwar um gleiche, entgegengesetzte Beträge, wobei jedoch die Gesamtübertragungskurve 62 im wesentlichen unverändert bleibt. Daher kann die Größe der durch die Verzögerungseinrichtung 40 eingeführten Verzögerung größer als die minimale Verzögerung sein, die benötigt wird, ι:πι die Ausgangsimpulse minimaler Breite
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zu liefern, welche zum Einschalten der Ladungspumpen 14 und 16 notwendig sind. Jedoch erhöht eine zusätzliche Verzögerung den Leistungsverbrauch der Schaltung und wirkt verstärkend auf Auswirkungen von Abweichungen zwischen den Ladungspumpen 14 und 16. Es ist daher am besten, einen Verzögerungswert für die Verzögerungseinrichtung 40 zu wählen, der nur wenig größer als derjenige Verzögerungswert ist, welcher Aus.gangsimpulse minimaler Breite zum Einschalten der jeweiligen Ladungspumpen 14, 16 unter ungünstigsten Bedingungen hinsichtlich Herstellung und Material und Umgebung liefert.
Eine spezielle Ausführungsform der Phasenkorrektureinrichtung 12 gemäß Fig. 1 ist in Fig. 2 gezeigt. Anschlüsse Vcc«, Vrr? ur)<* ^CC3 S1"nc* an ent~ sprechende Quellen geeigneter Bezugsspannungen angeschlossen. Als Beispiel sei Vpp. mit 5 V, Vp£2 mit ^ V und Vp-g mit 0 V angegeben. Anschlüsse V. und Vp sind so geschaltet, daß Strom von einer nicht dargestellten Konstantstromquelle zwischen ihnen fließt. Bei Zimmertemperatur betragen die Potentiale an den Anschlüssen V.. und Vo etwa 4,1 bzw. 4,8 V.
Der Phasenvergleicher 11 mit Transistoren Q1 bis Q18 und Q40 bis Q49 ist in bipolarer integrierter Injektionslogiktechnik (I L-Technik) aufgebaut, wie es im Stande der Technik bekannt ist. über Kreuz gekoppelte Transistoren Q1 und Q2 und ihre entsprechenden Strominjektionstransistoren Q9, Q10 bilden ein erstes Flipflop, über Kreuz gekoppelte Transistoren Q3 und Q4 bilden mit ihren jeweiligen Strominjektionstransistoren Q12 und Q13 das zweite Flipflop, über Kreuz gekoppelte Transistoren Q7 und Q8 bilden mit ihren jeweiligen Strominjektionstransistoren Q16 und Q17 das dritte Flipflop, und über Kreuz gekoppelte Transistoren Q5 und Q6 bilden mit ihren jeweiligen Strominjektionstransistoren Q14 und Q15 das vierte Flipflop.
Die vier Eingänge aufweisenden NAND-Tore 38 gemäß Fig. 1 umfassen nach Fig. 2 den Transistor Q45 und seinen Strominjektionstransistor Q40. Bei
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der I L-Technik wird jeweils ein Eingang eines NAND-Tores dadurch gebildet, daß am Ausgangstransistor der vorangehenden Stufe eine getrennte KoUektorzone vorgesehen wird. Beispielsweise können die vier Eingänge des NAND-Tor-Transistors Q45 hergestellt werden durch Verbindung einer separaten Kollektor-
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zone (oder Kollektorbereich) von Q1, Q3, Q6 und Q7 zur Basis des Transistors Q45. Die Verzögerungseinrichtung 40 gemäß Fig. 1 wird nach Fig. 2 realisiert durch eine Reihenschaltung von vier invertierenden Pufferstufen, deren jede einen der Transistoren Q46 bis Q49 in Verbindung mit einem entsprechenden Strominjektionstransistor Q41 bis Q44 aufweist. Jeder Transistor Q46 bis Q49 ist mit vier separaten Kollektorzonen ausgebilet zur Verringerung seiner Schaltzeit, so daß auf diese Weise eine größere Gesamtzeitverzögerung realisiert wird. Als typisches Beispiel ergeben die vier Transistoren Q46 bis Q49 in Fig. 2 eine Signalverzögerung von 300 Nanosekunden bei 70 Mikroampere Vorspannung (Vorstrom) an jedem Tor. Wünscht man eine größere Verzögerung, dann können weitere Paare von Invertern in die Reihenschaltung eingefügt werden. An den Ausgangsanschlüssen U und D des Phasenvergleichers sind Strominjektionstransistoren Q11 und Q18 als aktive Pull-up-Elemente angeschlossen, welche entsprechende Ausgangsströme an die Ladungspumpen 14 bzw. 16 liefern.
Die Ladungspumpe 14 weist eine Konstantstromquelle Q26 und einen Emitterwiderstand 72 sowie einen Differenzverstärker Q19, Q20 und einen Konverter Q23 mit symmetrischem Eingang und unsymmetrischem Ausgang sowie eine Stromspiegelverstärker-Ausgangsstufe Q24, Q25 auf. Die Basis von Q26 ist an den Anschluß Vp1 angeschlossen, der mit einer Vorspannungsquelle verbunden ist, um den Transistor Q26 so vorzuspannen, daß ein konstanter Strom durch seine Kollektor-Emitter-Hauptstromstrecke fließt. Dieser konstante Strom wird dem emittergekoppelten Differenzverstärkertransistorpaar Q19, Q20 zugeführt und je nach der Potentialdifferenz zwischen den Basen der Transistoren Q19 und Q20 umgeschaltet. Die Basis des Transistors Q20, am Anschluß Vß2, wird auf einem festen Vorspannungspotential gehalten, welches zwischen den Potentialen an den Anschlüssen V.. und V2 liegt. Eine Vorspannungsquelle kann realisiert werden durch einen Spannungsteiler mit Widerständen gleichen Wertes, die in Reihe zwischen die Anschlüsse V. und V2 geschaltet sind und deren Verbindungspunkt am Anschluß Vß2 liegt.
Wenn im Betrieb die Spannung am Anschluß U beim Potential V- liegt (weil der Transistor Q2 leitet), entsprechend einem Logikausgangswert 0 am
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Anschluß U, dann wird der Transistor Q20 leitend und der Transistor Q19 gesperrt, weil die Basisspannung des Transistors Q20 wesentlich größer als diejenige des Transistors Q19 ist. Der Transistor Q23 mit aufgeteiltem Kollektor und der Widerstand 50 bilden einen Stromspiegelverstärker, dessen Eingangsstromkreis so geschaltet ist, daß er den vom Kollektor des Transistors Q19 gelieferten Strom führt, und dessen Ausgangsstromkreis so geschaltet ist, daß er den Strom liefert, der durch den Kollektor des Transistors Q20 fließt, und dessen Bezugsanschluß an Vcc2 liegt. Da der Transistor Q19 gesperrt ist und der Transistor Q20 leitet, wird der Transistor Q23 gesperrt und der Tranistor Q24 leitend. Die Transistoren Q24 und Q25 bilden einen weiteren Stromspiegelverstärker, der einen invertierten Ausgangsstrom Ipu liefert.
Wenn das Potential am Anschluß U bei Vo liegt (weil der Pull-up-Transistor leitet), entsprechend einem logischen Ausgangssignal 1 am Anschluß U, dann wird der Transistor Q19 leitend und der Transistor Q20 wird gesperrt, da die Basisspannung des Transistors Q19 wesentlich größer als diejenige des Transistors Q20 ist. In diesem Falle wird der Transistor Q23 leitend und der Transistor Q24 in den Sperrzustand vorgespannt. Somit arbeitet die Ladungspumpe 14 als geschaltete Stromquelle unter Steuerung durch das Signal am Anschluß U, um dem Integrator 18 einen Strom Ipu konstanter Größe zuzuführen, wenn das Signal am Anschluß U eine logische O darstellt, dagegen dann, wenn das Signal am Anschluß U eine logische 1 darstellt, dem Integrator 18 praktisch keinen Strom zuzuführen.
Der Zweck des als Diode geschalteten Transistors 22 besteht im Schutz der Transistoren Q20 und Q23 für den Fall, daß beim Einschalten die Stromquelle, welche die Vorspannung an den Anschluß Vn? an der Basis des Transistors Q20 liefert, ihre Spannung aufbaut, ehe die Stromquelle, welche die Betriebsspannung an den Anschluß Vcc2 liefert, ihre Spannung aufgebaut hat. In diesem Falle würden nämlich die Kollektor-Basis-übergänge der Transistoren Q20 und Q23 in Reihe in Durchlaßrichtung vorgespannt werden und es könnte zur Beschädigung eines oder beider dieser Transistoren kommen. Um solche Schäden
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zu vermeiden, wird ein in einer Richtung leitendes Stromleitungselement Q22 zur Verbindung der Kollektoren der Transistoren Q23 und Q20 benutzt. Aus den gleichen Gründen wird zum Schutz einer Isolationsdiode, die als Teil des Widerstandes 50 gebildet wird, ein als Diode geschalteter Transistor Q21 benutzt, der den anderen Kollektor des Transistors Q23 mit dem Kollektor des Transistors Q19 verbindet.
Die Ladungspumpe 16 weist einen Konstantstromquellentransistor Q27 und einen Emitterwiderstand 74 sowie einen Differenzverstärker Q28, Q29, einen Konverter Q32 mit symmetrischem Eingang und unsymmetrischem Ausgang und eine Stromspiegelverstärker-Ausgangsstufe Q33, Q34 auf. Die Funktionsweise der Ladungspumpe 16 ist analog derjenigen der Ladungspumpe 14, wie oben beschrieben, zur Erzeugung eines Ausgangsstromes durch die Kollektor-Emitter-Strecke des Transistors Q34. Jedoch hat die Ladungspumpe 16 einen zusätzlichen Stromspiegel verstärker mit Transistoren Q35, Q36 und Q37 und Widerständen 57, 58 und 59 zur Invertierung des dem Integrator 18 zugeführten Ausgangsstromes IpD. Der zusätzliche Stromspiegel verstärker weist den Transistor Q36 als Eingangselement und den Transistor Q37 als Ausgangselement auf. Der Bezugsanschluß des Stromspiegel Verstärkers Q36, Q37 ist an den Anschluß VCC3 angeschlossen. Der Transistor Q35 und der Widerstand 58 bilden einen Basisstromnebenschluß zur Verkleinerung des Basisstromfehlers. Emitter-Gegenkopplungs-Widerstände 57 und 59 verbessern die Anpassung der Eingangs- und Ausgangscharakteristika.
Somit ist die Ladungspumpe 16 eine geschaltete Stromquelle, die durch das Signal am Anschluß D gesteuert wird, um dem Integrator 18 einen Strom IpD konstanter Größe zu entnehmen, wenn das Signal am Anschluß D eine logische 0 darstellt, dagegen dann, wenn das Signal am Anschluß D eine logische 1 darstellt, dem Integrator 18 praktisch keinen Strom zu entnehmen. Beide Ladungspumpen 14 und 16 werden so gut wie möglich übereinstimmend ausgebildet, damit sie Ausgangsströme gleicher Größe und entgegengesetzter Polarität liefern, so daß bei Einschaltung beider Ladungspumpen dem Integrator 18 insgesamt kein Strom zugeführt wird.
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Eine Ausführungsform des Integrators 18 ist in Fig. 2 als Tiefpaßfilter mit Widerständen 54 und 55 sowie Kondensatoren 56 und 57 dargestellt. Die Ausgangsspannung am Anschluß 22 dieses Filters stellt unter der Annahme, daß die Kondensatoren 56 und 57 keine Leckströme führen und daß am Anschluß 22 keine Belastung anliegt, das zeitliche Integral des dem Kondensator 56 zugeführten Stromes dar. Damit ist die Ausgangsspannung am Anschluß 22 proportional der gesamten von den Ladungspumpen 14 und 16 gelieferten Nettoladung. Alternative Integratorausführungen können aktive Elemente wie Operationsverstärker enthalten, damit die Ausgangsspannung proportional dem zeitlichen Integral des Stromes Ipu und IpD ist. Es können auch andere Typen aktiver oder passiver Integratoren in Verbindung mit einem steuerbaren Oszillator verwendet werden, solange ein Ausgangsregel signal an den nachgeschalteten geregelten Oszillator geliefert wird, welches ein Maß für die von den Ladungspumpen 14 und 16 gelieferte Gesamt- oder Nettoladung ist.
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Claims (9)

  1. ΡΛ ΓΓ.ΝΤΛΝ WALT!:
    DIPL. ING. PHTtR SCHÜTZ DIPL. ING. WOLI-GANG Hf USLLR
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    TIIIX r, 2 2 6 3 Ii
    HI LGRAMM SOMIII /
    US-Ser.No. 144,053 RCA 74640/Sch/Ro.
    Filed: April 28, 1980
    RCA Corporation, New York, N.Y. (V.St.A.)
    Digitaler Phasenvergleicher mit erhöhter Empfindlichkeit für kleine
    Phasenunterschiede.
    Patentansprüche
    \Jj Digitaler Phasenvergleicher zum Vergleichen der Phase eines ersten Eingangssignals mit der Phase eines zweiten Eingangssignals und zur Lieferung eines Ausgangssignals an einem Ausgangsschaltungsknoten entsprechend der relativen Phasendifferenz zwischen dem ersten und dem zweiten Eingangssignal, mit einem ersten, zweiten, dritten und vierten Flipflop, die jeweils Eingangsanschlüsse zum Setzen bzw. Rücksetzen haben und von denen jeder einen Ausgangsanschluß zur Anzeige seines Zustandes hat, ferner mit Schaltungseinrichtungen, mit Hilfe deren das erste, zweite, dritte und vierte Flipflop als digitaler Phasenvergleicher zusammengeschaltet sind und die enthalten eine Einrichtung, die unter Steuerung durch das erste Eingangssignal das erste Flipflop setzt, ferner eine Einrichtung, welche aufgrund des Rücksetzzustandes des ersten Flipflops das zweite Flipflop setzt, sowie eine Einrichtung, welche aufgrund des Rücksetzzustandes des zweiten Flipflops das erste Flipflop rücksetzt, eine Einrichtung, welche unter Steuerung durch
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    das zweite Eingangssignal das dritte Flipflop setzt, eine Einrichtung, welche aufgrund des Rücksetzzustandes des dritten Flipflops das vierte Flipflop setzt, eine Einrichtung, welche aufgrund des Rücksetzzustandes des vierten Flipflops das dritte Flipflop rücksetzt, eine Einrichtung, welche unter Steuerung durch den Zustand des ersten Flipflops einen ersten digitalen Ausgangsimpuls liefert, eine Einrichtung, welche unter Steuerung durch den Zustand des dritten Flipflops einen zweiten digitalen Ausgangsimpuls liefert, und eine Logikschaltung, die unter Steuerung durch die jeweiligen Setzzustände des ersten, zweiten, dritten und vierten Flipflops das erste, zweite, dritte und vierte Flipflop rücksetzt, wobei der Phasenvergleicher ferner enthält eine erste geschaltete Stromquelle, die unter Steuerung durch den ersten digitalen Ausgangsinipuls einen vorbestimmten Strom an den Ausgangsknoten liefert, sowie eine zweite geschaltete Stromquelle, die unter Steuerung durch den zweiten digitalen Ausgangsimpuls einen Strom praktisch gleicher Größe wie der vorbestimmte Strom vom Ausgangsschaltungsknoten wegführt, wobei für kleine Phasenunterschiede zwischen dem ersten und zweiten Eingangssignal die entsprechenden ersten und zweiten digitalen Ausgangsimpulse eine Zeitdauer haben, die kleiner als die minimale Zeit ist, welche zum Einschalten der ersten bzw. zweiten geschalteten Stromquelle benötigt wird derart, daß der Phasenvergleicher bei genügend kleinen Phasenunterschieden zwischen dem ersten und dem zweiten Eingangssignal im Bereich zwischen Phasenvoreilungs- und -nacheilungszustä'nden eine tote Zone aufweist, dadurch gekennzeichnet, daß eine Verzögerungseinrichtung (40) vorgesehen ist, die unter Steuerung durch den Setzzustand des ersten, zweiten, dritten und vierten Flipflops (30, 32; 34, 36; 46, 48; 42, 44) die Zeit erheblich vergrößert, welche die Logikschaltung (38, 40) zum Rückstellen des ersten, zweiten, dritten und vierten Flipflops benötigt derart, daß die minimale Zeitdauer der ersten und zweiten digitalen Ausgangsimpulse vergrößert wird.
  2. 2.) Digitaler Phasenvergleicher nach Anspruch 1, dadurch gekennzeichnet, daß die von der Verzögerungseinrichtung (40) eingebrachte Verzögerung im wesentlichen gleich oder größer als diejenige Verzögerung ist, welche der minimalen jeweiligen Zeitdauer des ersten und
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    zweiten Digitalausgangsimpulses entspricht, die zum Einschalten der ersten und zweiten geschalteten Stromquelle (14, 16) notwendig ist.
  3. 3.) Digitaler Phasenvergleicher nach Anspruch 1, dadurch gekennzeichnet, daß die von der Verzögerungseinrichtung (40) eingeführte Verzögerung etwas größer als diejenige Verzögerung ist, welche der jeweiligen minimalen Zeitdauer des ersten und zweiten digitalen Ausgangsimpulses entspricht, die zum Einschalten der ersten und der zweiten geschalteten Stromquelle (14, 16) notwendig ist.
  4. 4.) Digitaler Phasenvergleicher nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß die Logikschaltung (38, 40) eine Torschaltung (38) mit einem ersten, zweiten, dritten und vierten Eingangsanschluß und einem Ausgangsanschluß (40b) enthält, deren Eingangsanschlüsse jeweils an einen entsprechenden Ausgangsanschluß des ersten, zweiten, dritten und vierten Flipflops (30, 32; 34, 36; 46, 48; 42, 44) angeschlossen ist derart, daß die Torschaltung ein Ausgangssignal liefert, wenn sich das erste, zweite, dritte und vierte Flipflop in einem Setzzustand befinden, und daß die Verzögerungseinrichtung (40) zwischen den Ausgangsanschluß der Torschaltung (38) und die jeweiligen Rücksetzanschlüsse des ersten, zweiten, dritten und vierten Flipflops geschaltet ist.
  5. 5.) Digitaler Phasenvergleicher nach Anspruch 4, dadurch gekennzeichnet, daß die Verzögerungseinrichtung (38, 40) mehrere in Reihe geschaltete logische Inverter (2, 4, 6, 8) enthält und mit ihrem Eingang an den Ausgangsanschluß der Torschaltung (38) angeschlossen ist, während sie mit ihrem Ausgang an die Rücksetzanschlüsse des ersten, zweiten, dritten und vierten Flipflops (30, 32; 34, 36; 46, 48; 42, 44) angeschlossen ist.
  6. 6.) Digitaler Phasenvergleicher nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß der Integrator (18) an den Ausgangsschaltungsknoten (22) angeschlossen ist und eine Ausgangsregelsignalspannung
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    liefert, welche ein Maß für die an diesen Ausgangsschaltungsknoten gelieferte resultierende Ladung ist.
  7. 7.) Digitaler Phasenvergleicher nach Anspruch 6, gekennzeichnet durch einen spannungssteuerbaren Oszillator (20), der unter Steuerung durch die Ausgangsregelsignalspannung ein Ausgangssignal einer Frequenz liefert, die proportional zu der Ausgangsregelsignalspannung ist, und daß der spannungssteuerbare Oszillator das zweite Eingangssignal (bei V) an den digitalen Phasenvergleicher liefert.
  8. 8.) Phasenvergleicher nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß die erste und die zweite geschaltete Stromquelle (14, 16) jeweils aufweisen einen ersten und einen zweiten Anschluß (VpQ2> ^CC3^ zur Zuführung einer Betriebsspannung, Eingangs- und Ausgangsanschlüsse, eine Konstantstromquelle (Q26, Q27), die eine erste und eine zweite Elektrode aufweist und mit einer Elektrode an den zweiten Anschluß (Vppo) angeschlossen ist, ferner erste und zweite Transistoren (Q19, Q20; Q28, Q29), die jeweils eine erste und zweite Elektrode zur Definierung der Enden einer Hauptstromstrecke sowie jeweils eine dritte Elektrode aufweisen, wobei die Spannung zwischen der ersten und der dritten Elektrode den Strom durch die jeweilige Hauptstromstrecke bestimmen, weiterhin Schaltungsteile zur Zusammenschaltung der ersten und zweiten Transistoren (Q19, Q20; Q28, Q29) zu einem Differenzverstärker, der auf ein am ersten Eingangsanschluß (U, D) zügeführtes Eingangssignal reagiert, wobei diese Schaltungsteile einer Verbindung von den ersten Elektroden der ersten und zweiten Transistoren (Q19,Q20; Q28, Q29) mit der zweiten Elektrode der Konstantstromquelle (Q26, Q27), eine Verbindung vom Eingangsanschluß (U, D) zur dritten Elektrode des ersten Transistors (Q19, Q20) sowie eine Vorspannungsschaltung (Vßo) zur Zuführung einer Vorspannung an die dritte Elektrode des zweiten Transistors (Q20; Q29) umfassen, ferner einen Stromspiegel verstärker (Q23; Q32) mit Eingangs-, Ausgangsund Bezugsanschlüssen, Verbindungselemente zum Verbinden des Eingangsanschlusses des StromspiegelVerstärkers (Q23; Q32) mit der zweiten Elektrode des ersten Transistors (Q19; Q28), Verbindungselemente zum Verbinden des Ausgangsanschlusses des StromspiegelVerstärkers (Q23; Q32) mit der zweiten
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    Elektrode des zweiten Transistors (Q20; Q29), Verbindungselemente zum Verbinden des Bezugsanschlusses des Stromspiegel Verstärkers (Q23; Q32) mit dem ersten Anschluß (VCC2), und daß schließlich der Ausgangsanschluß mit dem Ausgangsanschluß des Stromspiegel Verstärkers (Q23; Q32) verbunden ist.
  9. 9.) Phasenvergleicher nach Anspruch 8, dadurch gekennzeichnet, daß die Verbindungselemente zum Verbinden des Eingangsanschlusses des Stromspiegel Verstärkers (Q23; Q32) mit der zweiten Elektrode des ersten Transistors (Q19; Q28) und die Verbindungselemente zum Verbinden des Ausgangsanschlusses des Stromspiegel Verstärkers (Q23; Q32) mit der zweiten Elektrode des zweiten Transistors (Q20; Q29) jeweils ein in einer Richtung stromleitendes Element (Q21, Q22; Q30, Q31) aufweisen, welches in Durchlaßstromrichtung für den die Hauptstromstrecken des ersten und zweiten Transistors (Q19.Q20; Q28, Q29) durchfließenden Strom gepolt ist.
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