DE3829760A1 - Taktflankengesteuertes register - Google Patents

Description

Die Erfindung bezieht sich auf ein taktflankengesteuertes Register mit Speicherzellen zur Speicherung von Daten.

Es ist bekannt, taktflankengesteuertes Register durch taktzustandsgesteuerte Master-Slave-Flip-Flops zu realisieren. Diese Flip-Flops bestehen aus zwei Speicherzellen und benötigen deshalb eine relativ große Transistorzahl.

Die der Erfindung zugrunde liegende Aufgabe besteht darin, ein taktflankengesteuertes Register anzubieten, das zur Realisierung weniger Transistoren benötigt und dessen Breite leicht erweitert werden kann.

Diese Aufgabe wird gemäß dem Kennzeichen des Patentanspruches 1 gelöst.

Zur Speicherung der Daten im Register werden somit einstufige Speicherzellen verwendet, die bei einem festgelegten Signalpegel, zum Beispiel einem H-Pegel, am Steuereingang die Dateninformation übernehmen und diese bei entgegengesetztem Pegel, zum Beispiel L-Pegel, am Steuereingang die Information speichern. Um die Datenübernahme des Registers flankenabhängig zu machen, werden die Steuereingänge der Speicherzellen des Registers von einer Impulsformerstufe angesteuert.

Es ist vorteilhaft, die Speicherzellen in C-MOS-Technik zu realisieren. Dann kann die Speicherzelle aus einem Transfergate, an dessen Steuereingang der Taktimpuls anliegt, und aus einem Speicherelement aus zwei rückgekoppelten Invertern bestehen.

Andere Weiterbildungen ergeben sich aus den Unteransprüchen.

Anhand eines Ausführungsbeispieles, das in den Figuren dargestellt ist, wird die Erfindung weiter erläutert. Es zeigt

Fig. 1 ein Blockschaltbild des Registers,

Fig. 2 ein Impulsdiagramm,

Fig. 3 eine erste Ausführung der Speicherzelle,

Fig. 4 eine zweite Ausführung der Speicherzelle,

Fig. 5 eine dritte Ausführungsform der Speicherzelle,

Fig. 6 ein Blockdiagramm der Impulsformerstufe,

Fig. 7 eine in C-MOS-Technik ausgeführte erste Ausführungsform der Impulsformerstufe,

Fig. 8 eine zweite Ausführungsform der Impulsformerstufe.

Das Register RG besteht aus Speicherzellen SZ, zum Beispiel n Speicherzellen (n ganze Zahl) und aus einer Impulsformerstufe PF. Die Speicherzellen SZ sind logisch parallel angeordnet (parametrisierbare Bitbreite) und werden gemeinsam von der Impulsformerstufe PF angesteuert. Jede Speicherzelle SZ speichert ein Bit eines Datenwortes D. An der Impulsformerstufe PF liegt ein Taktsignal TS an, das von der Impulsformerstufe PF in einen Taktimpuls CKI umgewandelt wird. Am Ausgang der Speicherzelle SZ kann das gespeicherte Datenwort D als Datenwort Q abgenommen werden.

Aus Fig. 1 ist entnehmbar, daß das Register RG leicht in der Breite erweitert werden kann, es müssen lediglich weitere Speicherzellen SZ angefügt werden, die dann ebenfalls von der Impulsformerstufe PF angesteuert werden.

Anhand des Zeitdiagramms der Fig. 2 wird die Funktion des Registers RG der Fig. 1 erläutert. An die Impulsformerstufe PF wird ein Taktsignal TS angelegt (erste Zeile des Zeitdiagramms). Nach einer durch die Ausführung der Impulsformerstufe gegebenen Verzögerung erscheint am Ausgang der Impulsformerstufe der Taktimpuls CKI (zweite Zeile des Zeitdiagrammes). Diese Zeit ist in Fig. 2 mit t (DCKI) bezeichnet. Die Impulsformerstufe PF erzeugt dann einen Taktimpuls CKI definierter Breite tw. Die Breite des Taktimpulses CKI muß so sein, daß die an den Speicherzellen SZ anliegenden Bit′s des Datenwortes D sicher in die Speicherzellen SZ übernommen werden.

Wie sich aus Zeile 3 des Zeitdiagramms der Fig. 2 ergibt, liegen an den Eingängen der Speicherzellen SZ die Daten D an (Zeile 3 des Zeitdiagramms). Wird an die Speicherzellen zusätzlich der Taktimpuls CKI angelegt, der zum Beispiel H-Pegel haben kann, dann wird die Dateninformation D in die Speicherzellen SZ übernommen und in diesen bei entgegengesetzten Pegel des Taktimpulses CKI, zum Beispiel einem L-Pegel, gespeichert. Die Daten müssen an den Eingängen der Speicherzellen SZ so lange anliegen, bis sie in den Speicherzellen gespeichert sind. Diese Zeit ist in Zeile 3 der Fig. 2 mit t (h) bezeichnet. Die Daten müssen weiterhin vor Auftreten des Taktimpulses CKI an den Speicherzellen anliegen, wie sich dies aus der Zeile 3 der Fig. 3 ergibt. Aus Zeile 4 der Fig. 2 ist zu entnehmen, daß nach Anliegen des Taktimpulses CKI die Information in die Speicherzellen übernommen worden ist und somit am Ausgang Q die gespeicherte Information abgenommen werden kann.

Die Impulsformerstufe liefert also bei entsprechenden Flanken des Taktsignales TS einen Taktimpuls CKI von definierter Breite. Dieser Taktimpuls führt zur Speicherung der Dateninformation in den Speicherzellen SZ.

Die einzelnen Speicherzellen können auf verschiedene Weise realisiert sein. Voraussetzung ist jedoch, daß sie einstufig ausgeführt sind. Ausführungsbeispiele sind in den Fig. 3 bis 5 gezeigt.

Fig. 3 zeigt eine einstufige Speicherzelle SZ bestehend aus zwei Transfergates TG 1 und TG 2 und einem Speicherelement SE. Die Speicherzelle SZ ist in C-MOS-Technik realisiert. Das Speicherelement SE besteht aus zwei Invertern IN 1 und IN 2 mit Transistoren T 1, T 2, T 3, T 4, die rückgekoppelt sind. In Rückkopplungszweig RZ liegt das Transfergate TG 2, das ebenfalls von dem Taktimpuls CKI angesteuert wird.

Die Ausführungsform der Fig. 3 besteht somit aus einem einstufigen Speicherelement SE, das über ein Transfergate TG mit der Dateninformation D versorgt wird. Die Betriebsweise ist folgende:

An die Speicherzelle SZ wird eine Dateninformation D am Eingang DE angelegt. Anschließend tritt der Taktimpuls CKI von der Impulsformerstufe PF auf und steuert das Transfergate TG 1 leitend. Im Ausführungsbeispiel besteht das Transfergate TG 1 aus zwei parallel angeordneten Transistoren, nämlich einem p-Kanal- und einem n-Kanal-Transistor. Am n-Kanal-Transistor liegt der Taktimpuls CKI, am p-Kanal-Transistor der invertierte Taktimpuls CKIN an.

Nachdem durch den Taktimpuls CKI das Transfergate TG 1 leitend gesteuert worden ist, gelangt die Dateninformation D zum Speicherelement SE. Das Potential am Eingang E der Speicherzelle SE wird anschließend auf das Potential der Dateninformation D umgeladen, das heißt die Dateninformation wird in die Speicherzelle übernommen. Die entgültige Speicherung der Dateninformation in der Speicherzelle SZ erfolgt erst dann, wenn der Taktimpuls CKI sein Potential ändert, und somit das Transfergate TG 1 gesperrt wird, und das Transfergate TG 2 leitend gesteuert wird. Jetzt ist das Potential am Ausgang DA des Speicherelementes SE auf das Potential des Einganges eingestellt. Das heißt, am Ausgang Q erscheint die Dateninformation D und wird über das leitende Transfergate TG 2 auf den Eingang E rückgekoppelt.

Der Vorteil der Speicherzelle SZ der Fig. 3 ist darin zu sehen, daß die Datenübernahme und die Speicherung durch die Transfergates TG 1 und TG 2 weitgehend symmetrisch für L- und H-Pegel erfolgen, daß keine Überlagerung aktiver Pegel erfolgt und somit eine schnelle Datenübernahme gewährleistet ist.

Eine weitere Ausführungsform der Speicherzelle SZ kann Fig. 4 entnommen werden. Jetzt besteht das Transfergate TG 3 nur noch aus einem Transistor, nämlich einem n-Kanal-Transistor T 5. Das Speicherelement SE besteht widerum aus zwei rückgekoppelten Invertern, wobei der erste Inverter IN 1 aus Transistoren T 1 und T 2, der zweite Inverter IN 2 aus Transistoren T 3 und T 4 besteht. Unterschiedlich zu Fig. 3 ist auch der Rückkopplungszweig RZ, der den Ausgang und den Eingang des Speicherelementes SE direkt miteinander verbindet.

Die Funktion der Speicherzelle SZ entspricht der Funktion der Speicherzelle nach Fig. 3. Der Aufbau der Speicherzelle SZ nach Fig. 4 erfordert aber weniger Transistoren und erfordert auch nicht, daß der Taktimpuls CKI in invertierter Form zugeführt wird. Dagegen ist erforderlich, daß die Transistoren T 3 und T 4 des Inverters IN 2 schwach dimensioniert sind, um eine sichere Funktion der Schaltung zu gewährleisten. Das Ausgangssignal des Transfergates TG 3 muß gegenüber dem rückgekoppelten Signal des Inverters IN 2 dominieren.

Eine dritte Ausführungsform der Speicherzelle SZ kann Fig. 5 entnommen werden. Diese Ausführungsform unterscheidet sich von der Fig. 4 nur dadurch, daß im Rückkopplungszweig RZ ein Widerstand R 1 eingefügt ist. Der Widerstand R 1 ist hochohmig, mit der Folge, daß keine Überlagerung aktiver Pegel gegeben ist und eine schnelle Datenübernahme gewährleistet ist. Der Inverter IN 2 mit den Transistoren T 3 und T 4 kann niederohmig realisiert werden im Vergleich zu dem Inverter IN 2 der Ausführungsform nach Fig. 4. Um eine symmetrische Datenübernahme zu gewährleisten wäre es auch möglich, das Eingangs-Transfergate TG 1 der ersten Ausführungsform zu verwenden.

Ein Blockschaltbild der Impulsformerstufe kann Fig. 6 entnommen werden. Die Impulsformerstufe PF enthält eine Laufzeitstrecke LS, ein NAND-Glied ND und einen Inverter IN 3. Die Laufzeitstrecke LS ist zum Beispiel als Inverter realisiert, an der das Taktsignal TS anliegt. Der Ausgang der Laufzeitstrecke LS ist mit dem NAND-Glied ND verbunden, an dem weiterhin das Taktsignal TS anliegt. Das NAND-Glied ND gibt nur dann einen Impuls ab, wenn der Ausgang der Laufzeitstrecke LS und das Taktsignal TS positiven Pegel haben. Die Breite dieses Impulses wird durch die Laufzeit der Laufzeitstrecke LS festgelegt. Der am Ausgang des NAND-Gliedes ND auftretende Impuls wird durch das Inverterglied IN 3 invertiert und bildet dann den Taktimpuls CKI, der einen positiven Pegel aufweist.

Eine mögliche Realisierung des Blockschaltbildes der Fig. 6 kann Fig. 7 entnommen werden. Die Laufzeitstrecke LS wird gebildet durch einen Inverter IN 4 und einen Transfertransistor T 7. Der Transfertransistor T 7 hat die Funktion eines hochohmigen Widerstandes, was bedeutet, daß er genauso gut durch einen solchen ersetzt werden kann. Die Transistoren T 5, T 6 des Inverters und T 7 legen die Laufzeit in Abhängigkeit der Entladezeitkonstante, die aus dem Widerstand des Transistors T 7 und der Gate-Kapazität der Transistoren T 8 und T 9 besteht, fest.

Das NAND-Glied ND wird mit Hilfe der Transistoren T 8, T 9, T 10 und T 11 realisiert. Der Inverter IN 3 besteht aus den Transistoren T 12 und T 13.

Die Funktion dieses Schaltkreises kann leicht der Fig. 7 unter Berücksichtigung der Beschreibung der Fig. 6 entnommen werden. Der Taktimpuls CKI entsteht dadurch, daß an das NAND-Glied einerseits das Taktsignal TS und andererseits das verzögerte Taktsignal angelegt wird. Die Zeitspanne zwischen dem Anliegen des Taktsignales an Transistor T 10, T 11 und dem Anliegen des verzögerten Taktsignales an Transistor T 8, T 9 des NAND-Gliedes legt die Dauer des Taktimpulses fest.

Eine weitere Ausführungsform der Impulsformerstufe PF zeigt Fig. 8, die sich von Fig. 7 nur dadurch unterscheidet, daß zwischen das NAND-Glied NG und der Laufzeitstrecke LS weitere Inverter IN 4 (T 14, T 15) und IN 5 (T 16, T 17) geschaltet sind. Diese Inverter IN 4 und IN 5 bewirken eine zusätzliche Zeitverzögerung und führen zu einer Verbesserung des von Transistor T 7 kommenden Signales. Die Funktionsweise entspricht der der Fig. 7 und 6.

Claims (8)

1. Taktflankengesteuertes Register mit Speicherzellen (SZ) zur Speicherung von Daten (D), dadurch gekennzeichnet, daß,

• - eine Impulsformerstufe (PF) vorgesehen ist, die ein am Eingang anliegendes Taktsignal (TS) in einen Taktimpuls (CKI) mit einer für die Speicherung der Daten in den Speicherzellen ausreichenden Breite umwandelt,
• - einstufige Speicherzellen (SZ) vorgesehen sind, jeweils eine zur Speicherung eines Datenbits, deren Takteingänge (ES) mit dem Ausgang der Impulsformerstufe (PF) verbunden sind und die bei Auftreten des Taktimpulses (CKI) die an den Dateneingängen der Speicherzellen anliegenden Datenbit übernehmen.

2. Register nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherzellen (SZ) parallel zueinander angeordnet sind (parametrisierbare Bitbreite).

3. Register nach Anspruch 1 oder 2, gekennzeichnet durch die Speicherzelle (SZ) in C-MOS-Technik bestehend aus einem ersten Transfergate (TG 1), an dessen Steuereingang (ES) der Taktimpuls (CKI) anliegt und aus einem Speicherelement (SE) aus zwei rückgekoppelten Invertern (IN 1, IN 2).

4. Register nach Anspruch 3, dadurch gekennzeichnet, daß im Rückkopplungszweig (RZ) ein zweites Transfergate (TG 2) angeordnet ist, das vom Taktimpuls (CKI) so angesteuert ist, daß es gesperrt ist, solange das erste Transfergate (TG 1) leitend gesteuert ist.

5. Register nach Anspruch 3, dadurch gekennzeichnet, daß im Rückkopplungszweig (RZ) ein Widerstand (R 1) angeordnet ist.

6. Register nach einen der vorhergehenden Ansprüche, gekennzeichnet durch die Impulsformerstufe (PF) in C-MOS-Technik aus

• - einem Inverter (IN 4), an dem das Taktsignal (TS) anliegt,
• - einem am Ausgang des Inverters (IN 4) angeschlossenen Widerstand (R 2),
• - einem NAND-Glied (ND), dessen einer Eingang mit dem Widerstand (R 2) verbunden ist und an dessen anderen Eingang das Taktsignal (TS) anliegt,
• - einem am Ausgang des NAND-Gliedes (ND) angeschlossenen Inverter (IN 3).

7. Register nach Anspruch 6, dadurch gekennzeichnet, daß der Widerstand (R 2) als Transfertransistor (T 7) realisiert ist.

8. Register nach Anspruch 7, dadurch gekennzeichnet, daß zwischen dem Transfertransistor (T 7) und dem NAND-Glied (NG) zwei weitere Inverter (IN 5, IN 6) angeordnet sind.