DE2618760C3 - Halbleiter-Speichervorrichtung - Google Patents

Description

Die Erfindung betrifft eine Halbleiter-Speichervorrichtung mit zwei Dateneingangsleitungen, zwei Datenleitungen und in Form einer Matrix angeordneten Speicherzellen, von denen die Speicherzellen jeder Matrixspalte zwischen die betreffenden beiden Datenleitungen geschaltet sind, einen für jede Spalte vorgesehenen Schaltkreis mit einer ersten Ansteuerbzw. Treiberklemme zur Aufnahme eines Spaltenwählsignals sowie Schaltelemente, die jeweils zwischen die betreffende Datenleitung in der betreffenden Matrixspalte und die zugeordnete Dateneingangsleitung geschaltet sind und die auf das Spaltenwählsignal ansprechen und jedes Datenieitungspaar mit dem Dateneingangspaar verbinden, und mit einer für jede Spalte vorgesehenen, an Datenausgangsleitungen angeschlossenen Datendetektorschaltung (Leseschaltung).

Aus der DE-OS 20 24 451 ist eine Leseverstärker-Schreibtreiberschaltung zum wahlweisen Einschreiben oder Auslesen der Information bei bistabilen Speicherzellen bekannt. Diese bekannte Leseverstärker-Schreibtreiberschaltung soll gemäß dem bekannten Vorschlag derart verbessert werden, daß eine integrierte Ausführung der Schaltung mit entsprechend kleinem Raumbedarf möglich wird, wobei dennoch die Leseoperation und die Schreiboperation ausführbar sein soll, wobei für beide Operationen die gleiche Adressiereinrichtung verwendbar ist.

Um dies zu erreichen ist der Ein- bzw. Ausgang der Speicherzelle mit einer ersten und der Eingang eines Leseverstärkers mit einer zweiten Elektrode der aktiven Strecke eines steuerbaren Halbleiterelementes verbunden und weiter ist der Steuereingang des Halbleiterelementes an eine Steuer- und Adressiereinrichtung angeschlossen, die es beim Lesevorgang in den leitenden Zustand und beim Schreibvorgang als Treiberimpulsquelle schaltet.

Diese bekannte Leseverstärker-Schreibtreiberschaltung enthält auch einen Abschnitt, der dem für jede Spalte beim Gegenstand der Erfindung vorgesehenen Schaltkreis entspricht, der jedoch vergleichsweise sehr aufwendig aufgebaut ist und zavei ansteuerbare Dioden und zwei Transistoren enthält. Wenn bei dieser bekannten Schaltung ein Einschreibbetrieb ausgeführt wird, so werden die Steueranschlüsse der genannten Dioden mit Signalen beschickt, welche den Daten entsprechen, um die genannten beiden Transistoren über die Dioden jeweils anzusteuern, so daß dadurch die Potentiale der Emitter von Transistoren der Speicherzelle festgelegt werden und die einzuschreibenden Daten in der Speicherzelle gespeichert werden. Beim Auslesevorgang liegt für jede Datenleitung einer der

ίο Transistoren in Reihe, d. h. die von der Speicherzelle herausgelangenden Daten werden nicht unmittelbar der Datendetektorschaliung zugeführt, wodurch sich eine vergleichsweise lange Zugriffszeit ergibt

Aus der DE-OS 24 14 917 ist ein aus Feldeffekt-Transistoren aufgebauter Leseverstärker zum Umsetzen eines als Differenz vorliegenden Ausgangssignals eines zwei Ausgangsleitungen aufweisenden Speichers in ein vollständiges Boolsches Ausgangssignal bekannt. LIm diesen Leseverstärker speziell für die Verwendung in Speichersystemen mit Komplementär-FET-Speicherzellen geeignet zu machen, enthält der Leseverstärker ein erstes und zweites Paar kreuzgekoppelter Feldeffekttransistoren, die an zwei Knotenpunkten miteinander verbunden sind, von denen ein ausgewählter das Ausgangssignal abgibt, weiter je eine mit den Knotenpunkten verbundene aktive Signaleingabevorrichtung, und eine Spannungsquelle, deren einer Pol mit dem ersten Paar der Feldeffekttransistoren und deren anderer mit dem Bezugspotential verbundener Pol über

JO einen weiteren Feldeffekt-Transistor mit dem zweiten Paar der Feldeffekttransistoren verbunden ist.

Aus der DE-OS 20 48 241 ist schließlich ein Differenzverstärker insbesondere zur Verwendung als Leseverstärker für die speicherprogrammgesteuerten Rechenanlagen bekannt. Dieser bekannte Differenzverstärker ist dadurch gekennzeichnet, daß er aus einer bistabilen Schaltung mit zwei kreuzgekoppelten Transistoren besteht, denen die Betriebsspannung impulsweise zugeführt wird, und daß ein erstes ausgelesenes Signalpaar, dessen Differenz verstärkt wird, der einen Kreuzkopplungsverbindung, wogegen ein dazu invertiertes Signalpaar der zweiten Kreuzkopplungsverbindung jeweils vor dem Anlegen der Betriebsspannung zugeführt wird, so daß die als Ladung in einem der Transistoren gespeicherte Signaldifferenz eines Signalpaares bestimmt, welcher der Transistoren bei Anlegen der Betriebsspannung leitend wird.

Bei diesem bekannten Differenzverstärker können anstatt der Transistoren auch Feldeffekttransistoren verwendet werden.

Die der Erfindung zugrundeliegende Aufgabe besteht demgegenüber darin, eine Halbleiter-Speichervorrichtung der eingangs definierten Art mit verkürzter Zugriffszeit zu schaffen.

Ausgehend von der Halbleiter-Speichervorrichtung der eingangs definierten Art wird diese Aufgabe erfindungsgemäß dadurch gelöst, daß die Datendetektorschaltung direkt mit den Datenleätungen verbunden ist und durch ein dem Spaltenwählsignal entsprechendes

M) Signal in einen vorbereiteten Zustand bringbar ist, daß die Datendetektorschaltung pro Bitleitung mehrere in Reihe geschaltete Schaltelemente enthält, die einerseits durch das dem Spaltenwählsignal entsprechende Signal in eii.en vorbereiteten Zustand biingbar ur.fi andeter-

"> seits durch die Bitinformaiion aus der Speicherzelle vollständig durchschaltbar sind.

Erfindungsgemäß wird bei dieser Schaltungsanordnung die Datendetektorschaltung in der Lesephase

durch ein dem Spaltenwählsignal entsprechendes Signal in einen vorbereiteten Zustand gebracht, so daß sie durch die Bitsignale unmittelbar durchschaltbar ist, um die Bitsignale auf die Datenausgangsleitung zu übertragen. Die Vorbereitung wird durch das ohnehin vorhandene Spaltenauswählsignal durchgeführt.

Außerdem liegen zwischen der Speicherzelle bzw. den Speicherzellen und der Detektorschaltung keine weiteren Bauelemente, so daß insgesamt durch diese erfindungsgemäße Schaltungsanordnung eine erhebliche Verkürzung der Zugriffszeit erzielt wird.

Besonders zweckmäßige Ausgestaltungen und Weiterbildungen der Erfindung ergeben sich aus den Ansprüchen 2 bis 14.

Im folgenden ist eine bevorzugte Ausführungsform der Erfindung anhand der Zeichnungen näher erläutert. Es zeigt

Fig. 1 ein Schaltbild eines Teils einer Halbleiter-Speichervorrichtung mit Merkmalen nach der Erfindung,

Fig. 2 und 3 graphische Darstellungen der Zugriffszeit bei jeder Speicherzelle der Vorrichtung gemäß F i g. 1 im Vergleich zu derjenigen bei einer äquivalenten herkömmlichen Vorrichtung für den Fall der Verwendung von Aluminiumgate-IGFETs bzw. polykristallinen Siliziumgate-IGFETs und

F i g. 4 bis 7 Schaltbilder abgewandelter Datendetektorschaltungenfürdie Vorrichtung gemäß Fig. 1.

Fig. 1 veranschaulicht einen Teil einer Halbleiter-Speichervorrichtung mit in Matrixform angeordneten Speicherzellen und einer für jede (Matrix-)Spalte vorgesehenen Datendetektorschaltung. Obgleich in Fig. 1 zur deutlicheren Veranschauiichung der Speichervorrichtung nur eine Speicherzelle 10 dargestellt ist, sind bei einer tatsächlichen Speichervorrichtung der Speicherzelle 10 entsprechende Speicherzellen in Form einer Matrix angeordnet, während für jede Spalte jeweils eine der Schaltung 20 entsprechende Datendetektorschaltung vorgesehen ist.

Die Speicherzelle 10 weist einen p-Kanal-IGFET 11 und einen n-Kanal-IGFET 12, die zwischen einer Stromversorgungsklemme Voι und Masse in Reihe geschaltet sind, sowie einen p-Kanal-IGFET 13 und einen n-Kanal-IGFET 14 auf, die auf ähnliche Weise in Reihe geschaltet sind. Der Verbindungspunkt bzw. die Verzweigung ρ 1 zwischen den IGFETs 11 und 12 ist an die Gate-Elektroden der IGFETs 13 und 14 angeschlossen, während die Verzweigung ρ 2 zwischen den IGFETs 13 und 14 mit den Gate-Elektroden der IGFETs 11 und 12 verbunden ist, so daß ein Flip-Flop gebildet wird. Die Speicherzelle 10 weist weiterhin einen zwischen eine Datenleitung 41 und die Verzweigung ρ 1 eingeschalteten n-Kanal-IG FET 15 sowie einen zwischen eine Datenleitung 42 und die Verzweigung pi eingeschalteten n-Kanal-IGFET 16 auf. Die jeweiligen Gate-Elektroden der IGFETs 15 und 16 sind mit einer Zeilenwählleitung 43 verbunden.

Ein Schaltkreis 30 weist n-Kanal-IGFETs 31 und 32 zur Verbindung der Datenleitungen 41 und 42 mit Dateneingangsleitungen 44 bzw. 45 sowie eine Ansteuer- bzw. Treiberklemme 33 zur Aufnahme eines Spaltenwählsignals S von einer nicht dargestellten Spaltenwählschaltung auf. Die Gate-Elektroden der IGFETs 31 und 32 sind dabei an die Treiberklemme 33 angeschlossen. Die Dateneingangsleitungen 44 und 45 vermögen ein Datensignal bzw. ein invertiertes Signal dieses Datensignals von einer nicht dargestellten Datenquelle zu übertragen.

Die Datendetektorschahung 20 umfaßt p-Kanal-IG FETs 21 und 22 sowie n-Kanal-IGFETs 23 und 24, d zwischen einer Stromversorgungsklemme Vpj un Masse in Reihe geschaltet sind, und weiterhii p-Kanal-IGFETs 25 und 26 sowie n-Kanal-IGFETs 2 und 28. die zwischen der Stromversorgungsklemme und Masse in Reihe geschaltet sind, sowie ein· Treiberklcmme 29 zur Aufnahme eines invertierte Signals S eines Spaltenwählsignals von der Spalten wählschaltung. Die Treiberklemme 29 ist mit de Gate-Elektroden der IGFETs 21 und 25 verbunden während die Gate-Elektroden der IGFETs 24 und 28 a die Treiberklemme 33 angeschlossen sind. Während di jeweiligen Gate-Elektroden der IGFETs 22, 23 um diejenigen der IGFETs 26,27 mit den Datenieitungen 4 bzw. 42 verbunden sind, sind die Verzweigung zwischei den IGFETs 22 und 23 sowie die Verzweigung zwische den IGFETs 26 und 27 mit Datenausgangsleitungen 4( bzw. 47 verbunden.

Nachstehend ist die Arbeitsweise der Halbleiter Speichervorrichtung auf der Grundlage positive logischer Operation erläutert.

Beim Einschreiben einer Information in die Speicher zelle 10 wird eine Zeilenwählleitung 43 durch eine nich dargestellte Zeilenwählschaltung erregt bzw. an Span nung gelegt, und gleichzeitig wird das Spaltenwählsigna 5 von der nicht dargestellten Spaltenwählschaltung a die Ansteuer- bzw. Treiberklemme 33 angelegt. Be Eingang dieses Spaltenwählsignals schalten die IGFET 31 und 32 durch, so daß die Datensignale auf de Dateneingangsleitungen 44 und 45 zu den Datenleitun gen 4t bzw. 42 übertragen werden. Die IGFETs 15 un 16 der Speicherzelle 10 werden durch die au beschriebene Weise an Spannung gelegte Zeilenwäh leitung 43 durchgeschaltet. Im folgenden sei angenom men. daß ein Datensignal auf der Datenleitung 41 eine Pegel oder Wert entsprechend einer »1« und ei Datensignal auf der Datenleitung 42 einen Pege entsprechend einer »0« besitzt. Das an der Datenleitun 41 anliegende »1«-Signal wird dann über den durchge schalteten IGFET 15 an die Gate-Elektroden de IGFETs 13 und 14 angelegt, wodurch der IGFET 1 durchschaltet und der IGFET 13 sperrt, während das a der Datenleitung 42 anliegende »0«-Signal über de durchgeschalteten IGFET 16 an die Gate-Elektrode der IGFETs 11 und 12 angelegt wird, so daß der IGFE" 11 durchschaltet und der IGFET 12 sperrt. De Verbindungspunkt bzw. die Verzweigung ρ 1 wird dahe auf einem »1 «-Pegel gehalten, während der Punkt ρ auf einem »0«- Pegel bleibt.

Im Verlauf des beschriebenen Einschreibvorgang wird über die Ansteuer- oder Treiberklemme 33 de Schaltkreises 30 ein Spaltenwählsignal an die Gate Elektroden der IGFETs 24 und 28 der Datendetektor schaltung 20 angelegt, wodurch die IGFETs 24 und 2 zum Durchschalten gebracht werden. Andererseits win ein invertiertes Signal des Spaltenwählsignals über dii Ansteuer- bzw. Treiberklemme 29 der Detektorschal hing 20 an die Gate-Elektroden der IGFETs 21 und 2

wi angelegt wodurch die IGFETs 21 und 25 durchgescha tet werden. Falls das Signal auf der Datenleitung 4 einen »1«-Pegel besitzt, bleibt der IGFET 22 gesperr während der IGFET 23 durchgeschaltet wird. Gleichzei tig wird bei Eingang des »0«-Signals auf de

■■; Datenleitung 42 der IGFET 26 durchgeschaltet und de IGFET 27 gesperrt. Infolgedessen werden die invertier ten Signale der Datensignale auf den Dateneingangslei tungen 44 und 45 zu den Datenausgangsleitungen 4

bzw. 47 übertragen.

Beim Auslesen von Informationen bzw. Daten aus der Speicherzelle 10 wird, ebenso wie beim Einschreibvorgang, die Zeilenwählleitung 43 an Spannung gelegt, wobei gleichzeitig ein Spaltenwählsignal und ein invertiertes Signal des Spaltenwählsignals an die Treiberklemmen 33 bzw. 29 angelegt werden. Infolgedessen wird das einen logischen Pegel von z.B. »1« besitzende Datensignal vom Punkt ρ 1 der Speicherzelle 10 über den IGFET 15 und die Datenleitung 41 an die Gate-Elektrode des IGFETs 23 angelegt, um dadurch letzteren durchzuschalten. Gleichzeitig wird das einen logischen Pegel bzw. Wert von »0« besitzende Datensignal vom Punkt p2 über den IGFET 16 und die Datenleitung 42 an die Gate-Elektrode des iGFETs 26 angelegt, wodurch letzterer durchgeschaltet wird. Auf diese Weise werden auf den Datenausgangsleitungen 46 und 47 ein »O«-Pegelsignal bzw. ein »1 «-Pegelsignal übertragen.

Da erfindungsgemäß das aus der Speicherzelle ausgelesene Datensignal ohne reihenweisen Durchlaß durch einen IGFET übertragen wird, ist es — im Gegensatz zum Datensignal bei der bisher verwendeten Vorrichtung — frei vom Gate-Gegenvorspanneffekt, wodurch die Zugriffszeit erheblich verkürzt wird.

Die F i g. 2 und 3 veranschaulichen in ausgezogenen Linien die Schwankungen oder Änderungen der Spannungen auf den Datenleitungen beim Auslesen eines »O«-Signals aus der Speicherzelle 10, und zwar für den Fall des Aufbaus der Halbleiter-Speichervorrichtung gemäß F i g. I aus IGFETs mit einer Gate-Elektrode aus Aluminium bzw. einer monokristallinen Gate-Elektrode. Die gestrichelten Linien geben dabei die Spannungsänderungen auf den Datenleitungen einer bisher verwendeten, äquivalenten Halbleiter-Speichervorrichtung an. Zu den Zeitpunkten, an denen die Informations-Auslese- bzw. -Einschreibzyklen beginnen, werden die Datenleitungen 41 und 42 zwangsweise so erregt, daß sie ein Signal mit einem Pegel »1« führen. Wenn daher ein Datensignal mit einem Pegel »0« aus der Speicherzelle 10 ausgelesen wird, ist bis zu dem Zeitpunkt, an welchem die Detektorschaltung 20 dieses Datensignals als ein »O«-Pegel-Datensignal ausliest, nämlich bis zu dem Zeitpunkt, an welchem das »1«-Signal auf der Datenleitung auf einen vorbestimmten Pegel oder Wert reduziert wird, eine bestimmte Zeitspanne erforderlich.

Wenn, wie in F i g. 2 angegeben, bei der erfindungsgemäßen Vorrichtung IGFETs mit Aluminium-Gate-Elektrode verwendet werden, wird zu einem Zeitpunkt /0 nach Abschluß der Adressenbezeichnungsoperation das »0«-Signal von der Speicherzelle 10 an die Datenleitung angelegt, wobei der Signalpegel auf dieser Datenleitung allmählich abfällt und die Detektorschaltung 20 zu einem Zeitpunkt rl das an dieser Datenleitung anliegende Signal als Datensignal mit einem logischen Pegel entsprechend »0« ausliest. Bisher war eine lange Zeitspanne vom Beginn der Adressenbezeichnungsoperation nötig, bis der Inhalt der Speicherzelle an eine Datendetektorschaltung angekoppelt war und zu einem Zeitpunkt i2 der Inhalt der Speicherzelle durch die Detektorschaltung ausgelesen wurde. Im Vergleich zu einer herkömmlichen Halbleiter-Speichervorrichtung mit einer Zugriffszeit von z. B. 1 ms wird bei der äquivalenten Halbleiter-Speichervorrichtung gemäß der Erfindung die Zugriffszeit um etwa 300 Nanosekunden verkürzt

Auch bei Verwendung von IGFETs mit einer Gate-Elektrode aus polykristallinem Silizium wird die Zugriffszeit 11 bei der erfindungsgemäßen Vorrichtung im Vergleich zur Zugriffszeit ti bei der bisher verwendeten Vorrichtung erheblich verkürzt.
Die Fig.4 bis 7 veranschaulichen abgewandelte Datendetektorschaltungen für die Halbleiter-Speichervorrichtung gemäß F i g. 1.

Die Datendetektorschaltung gemäß F i g. 4 umfaßt p-Kanal-1GFETs 121 und 122, die zwischen einer Stromversorgungsklemme Vd 3 und einer Datenausgangsleitung 46 in Reihe geschaltet sind, sowie zwischen der Stromversorgungsklemme Vo3 und einer Datenausgangsklemme 47 in Reihe geschaltete p-Kanal-IGFETs 123 und 124. Die Gate-Elektroden der IGFETs 121 und Ϊ23 sind jeweils mit einer Ansteuer- oder Treiberklemme 129 zur Aufnahme eines Spaltenwählsignals S verbunden, während die Gate-Elektroden der IGFETs 122 und 124 mit den Datenleitungen 41 und 42 verbunden sind. Die Datendetektorschaltung weist weiterhin n-Kanal-IGFETs 125 und 126 auf, die zwischen den Datenausgangsleitungen 46 bzw. 47 und Masse angeordnet sind, so daß die Datenausgangsleitungen 46 und 47 normalerweise im Zustand einer logischen »0« gehalten werden. An die Gate-Elektroden der IGFETs 125 und 126 wird über eine Ansteuer- bzw. Treiberklemme 130_ ein invertiertes Signal C eines Chip-Wählsignals C angelegt, wobei die IGFETs 125 und 126 während der Zeitspanne, während welcher die Chip-Wähloperation nicht durchgeführt wird, durchgeschaltet sind, so daß das Potential der Datenausgangsleitungen 46,47 auf eine logische »0« eingestellt wird. Mit den IGFETs 125 und 126 sind n-Kanal-IG FETs 127 bzw. 128 mit niedriger Steilheit parallelgeschaltet. Den IGFETs 127 und 128 wird an ihren Gate-Elektroden über eine Klemme V04 eine Spannung aufgeprägt, und sie werden ständig im Durchschaltzustand gehalten, um den Teil der Aufladung an den Datenausgangsleitungen 46 und 47 zu kompensieren, der während der Spaltenwähloperation abgeflossen ist.

Wenn_an die Treiberklemme 129 ein invertiertes Signal 5 des Spaltenwählsignals 5 angelegt wird, schalten die IGFETs 121 und 123 durch. Wenn unter diesen Bedingungen auf den Datenleitungen 41 und 42 z.B. »1«- bzw. »0«-Signale erscheinen, schaltet der

«S IGFET 122 nicht durch, so daß das Signal auf der Datenausgangsleitung 46 auf einem »0«-Pegel verbleibt. Andererseits schaltet der IGFET 124 bei Eingang des »0«-Signals auf der Datenleitung 42 durch, so daß der Signalpegel auf der Datenausgangsleitung 47 durch die Stromversorgungsklemme Vp 3 auf einen »1«-Pegel geändert wird. Die »1«- und »Ow-Pegel-Datensignale auf den Datenleitungen 41 bzw. 42 werden somit auf den Datenausgangsleitungen 46 bzw. 47 als »0«- bzw. »ltt-Pegel-Datensignale ausgelesen.

Die Datendetektorschaltung gemäß Fig.4 wird durch eine kleinere Zahl von Elementen als bei der Schaltung gemäß F i g. 1 gebildet Bei der Datendetektorschaltung gemäß F i g. 1 sind nämlich /1 · 8 Elemente für die in Form eine·· Matrix mit π Spalten angeordneten Speicherzellen nötig, während die Schaltung gemäß Fig.4 nur (n ■ 4 + 4) Elemente für die Speicherzellen in der Matrix mit π Spalten benötigt

Die Schaltung gemäß F i g. 5, bei welcher die IGFETs 121 und 123 sowie die IGFETs 122 und 124 der Datendetektorschaltung gemäß Fig.4 gegeneinander ausgetauscht sind, erfüllt die gleiche Aufgabe wie die Schaltung gemäß F i g. 4.
Es ist zu beachten, daß bei der Schaltung gemäß

Fig.4 die Datenausgangsleitung an einem »O«-Pegel liegt, während die Daten-Detektorschaltung gemäß F i g. 6 so ausgebildet ist, daß die Datenausgangsleitung in der Weise an Spannung gelegt wird, daß sie normalerweise in Potential entsprechend einem Pegel »1« führt. Gemäß F i g. 6 sind n-Kanal-IGFETs 221 und

222 sowie n-Kanal-IGFETs 223, 224 zwischen den Datenausgangsleitungen 46 bzw. 47 und Masse in Reihe geschaltet. Die Gate-Elektroden der IGFETs 221 und

223 sind mit den Datenleitungen 41 bzw. 42 verbunden, und die Gate-Elektroden der IGFETs 222 und 224 sind an eine Ansteuer- bzw. Treiberklemme 229 zur Aufnahme eines Spaltenwählsignals angeschlossen. Die Datendetektorschaltung gemäß F i g. 6 weist weiterhin p-Kana!-!GFETs 225 und 226 auf, die zwischen eine Stromversorgungsklemme V05 und die Datenausgangsleitungen 46 bzw. 47 eingeschaltet sind. Den Gate-Elektroden der IGFETs 225 und 226 wird über eine Ansteuer- bzw. Treiberklemme 230 ein Chip-Wählsignal C aufgeprägt, und während der Zeitspanne, während welcher die Chip-Wähloperation nicht durchgeführt wird, sind die IGFETs 225 und 226 durchgeschaltet, so daß die Datenausgangsleitungen 46 und 47 über die Stromversorgungsklemme Vps auf ein Potential entsprechend einem »1«-Pegel erregt werden. Mit den IGFETs 225 und 226 sind p-Kanal-IGFETs 227 bzw. 228 pu"allelgeschaltet, die eine niedrige Steilheit besitzen. Die Gate-Elektroden der IGFETs 227 und 228 bleiben an Massepotential, und diese IGFETs sind ständig durchgeschaltet, um den Teil der Aufladung der Datenausgangsleitungen 46 und 47 zu kompensieren, der während der Chip-Wähloperation abgeflossen ist.

Die Datendetektorschaltung gemäß Fig. 6 arbeitet nach dem gleichen Prinzip wie die Schalturg gemäß J F i g. 4, wobei sie die gleiche Funktion und Wirkung wie letztere gewährleistet. Weilerhin gewährleistet die Datentjetektorschaltung gemäß F i g. 7. bei welcher die IGFETs 221 und 223 sowie die IGFETs 222 und 224 der Datendetektorschaltung gemäß Fig. 6 gegeneinander vertauscht sind, die gleiche Funktion wie die .Schaltung gemäß Fig.6.

Obgleich die Erfindung vorstehend in Verbindung mit einer einzigen Ausführungsform dargestellt und beschrieben ist. ist sie keineswegs darauf beschränkt.

!i Beispielweise ist es bei den Datendetektorschaltungen gemäß den Fig. 1 und 4 bis 7 möglich, die an die einen Datenleitungen 41 und 42 angeschlossenen IGFETs. z.B. die IGFETs 25, 26, 27 und 28, und auch die entsprechende Ausgangsleitung, z. B. die Datenausgangsleitung 47, wegzulassen. Bei den Datendetektorschaltungen gemäß den Fig.4 bis 7 können zudem die eine niedrige Steilheit besitzenden IGFETs 127,128,227 und 228 weggelassen werden. Außerdem kann die Ansteuer- bzw. Treiberklemme 229 gemäß F i g. 6 und 7 an die Ansteuer- bzw. Treiberklemme 33 des Schaltkreises 30 gemäß F i g. 1 angeschlossen sein. In F i g. 1 ist es darüber hinaus möglich, die IGFETs 21, 24, 25 und 28 sowie die IGFETs 22, 23, 26 und 27 entsprechend zu vertauschen.

Hierzu 3 Blatt Zeichnungen

Claims (14)

Patentansprüche:

1. Halbleiter-Speichervorrichtung mit zwei Dateneingangsleitungen, zwei Datenleitungen und in Form einer Matrix angeordneten Speicherzellen, von denen die Speicherzellen jeder Matrixspalte zwischen die betreffenden beiden Datenleitungen geschaltet sind, einen für jede Spalte vorgesehenen Schaltkreis mit einer ersten Ansteuer- bzw. Treiberklemme zur Aufnahme eines Spaltenwählsignals sowie Schaltelemente, die jeweils zwischen die betreffende Datenleitung in der betreffenden Matrixspalte und die zugeordnete Dateneingangsleitung geschaltet sind und die auf das Spaltenwählsignal ansprechen und jedes Datenleitungspaar mit dem Dateneingangspaar verbinden, und mit einer für jede Spalte vorgesehenen, an Da.enausgangsleitungen angeschlossenen Datendetektorschaltung (Leseschaltung), dadurch gekennzeichnet, M daß die Datendetektorschaltung (20) direkt mit den Datenleitungen verbunden ist und durch ein dem Spaltenwählsignal entsprechendes Signal in einen vorbereiteten Zustand bringbar ist, daß die Datendetektorschaltung (20) pro Bitleitung mehrere in Reihe geschaltete Schaltelemente (21-28) enthält, die einerseits durch das dem Spaltenwählsignal (S) entsprechende Signal (S) in einen vorbereiteten Zustand bringbar und andererseits durch die Bitinformation aus der Speicherzelle (10) vollständig durchschaltbar sind.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Schaltelemente (21 -28) aus vier in Reihe geschalteten Oberflächen-Feldeffekt-Transistoren bzw. IGFETs (21 - 24, 25 - 28) pro Bitleitung bestehen.

3. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß zwei aufeinanderfolgende der in Reihe geschalteten IGFETs (21, 22; 25, 26) von einem Leitfähigkeitstyp und weitere zwei aufeinanderfol- *o gende der in Reihe geschalteten IGFETs (23,24; 27, 28) pro Bitleitung vom entgegengesetzten Leitfähigkeitstyp sind.

4. Vorrichtung nach den Ansprüchen 2 und 3, dadurch gekennzeichnet, daß die Bitleitungen (41, « 42) mit dem Gate-Anschluß zweier benachbarter IGFETs (22, 23; 26, 27) mit entgegengesetzter Leitfähigkeit verbunden sind.

5. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherzelle (10), die Datendetek- so torschaltung (20) und der Schaltkreis (30) jeweils durch Oberflächen-Feldeffekttransistoren bzw. IG-FETs gebildet sind.

6. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherzelle (10), die Datendetektor-Schaltung (20) und die Schaltelemente (31, 32) jeweils durch gate-isolierte Feldeffekttransistoren mit einer Aluminium-Gate-Elektrode gebildet sind.

7. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherzelle (10), die Datendetek- «> torschaltung (20) und die Schaltelemente (31, 32) jeweils durch Feldeffekttransistoren mit isolierter Gate-Elektrode, die aus einer polykristallinen Silizium-Gate-Elektrode besteht, gebildet sind.

8. Vorrichtung nach Anspruch 1. dadurch gekenn- ^hr> zeichnet, daß die beiden Reihenschaltungen zwischen eine erste Spannungsklemme (Vm) und eine zweite Spannungsklemme, deren Spannung niedriger ist als die der ersten Spannungsklemme, eingeschaltet sind, und daß an das jeweils letzte Schaltelement (24,28) das Spaltenwählsignal (S) und an das jeweils erste Schaltelement (21, 25) das invertierte Spaltenwählsignal (S) zur Durchschaltung derselben angelegt ist.

9. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Datendetektorschaltung (20) eine erste Reihenschaltung aus einem ersten und einem zweiten Schaltelement (121, 122) enthält, die zwischen einer ersten Spannungsklemme (Vd 3) und der ersten Datenausgangsleitung (46) geschaltet ist, daß das erste Schaltelement (121) auf das Spaltenwählsignal anspricht, daß das zweite Schaltelement (122) einen Steueranschluß besitzt, der mit einer der Datenleitungen (41) verbunden ist, daß ein drittes Schaltelement (126) zwischen die erste Datenausgangsleitung (46) und eine zweite Spannungsklemme eingeschaltet ist, deren Spannung niedriger ist als die der ersten Spannungsklemme, welches gemeinsam für die Speicherzellen der Matrix verwendet wird und auf ein Chip-Wählsignal (C) anspricht, daß die Datendetektorschaltung (20) zusätzlich eine zweite Reihenschaltung mit einem vierten (123) und einem fünften (124) Schaltelement aufweist, die zwischen die erste Spannungsklemme (Vo 3) und die zweite Datenausgangsleitung (47) eingeschaltet sind und von denen das vierte Schaltelement (123) auf das Spaitcnwählsignai (S) anspricht, und daß das fünfte Schaltelement eine an die andere (42) der beiden Datenleitungen angeschlossene Steuerklemme aufweist, und daß ein sechstes Schaltelement (125) zwischen die zweite Datenausgangsleitung (47) und die zweite Spannungsaufnahmeklemme eingeschaltet ist, von den Speicherzellen gemeinsam benutzt wird und auf das Chip-Wählsignal (C) anspricht.

10. Vorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß das erste (121) und das zweite (122) Schaltelement jeweils durch einen p-Kanal-Feldeffekttransistor gebildet ist und daßpdas dritte Schaltelement (126) durch einen n-Kanal-Feldeffekttransistor gebildet ist.

11. Vorrichtung nach Anspruch I, dadurch gekennzeichnet, daß die Datendetektorschaltung (20) eine erste Reihenschaltung mit einem ersten und einem zweiten Schaltelement (222, 221) enthält, die zwischen einen ersten Spannungsversorgungsanschluß zum Empfangen einer ersten bestimmten Spannung und der ersten Datenausgangsleitung (46) geschaltet ist, daß das erste Schaltelement (222) auf das Spaltenwählsignal anspricht, und daß das zweite Schaltelement einen mit einer (41) der Datenleitungen verbundenen Steueranschluß besitzt, daß ein drittes Schaltelement (225) zwischen die erste Datenausgangsleitung und einen zweiten Spannungsversorgungsanschluß (Vn*) geschaltet ist, um eine zweite bestimmte Spannung zu empfangen, die höher liegt als die erste bestimmte Spannung und die gemeinsam für die Speicherzellen verwendet wird, daß weiter das dritte Schaltelement auf ein Chip-Wählsignal anspricht, daß die Datendetektorschaltung (20) eine zweite Reihenschaltung mit einem vierten (223) und einem fünften (224) Schaltelement, die zwischen die erste iipannungseingangsklemme und die zweite Datenausgangsleitung (47) eingeschaltet sind und von denen das fünfte Schaltelement (224) auf das Spaltenwählsignal anspricht und das vierte Schaltelement (223) eine mit

der anderen (42) der beiden Datenleitungen verbundene Steuerklemme aufweist, und ein zwischen die zweite Datenausgangsleitung (47) und die zweite Spannuiigseingangskleinme eingeschaltetes sechstes Schaltelement (226) aufweist, das von den Speicherzellen gemeinsam benutzt wird und auf das Chip-Wählsignal anspricht

12. Vorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß das erste (222) und das zweite (221) Schaltelement jeweils durch einen n-Kanal-Feldeffekttransistor gebildet ist, und daß das dritte Schaltelement (225) aus einem p-Kana'-Feldeffekttransistor besteht

13. Vorrichtung nach Anspruch 9 oder 11, dadurch gekennzeichnet, daß die Datendetektorschaltung weiterhin ein mit dem dritten Schaltelement (126; 225) parallel geschaltetes Element (128; 227) mit hohem Widerstand aufweist.

14. Vorrichtung nach Anspruch P, dadurch gekennzeichnet, daß das Element (128; 227) mit hohem Widerstand durch einen Feldeffekttransistor mit niedriger Steilheit gebildet ist.