DE3618572A1

DE3618572A1 - Halbleiterspeicherelement

Info

Publication number: DE3618572A1
Application number: DE19863618572
Authority: DE
Inventors: Yukihiko Shimazu; Eiichi Itami Hyogo Teraoka
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1985-06-06
Filing date: 1986-06-03
Publication date: 1986-12-11
Also published as: DE3618572C2; FR2583202B1; FR2583202A1; JPH0341920B2; JPS61283092A; US4777623A

Description

Halbleiterspeicherelement

BESCHREIBUNG

Die Erfindung betrifft ein Halbleiterspeicherelement, insbesondere die Verbesserung eines Halbleiterspeicherelementes
mit einer Setz- oder Rücksetzfunktion.

Fig. 1 ist ein schematisches Schaltbild eines Beispiels eines herkömmlichen Halbleiterspeicherelementes mit einer Setzfunktion. Ein Speicherschaltkreis 1 weist einen sogenannten Verhältnisspeicher (ratio latch) 4 auf, der aus zwei Invertern

2 und 3, einem setzenden MOS-Transistor 5 zum erzwungenen
Setzen des Verhältnisspeichers 4, eine Dateneingabeklemme 6, eine Setzsignaleingangsklemme 7 und eine Datenausgabeklemme

3 auf. Die Dateneingabeklemme 6 wird über einen Treiber 9 und einen Gate-MOS-Transistor 10 mit Eingangsdaten versorgt. Der leitende oder nicht-leitende Zustand des Gate-MOS-Transistors LO wird durch einen Taktpuls CLK gesteuert. Demgemäß werden

die Daten synchron mit dem Taktpuls CLK eingegeben. Mit den
eingegebenen Daten wird über eine Dateneingabeleitung 6a der Verhältnisspeicher 4 beaufschlagt. Andererseits wird mit dem Setzsignal die Setzsignaleingäbeklemme 7 extern über eine
Setzsignaleingabeleitung 7a beaufschlagt. Mit dem eingegebenen Setzsignal wird ein Gate des setzenden MOS-Transistors 5 beaufschlagt. Der setzende MOS-Transistor 5 ist zwischen die Dateneingabeleitung 6a und Masse geschaltet. Der Verhältnis-Speicher 4 ist zusammengesetzt aus Invertern 2 und 3; der
erstere empfängt die von der Dateneingabeleitung 6a eingegebenen Daten an seinem Eingang, der letztere invertiert die

Ausgabe des Inverters 2 und liefert sie zurück an den Eingang des Inverters 2. Mit der Ausgabe des Inverters 2 wird die

Datenausgabeklemme 8 beaufschlagt. Die Ausgabedaten des Speicherschaltkreises 1 werden von der Datenausgabeklemme 8 abgezogen.

Nun wird der Betrieb des.in Fig. 1 gezeigten Schaltkreises beschrieben. Der Verhältnisspeicher 4 speichert die logische "1" oder "0" entsprechend den synchron mit dem Taktimpuls CLK eingegebenen Daten. Wenn der Verhältnisspeicher 4 die logische "1" speichert, so liefert er Ausgangsdaten mit ¹¹H"-Pegel; wenn er die logische "0" speichert, so liefert er Ausgangsdaten mit "L"-Pegel. Wenn in diesem Fall extern ein Setzsignal eingegeben wird, so wird der setzende MOS-Transistor 5 leitend. Demgemäß wird das Potential der Dateneingabeleitung 6a auf Massepotential gezogen, und daher wird der Verhältnisspeicher 4 zum Gesetztsein in den Zustand des Speicherns der logischen "1" gezwungen. Danach wird der gesetzte Zustand aufrechterhalten, sogar dann, wenn Daten aus der Dateneingabeklemme 6 eingegeben werden, da das Potential der Eingangsklemme der Inverters 2 auf Massepotential gelegt ist.

Fig. 2 ist ein schematisehes Schaltbild eines Beispiels eines herkömmlichen Halbleiterspeicherelementes mit einer Rücksetzfunktion. In der Figur weist der Speicherschaltkreis I¹ anstelle des setzenden MOS-Transistors 5 die Setzsignaleingangsklemme 7 und die Setzsignaleingangsleitung 7a auf, die in dem Speicherschaltkreis 1 der Figur 1 enthalten sind; er weist einen rücksetzenden MOS-Transistor 11, eine Rücksetzsignaleingabeklemme 13 und eine Rücksetzsignaleingabeleitung 13a auf. Der rücksetzende MOS-Transistor 11 ist zwischen die Daten-Eingabeleitung 6a und eine Stromquelle 12 geschaltet.

Mit einem Rücksetzsignal wird die Gate-Elektrode des rücksetzenden MOS-Transistors 11 über eine Rücksetzsignal eingabeklemme 13 extern beaufschlagt.

In dem in Fig. 2 gezeigten Schaltkreis mit der oben beschriebenen Struktur wird der rücksetzende MOS-Transistor 11 leitend, wenn das Rücksetzsignal eingegeben wird, und das Potential der Dateneingabeleitung 6a wird auf Quellenpotential hochgezogen. Daher wird der Verhältnisspeicher 4 zum Rückgesetztsein in einen die logische "0" speichernden Zustand gezwungen. Danach erhält der Verhältnisspeicher 4 den Rücksetzzustand aufrecht, sogar dann, wenn Eingangsdaten von der Dateneingabeklemme 6 eingegeben werden.

In einem Speicherschaltkreis mit Setz- oder Rücksetzfunktion, der aufgebaut ist wie oben beschrieben, ist eine Klemme 7 oder 13, die nur zur Eingabe eines Setz- oder Rücksetzsignales gebraucht wird, erforderlich, und zusätzlich ist die Verdrahtung einer Setz- oder Rücksetzsignaleingabeleitung 7a oder 13a zur Eingabe eines Setzsignales oder eines Rücksetzsignales von außen an den integrierten Schaltkreis notwendig. Dies sind Ursachen, die der Verwirklichung einer größeren Integrationsstufe entgegenstehen.

Obwohl in den Figuren 1 und 2 die Beschreibung gegeben wurde mit Blick auf den Fall, daß ein Verhältnisspeicher als Speieherschaltkreis benutzt wird, um den Speicherbetrieb auszuführen, so entsteht dasselbe Problem auch in dem Fall, wenn <iin Flip-Flop oder ähnliches verwendet wird.

Aufgabe der Erfindung ist es daher, ein Halbleiterspeicherelement zu schaffen, bei dem weder eine Signalleitung noch eine Klemme für die ausschließliche Benutzung des Setzens oder Rücksetzens erforderlich ist.

Diese Aufgabe wird gelöst durch ein Halbleiterspeicherelement der oben beschriebenen Art mit den Merkmalen des Kennzeichens des Anspruches 1.

Da die Schwellenspannung des MOS-Transistors erfindungsgemäß höher gewählt wird als die Ausgangsspannung der Antriebstromquelle im Fall des Normalbetriebs des Logikschaltkreiscs, ist der MOS-Transistor nicht-leitend im Normalzustand und hat daher keinen Einfluß auf den Logikschaltkreis. Wenn die Spannung der Antriebsstromquelle höher wird als die Spannung im Normalzustand, so wird der MOS-Transistor wieder leitend, um das Potential an dem gegebenen Punkt des Logikschaltkreises hoch- oder herunterzuziehen, wodurch der Speicherzustand des Logikschaltkreises erzwungenermaßen gesetzt oder rückgesetzt wird.

Gemäß der Erfindung kann daher ein Halbleiterspeicherelement gesetzt oder zurückgesetzt werden, ohne daß es notwendig ist, Signalleitungen oder Klemmen für den ausschließlichen Zweck des Beaufschlagens mit Setz- oder Rücksetzsignalen vorzusehen.

Folglich kann die Erfindung die Ursachen beseitigen, die der Verwirklichung einer größeren Integrationsstufe entgegenstehen, und die in einem herkömmlichen Halbleiterspeicherelement entstanden sind.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein schematisches Schaltbild eines Beispiels eines herkömmlichen Halbleiterspeicherelementes

mit Setzfunktion;

Fig. 2 ein schematisches Schaltbild eines Beispiels

eines herkömmlichen Halbleiterspeicherelementes mit Rücksetzfunktion;

Fig. 3 ein schematisches Schaltbild eines Halbleiterspeicherelementes gemäß einer Ausführungsform der Erfindung; und

Fig. 4-7 schematische Schaltbilder von Halbleiterspeicherelementen gemäß weiteren Ausführungsformen der

Erfindung.

Fig. 3 ist ein schematisches Schaltbild, welches ein Halbleiterspeicherelement mit einer Einstellfunktion gemäß einer Ausführungsform der Erfindung zeigt. Diese Ausführungsform hat in der Figur die gleiche Struktur wie der herkömmliche, in Fig. 1 gezeigte Schaltkreis, mit Ausnahme der folgenden Punkte, die entsprechenden Teile sind mit den gleichen Bezugsziffern bezeichnet, und die Beschreibung davon wird weggelassen. In dieser Ausführungsform ist weder eine Setzsignalein- ^abeklemme 7 noch eine Setzsignaleingabeleitung 7a vorgesehen, welche in dem Schaltkreis der Fig. 1 vorgesehen sind. Kin η-Kanal-MOS-Transistor ist zwischen die Dateneingabeleitung 6a und Masse geschaltet, die Gate-Elektrode dieses MOS-Transistors ist mit einer Stromquelle 12 verbunden. Das Substrat des MOS-Transistors 15 ist mit Masse verbunden. Inzwischen ist die Stromquelle 12 eine Stromquelle zum Betreiben des gesamten Speicherschaltkreises 14, und der Hauptteil des Litromversorgungsschaltkreises ist außerhalb des Speicherelementes 14 vorgesehen. Wichtig ist, daß die Schwellenspannung des MOS-Transistors 15 höher gewählt wird als die Ausgangsspannung der Stromquelle 12 in dem Fall, wenn der Speicherschaltkreis 14 normal betrieben wird.

Nun wird der Betrieb der in Fig. 3 gezeigten Ausführungsform beschrieben. In dem Fall, daß der Speicherschaltkreis 14 normal betrieben wird, ist der MOS-Transistor 15 in einem nicht-Leitenden Zustand, da die Schwellenspannung des MOS-Transistors 15 höher ist als die Ausgangsspannung der Stromquelle

12. Folglich speichert der Verhältnisspeicher 4 "0" oder "1" entsprechend den synchron mit dem Taktpuls CLK eingegebenen Eingabedaten. Wenn in diesem Fall die Ausgangsspannung der Stromquelle höher als gewöhnlich gemacht wird, so wird der MOS-Transistor 15 leitend, um die Dateneingabeleitung 6a des Verhältnisspeichers 4 auf Masse herunterzuziehen. Daher wird der Verhältnisspeicher 4 zum Gesetztsein gezwungen.

Wie oben beschrieben, kann in der Ausführungsform der Fig. 3 der Verhältnisspeieher 4 allein durch Erhöhen der Ausgangsspannung der den Speicherschaltkreis 14 antreibenden Stromquelle 12 auf einen Wert höher als die Ausgangsspannung im Normalbetrieb gesetzt werden. Demgemäß ist es weder notwendig, die Setzsignaleingabeleitung zum Übertragen eines Setzsignals zu verdrahten, noch ist eine Setzsignaleingabeklemrne notwendig, wodurch die Verwirklichung einer größeren Integrationsstufe ermöglicht wird.

Inzwischen wird das Schalten der Ausgangsspannung der Stromquelle 12 gleich beim Bilden des (nicht gezeigten) Stromversorgungsschaltkreises, der außerhalb des Speicherschaltkreises vorgesehen ist, auf solche Weise ausgeführt, daß nie zwei verschiedene Spannungen ausgeben kann.

Als MOS-Transistor 15 soll ein solches Element benutzt werden, das eine hinreichende Treiberkapazität hat, um den Pegel der Eingangsdatenleitung auf "0" herunterzuziehen, sogar dann, wenn die Eingangsdaten "1" sind.

Fig. 4 ist ein schematisches Schaltbild eines Halbleiterspeicherelementes gemäß einer weiteren Ausführungsform der Erfindung und insbesondere zeigt es eines mit einer Rücksetzfunktion. Diese Ausführungsform ist dadurch gekennzeichnet, daß ein η-Kanal-MOS-Transistor 16 zwischen die Stromquelle 12 und die Dateneingabeleitung des Verhältnisspeichers 4 geschaltet

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ist, und daß die Stromquelle 12 mit dessen Gate-Elektrode verbunden ist. Im übrigen ist die Struktur dieselbe wie die der in Fig. 3 gezeigten Ausführungsform, die entsprechenden Teile sind mit den gleichen Bezugsziffern bezeichnet. Inzwisehen ist das Substrat des MOS-Transistors 16 mit Masse verbunden, und dessen Schwellenspannung wird höher gewählt als die Ausgangsspannung der Stromquelle 12 in dem Fall des Normalbetriebs des Speicherschaltkreises 14'.

Als nächstes wird der Betrieb der Ausführungsform der Fig. 4 beschrieben. In dem Fall des Normalbetriebs des Speicher-" Schaltkreises 14' ist der MOS-Transistor 16 in nicht-leitendem Zustand, da die Schwellenspannung des MOS-Transistors 16 höher ist als die Ausgangsspannung der Stromquelle 12. Daher speichert der Verhältnisspeicher 4 "0" oder "1" gemäß den Eingangsdaten. Wenn in diesem Fall die Ausgangsspannung der Stromquelle 12 erhöht wird, so wird der MOS-Transistor 16 Leitend, um das Potential der Dateneingabeleitung 6a hochzuziehen. Folglich wird der Verhältnisspeicher 4 dazu gezwungen, rückgesetzt zu werden. Daher erfordert diese Ausführungsform weder eine Rücksetzslgnaleingabeleitung 13a noch f3ine Rücksetzsignaleingabeklemme 13, und derselbe Effekt wie in der Ausführungsform der Fig. 3 kann erhalten werden.

Als MOS-Transistor 16 soll ein Element benutzt werden, das eine hinreichende Treiberkapazität hat, um das Potential der Dateneingangsleitung 6a auf "1" hochzuziehen, sogar dann, wenn die Eingangsdaten "0" sind.

ICs versteht sich von selbst, daß, obwohl zum Setzen und Rücksetzen in den Ausführungen der Figuren 3 und 4 als MOS-Transistor ein n-Kanal-Transistor verwendet wurde, ein p-Kanal-MOS-Transistor benutzt werden kann. Fig. 5 zeigt eine Ausführungsform, die als rücksetzenden MOS-Transistor einen p-Kanal-Transistor verwendet. Wie in der Figur gezeigt, ist

diese Ausführungsform dadurch gekennzeichnet, daß ein p-Kanal-MOS-Transistor 17 zwischen die Dateneingabeleitung 6a und die Stromquelle 12 geschaltet ist, und daß dessen Gate-Elektrode mit Masse verbunden ist. Das Substrat des MQS-Transistors 17 ist mit der Stromquelle 12 verbunden, seine Schwellenspannung ist höher gewählt als die Ausgangsspannung der Stromquelle 12 in dem Fall, daß der Speicherschaltkreis 14" im Normalbetrieb ist.

Nun wird der Betrieb der in Fig. 5 gezeigten AusfUhrungsform beschrieben. Wenn der Speicherschaltkreis 14" im Normalbetrieb ist, so ist der MOS-Transistor 17 in nicht-leitendem Zustand, und der Verhältnisspeicher 4 führt die Speicheroperation gemäß der Eingangsdaten aus. Wenn die Ausgangsspannung der Stromquelle 12 erhöht wird, so wird das Potential der Dateneingabeleitung 6a hochgezogen, und der Verhältnisspeicher 4 wird zum Rücksetzen gezwungen.

Obwohl als Logikschaltkreis zur Ausführung des Speicherbetriebes in den in den Figuren 3-5 gezeigten Ausführungen wie oben beschrieben ein Verhältnisspeicher 4 benutzt wurde, versteht es sich von selbst, daß alternativ dazu ein Flip-Flop benutzt werden kann.

Fig. 6 ist ein schematisches Schaltbild einer Ausführungsform, welche ein D-Typ-Flip-Flop als Logikschaltkreis verwendet. Unter Bezugnahme auf die Figur wird die Dateneingabeklemme 6 des Speicherschaltkreises 17 über einen Treiber 9 mit den Eingangsdaten beaufschlagt. Mit den Eingangsdaten der Dateneingabeklemme 6 wird über die Dateneingabeleitung 6a das D-Typ-Flip-Flop 18 beaufschlagt. Das D-Typ-Flip-Flop 18 ist aufgebaut aus einem Inverter 18a, zwei ODER-Gattern 18b und 18c und zwei NAND-Gattern 18d und 18e. Das heißt, mit den Eingangsdaten der Dateneingabeleitung 6a wird sowohl über den Inverter 18a ein Eingang des ODER-Gatters 18b als auch

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direkt ein Eingang des ODER-Gatters 18c beaufschlagt. Über einen Inverter 20 werden die anderen Eingänge dieser ODER-Gatter 18b und 18c mit einem über eine Taktpulseingabeklemme 19 eingegebenen Taktpuls CLK beaufschlagt. Mit der Ausgabe des ODER-Gatters 18b wird ein Eingang des NAND-Gatters 18d beaufschlagt. Mit der Ausgabe des NAND-Gatters 18d wird der firste Eingang des drei Eingänge aufweisenden NAND-Gatters 18e beaufschlagt. Mit der Ausgabe des ODER-Gatters 18c wird der zweite Eingang des NAND-Gatters 18e beaufschlagt. Mit der Ausgabe des NAND-Gatters 18e wird sowohl der andere Eingang des NAND-Gatters 18d als auch eine Datenausgabeklemme 8 beaufschlagt. Der dritte Eingang des NAND-Gatters 18e ist sowohl über einen Widerstand 21 mit der Stromquelle 12 als auch über einen η-Kanal-MOS-Transistor 22 mit Masse verbunden.

Die Gate-Elektrode des MOS-Transistors 22 ist mit der Stromquelle 12 verbunden. Das Substrat des MOS-Transistors 22 ist mit Masse verbunden, deren Schwellenspannung wird höher gewählt als die Ausgangsspannung der Stromquelle 12 im Fall des Normalbetriebs des Speicherschaltkreises 17.

Nun wird der Betrieb der Ausführungsform der Fig. 6 beschrieben. Im Fall des Normalbetriebs ist der MOS-Transistor 22 nicht-leitend, und folglich wird der dritte Eingang des NAND-Gatters 18e über den Widerstand 21 mit der Ausgangsspannung der Stromquelle 12 beaufschlagt. In diesem Zustand lädt das D-Typ-Flip-Flop 18 die von der Dateneingabeklemme 6 eingegebenen Daten, um synchron "0" oder "1" zu speichern. Dann gibt es den gespeicherten Inhalt an die Datenausgabeklemme 8. Wenn in diesem Fall die Ausgangsspannung der Stromquelle 12 erhöht wird, höher als die Spannung im Normalbetrieb, so wird der MOS-Transistor 22 leitend und der dritte Eingang des NAND-Gatters 18e wird auf Massepotential heruntergezogen. Folglich wird das D-Typ-Flip-Flop zum Gesetztwerden gezwungen.

Fig. 7 ist ein schematisches Schaltbild einer Ausführungsform eines Speicherschaltkreises, der aus einem D-Typ-Flip-Flop, welches eine Rücksetzfunktion hat, aufgebaut ist. Unter Bezugnahme auf die Figur wird die Dateneingabeklemme 6 des Speicherschaltkreises 17' über einen Treiber 9 mit den Eingangsdaten beaufschlagt. Mit den Eingangsdaten von der Dateneingabeklemme 6 wird über die Dateneingabeleitung 6a das D-Typ-Flip-Flop 24 beaufschlagt. Das D-Typ-Flip-Flop 24 ist aus einem Inverter 24a, zwei UND-Gattern 24b und 24c und aus zwei NOR-Gattern 24d und 24e aufgebaut. Das heißt, mit den Eingangsdaten von der Dateneingabeleitung 6a wird sowohl über den Inverter 24a ein Eingang des UND-Gatters 24b als auch direkt ein Eingang des UND-Gatters 24c beaufschlagt. Die anderen Eingänge dieser UND-Gatter 24b und 24c werden mit einem von einer Taktpulseingangsklemme 19 eingegebenen Taktpuls CLK beaufschlagt. Mit der Ausgabe des UND-Gatters 24b wird ein Eingang des NOR-Gatters 24d beaufschlagt. Mit der Ausgabe des NOR-Gatters 24d wird der erste Eingang des drei Eingänge aufweisenden NOR-Gatters 24e beaufschlagt. Mit der Ausgabe des UND-Gatters 24c wird der zweite Eingang des NOR-Gatters 24e beaufschlagt. Mit der Ausgabe des NOR-Gatters 24e wird sowohl der andere Eingang des NOR-Gatters 24d als auch die Datenausgabeklemme 8 beaufschlagt. Der dritte Eingang des NOR-Gatters 24e ist mit dem Ausgang des Inverters 23 verbunden. Der Eingang des Inverters 23 ist sowohl über einen Widerstand 21 mit der Stromquelle 12 als auch über einen η-Kanal-MOS-Transistor 22 mit Masse verbunden. Die Gate-Elektrode des MOS-Transistors 22 ist mit der Stromquelle 12 verbunden. Das Substrat des MOS-Transistors 22 ist mit Masse verbunden, dessen Schwellenspannung wird höher gewählt als die Ausgangsspannung der Stromquelle 12 in dem Fall des Normalbetriebs des Speicherschaltkreises 17'.

Nun wird der Betrieb der in Fig. 7 gezeigten Ausführungsform beschrieben. Im Falle des Normalbetriebs ist der MOS-Transi-

stör 22 in nicht-leitendem Zustand, und die Ausgangsspannung der Stromquelle 12 wird durch den Inverter 23 invertiert, um damit den dritten Eingang des NOR-Gatters 24e zu beaufschlagen. Andererseits werden mit den Taktpulsen CLK die anderen Hingänge der UND-Gatter 24b und 24c ohne Umkehrung beaufschlagt, so daß in diesem Fall das D-Typ-Flip-Flop 24 das
Laden und Speichern der Eingangsdaten synchron mit dem Taktpuls CLK ausführt. Wenn die Ausgangsspannung der Stromquelle 12 erhöht wird, höher als die Ausgangsspannung im Normalbetrieb, so wird der MOS-Transistor 22 leitend, und das Potential des dritten Eingangs des NOR-Gatters 24e wird durch die Funktion des Inverters 23, der das Massepotential invertiert, hochgezogen. Demgemäß wird das D-Typ-Flip-Flop 24 zum Rücksetzen gezwungen.

Wie oben beschrieben, kann in den in den Figuren 6 und 7 gezeigten AusfUhrungsformen das Setzen und Rücksetzen ausgeführt werden allein durch Erhöhen der Ausgangsspannung der
Stromquelle 12, ohne Signalleitungen oder Eingangsklemmen
zur Eingabe der Setz- oder Rücksetzsignale vorzusehen.

Inzwischen kann zusätzlich zu dem D-Typ-Flip-Flop ein RS-

Flip-Flop oder ein T-Typ-Flip-Flop als Logikschaltkreis benutzt werden.

Claims

3818572 PATENTANWALT DIPL.-PHYS. LUTZ H. PRÜFER · D-8OOO MÜNCHEN 9O FO 110-3839 P/A/so Mitsubishi Denki Kabushiki Kaisha, Tokyo/Japan Halbleiterspeicherelement PATENTANSPRÜCHE

1. Halbleiterspeicherelement zum Speichern der logischen "I" oder "0" gemäß den Eingabedaten, das

- eine Dateneingabeklemme (6), die mit den Eingabedaten beaufschlagt wird,

- einen Logikschaltkreis (4, 18, 24), der einen vorgeschriebenen Speicherbetrieb gemäß den Eingabedaten ausführt,

- eine Datenausgabeklemme (8), die eine Ausgabe von dem Logikschaltkreis abzieht, und

- einen Speicherzustand des Logikschaltkreises, der gemäß einem an einen gegebenen Punkt angelegten Potential zum

Setzen oder Rücksetzen gezwungen werden kann, nufwrist,

PATENTANWALT DIPL-PHYS. LUTZ H. PRÜFER · D-8000 MÜNCHEN 90 ■ HARTHAUSER STR. 25d ■ TEL. (0 89) 640 640

dadurch gekennzeichnet, daß

ein MOS-Transistor (15, 16, 17, 22) vorgesehen ist, dessen eine Leiterelektrode mit dem gegebenen Punkt verbunden ist, dessen andere Leiterelektrode mit einer ersten oder zweiten Bezugspotentialquelle verbunden ist, und

dessen Gate-Elektrode mit einer ersten oder zweiten Bezugspotentialquelle verbunden ist; - die erste Bezugspotentialquelle eine Antriebsstromquelle

(12) des Logikschaltkreises ist;

- die zweite Bezugspotentialquelle ein Massepotential ist, und daß

der MOS-Transistor eine Schwellenspannung hat, die höher gewählt ist als die Ausgangsspannung der Antriebsstromquelle im Falle des Normalbetriebs.

2. Halbleiterspeicherelement nach Anspruch 1, dadurch gekennzeichnet, daß der Logikschaltkreis einen Speicherschaltkreis (4) aufweist.

3. Halbleiterspeicherelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der MOS-Transistor ein n-Kanal-MOS-Transistor (15) ist, dessen eine Leiterelektrode mit dem gegebenen Punkt verbunden ist, dessen andere Leiterelektrode mit der zweiten Bezugspotentialquelle und dessen Gate-Elektrode mit der ersten Bezugspotentialquelle verbunden ist.

4. Halbleiterspeicherelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der MOS-Transistor ein n-Kanal-MOS-Traniistor (16) ist, dessen eine Leiterelektrode mit dem gegebenen Punkt verbunden ist, dessen andere Leiterelektrode und dessen Gate-Elektrode mit der ersten Bezugspotentialquelle verbunden ist.

5. Halbleiterspeicherelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der MOS-Transistor ein ρ-Kanal-MOS-Tran-

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sistor (17) ist, dessen eine Leiterelektrode mit dem gegebenen Punkt verbunden ist, dessen andere Leiterelektrode mit der ersten Bezugspotentialquelle verbunden ist, und dessen Gate-Elektrode mit der zweiten Bezugspotentialquelle verbunden ist.

6. Halbleiterspeicherelement nach Anspruch 1, dadurch gekennzeichnet, daß der Logikschaltkreis ein Flip-Flop (18, 24) aufweist.

7. Halbleiterspeicherelement nach Anspruch 6, dadurch gekennzeichnet, daß der MOS-Transistor ein η-Kanal-MOS-Transistor

(22) ist, dessen eine Leiterelektrode mit dem gegebenen Punkt und über einen Widerstand (21) mit der ersten Bezugspotentialquelle verbunden ist, dessen andere Leiterelektrode mit der zweiten Bezugspotentialquelle verbunden ist, und dessen Gate-Elektrode mit der ersten Bezugspotentialquelle verbunden ist.

8. Halbleiterspeicherelement nach Anspruch 6, dadurch gekennzeichnet, daß der MOS-Transistor ein n-Kanal-MOS-Transistor (22) ist, dessen eine Leiterelektrode über einen Inverter

(23) mit dem gegebenen Punkt und über einen Widerstand (21) mit der ersten Bezugspotentialquelle verbunden ist, dessen andere Leiterelektrode mit der zweiten Bezugspotentialquelle verbunden ist, und dessen Gate-Elektrode mit der ersten Bezugspotentialquelle verbunden ist.