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Schaltungsanordnung zum Regenerieren und
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Synchronisieren eines digitalen Signals Die Erfindung betrifft eine
Schaltungsanordnung zum Regenerieren und Synchronisieren eines digitalen Signales
hoher Bitrate.
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Zur Übertragung und Vermittlung von digitalen Signalen hoher Bit rate,
wie Fernseh- und Bildfernsprechsignale, werden Funktionseinheiten eingesetzt, die
aufgrund ihrer technologiebedingt begrenzten Schaltgeschwindigkeit, fertigungsbedingter
Toleranzen, unterschiedlicher Betriebstemperaturen und unterschiedlich langer Anschlußleitungslängen
verschieden lange Signallaufzeiten aufweisen. Diese Laufzeitveränderungen bedingen
Schwankungen in der Phase der ankommenden Signalbits, die ausgeglichen werden mussen.
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Die technische Aufgabe nach der Erfindung besteht darin, solche verschieden
lange Signallaufzeiten auszugleichen.
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Eine erfindungsgemäße Schaltungsanordnung der eingangs genannten Art
ist dadurch gekennzeichnet, daß die Schaltungsanordnung eine Reihenschaltung aus
einer steuerbaren Verzögerungsleitung (VZL) und einer Entscheidungslogik (EL) aufweist,
welche von dem digitalen Signal durchlaufen wird, daß die Entscheidungslbgik (EL)
über eine erste Steuer leitung (UPO) und eine zweite Steuerleitung (DOWNO) und die
steuerbare Verzögerungsleitung (VZL) über Adressenleitungen (SO, S1, S2, S3) an
eine Verzögerungsregeleinheit (VRE) angeschlossen sind, daß die Entscheidungslogik
(EL) Uber eine Takt leitung (TL) mit einem Systemtakt (CK) versorgt wird, dessen
Frequenz der Bitrate des zu regenerierenden digitalen Signals entspricht und daß
die Verzögerungsregeleinheit (VRE) einen voreinstellbaren Eingang (PR) zum Setzen
eines vorgebbaren Zustands aufweist.
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Die erfindungsgemäße Schaltungsanordnung ist aufgrund ihres voll digitalen
Aufbaus in Funktionseinheiten, wie z.B. Breitbandkoppelfeldbausteine oder Fernleitungsempfänger
leicht integrierbar.
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Weitere vorteilhafte Ausbildungen des Gegenstandes der Erfindung sind
den Unteransprüchen zu entnehmen.
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Ein Ausführungsbeispiel wird im folgenden anhand der Zeichnungen ausführlich
erläutert. Es zeigen: Figur 1 ein Blockschaltbild der erfindungsgemäßen Schaltungsanordnung,
Figur
2 eine Entscheidungslogik der erfindungsgemäßen Schaltungsanordnung nach Figur 1,
Figur 3 eine Verzögerungsregeleinheit der erfindungsgemäß Schaltungsanordnung nach
Figur 1, Figur 4 eine steuerbare Verzögerungsleitung der erfindungsgemäßen Schaltungsanordnung
nach Figur 1, Figur 5 ein Zustandsdiagramm zur Erläuterung der Verzögerungsregeleinheit,
Figur 6 ein erstes Zeitdiagramm zur Erläuterung der erfindungsgemäßen Schaltungsanordnung
und Figur 7 ein zweites Zeitdiagramm zur Erläuterung der erfindungsgemäßen Schaltungsanordnung.
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Zum Regenerieren und Synchronisieren eines digitalen Signales hoher
Bitrate weist die erfindungsgemäße Schaltungsanordnung, wie in Figur 1 dargestellt,
eine Reihenschaltung aus einer steuerbaren Verzögerungsleitung VZL und einer Entscheidungslogik
EL auf. Die Entscheidungslogik EL ist über eine erste Steuerleitung UPO und eine
zweite Steuerleitung DOWNO und die steuerbare Verzögerungsleitung VZL über Adressenleitungen
SO, S1, S2, S3 an eine Verzögerungsregeleinheit VRE angeschlossen. Dabei enthält
die Verzögerungsregeleinheit VRE einen voreinstellbaren Eingang PR, über den sie
auf vorgebbare Zustände gesetzt wird.
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Ferner wird die Entscheidungslogik EL über eine Taktleitung TK mit
einem Systemtakt CK versorgt, dessen Frequenz der Bitrate des zu regenerierenden
und sychronisierenden digitalen Signales entspricht.
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Im vorliegenden Ausführungsbeispiel beträgt die Frequenz des Systemtaktes
CK 139,264 MHz.
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Das ankommende digitale Signal wird über die mit einer mittleren Verzögerungszeit
eingestellten steuerbaren Verzögerungsleitung VZL zur Entscheidungslogik EL übertragen.
Das Einstellen einer mittleren Verzögerungszeit sowie die Steuerung der steuerbaren
Verzögerungsleitung VZL wird in einem späteren Abschnitt erläutert.
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Die Entscheidungslogik EL weist, wie in Figur 2 dargestellt, einen
ersten Zwischenspeicher D-FF1, einen zweiten Zwischenspeicher D-FF2 und einen dritten
Zwischenspeicher D-FF3 mit je einem parallel an die Takt Leitung TK angeschlossenen
Takteingang T1, T2, T3 auf. Solche getakteten Zwischenspeicher werden üblicherweise
durch sogenannte D-Flip-Flops realisiert.
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Das gesendete Signal wird an einen ersten Dateneingang DE1 des ersten
Zwischen-speichers D-FF1, über einen ersten Inverter I1 an einen Dateneingang DE2
des zweiten Zwischenspeichers D-F F2 und über den ersten Inverter I1 und einen zweiten
Inverter I2 an einen Dateneingang DE3 des dritten Zwischenspeichers D-FF3 angelegt.
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Ein erster Datenausgang Q1, Q2, Q3 und ein zweiter Datenausgang Q1,
Q2, Q3 jedes Zwischenspeichers D-FF1, D-FF2, D-FF3 sind auf ein logisches Schaltnetzwerk
SW gefUhrt, das über die erste Steuerleitung UPO und die zweite Steuerleitung DOWNO
an die Verzögerungsregeleinheit VRE angeschlossen ist.
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An dem zweiten Datenausgang Q2 des zweiten Zwischenspeichers D-FF2
ist das synchronisierte und regenerierte digitale Signal abgreifbar.
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Das logische Schaltnetzwerk SW kann, wie Figur 2 zeigt, aus sechs
logischen NAND-Gattern aufgebaut werden.
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Die eigentliche Regeneration und Synchronisation des anliegenden Signals,
d.h. das Herstellen einer festen Phasenbeziehung zwischen jedem Bit des Signales
und dem Systemtakt CK erfolgt durch den zweiten Zwischenspeicher D -FF2.
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Um nun eine Entscheidung treffen zu können, ob eine sichere Regeneration
und Synchronisation gewährleistet ist, wird die Tatsache ausgenutzt, daß ein am
zweiten Dateneingang DE2 des zweiten Zwischenspeichers D-FF2 anliegendes Bit gegenüber
dem Dateneingang DE1 des ersten Zwischenspeichers D-FF1 um die Laufzeit des ersten
Inverters 11 verzögert und gegenüber dem Dateneingang DE3 des dritten Zwischenspeichers
D-FF3 um die Laufzeit des zweiten Inverters I2 zu früh anliegt. Demnach erfolgt
mit Sicherheit im zweiten Zwischenspeicher D-FF2 immer dann eine richtigte Regeneration
und Synchronisation, wenn an allen drei Dateneingängen DE1, DE2, DE3 der drei
Zwischenspeicher
D-FF1, D-FF2, D-FF3, trotz der Verzögerung durch die beiden Inverter 11, I2, mit
der positiven Taktflanke des Systemtaktes CK das gleiche Bit erfaßt und an die Datenausgänge
Q1, Q2, Q3, Q1, Q2, Q3 der Zwischenspeicher übernommen wird.
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Dabei sind die Laufzeiten der beiden Inverter I1, I2 so gewählt, daß
die zulässige Toleranz der Phasenlage zwischen dem Systemtakt CK und dem digitalen
Signal, die kleiner als eine Bit läge ist, an allen drei Dateneingängen DE1, DE2,
DE3 der drei Zwischenspeicher D-FF1, D-FF2, D-FF3 eingehalten wird. Dazu muß eine
Stufung der Verzögerungszeit der steuerbaren Verzögerungsleitung VZL so bemessen
sein, daß für jede beliebige Phasenlage zwischen dem Systemtakt CK und dem digitalen
Signal eine entsprechende Verzögerungszeit einstellbar ist.
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Zur Verdeutlichung der Funktionsweise der Entscheidungslogik EL dient
ein erstes in Figur 6 gezeigtes Zeitdiagramm.
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In der obersten Zeile Z1 ist der Systemtakt CK dargestellt. Die Zeilen
Z2 bis Z4 zeigen den zeitlichen Verlauf des an den Dateneingängen DE1, DE2, DE3
anliegenden Bit und die Zeilen Z5 bis Z7 zeigen den zugehörigen zeitlichen Verlauf
des an die ersten Datenausgänge Q1, Q2, Q3 geschalteten Bit der Zwischenspeicher
D-FF1, D-FF2, D-FF3.
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Auf die Darstellung des zeitlichen Verlaufs der Daten an den zweiten
Datenausgängen Q1, Q2, Q3 wird verzichtet, da dieser dem invertierten Verlauf der
Daten an den ersten
Datenausgängen Q1, Q2, Q3 entspricht. In der
Zeile Z8 und Z9 ist der zeitliche Verlauf der über die erste Steuerleitung UPO und
die zweite Steuerleitung DOWNO an die Verzögerungsregeleinheit VRE gesendeten Steuersignale
dargestellt.
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Liegt nun zum Zeitpunkt der an allen drei Zwischenspeichern D-FF1,
D-FF2, D-FF3 gleichzeitig eintreffenden positiven Taktflanke des Systemtaktes CK
(in Figur 6, Zeile Z1 mit einem Pfeil gekennzeichnet) an dem ersten Dateneingang
DE1 ein anderes Bit als an den beiden anderen Dateneingängen DE2, DE3 des zweiten
und dritten Zwi schenspeichers D-FF2, D-FF3 an, so weist das im ersten Zwischenspeicher
D-FF1 regenerierte und an dessen ersten Datenausgang Q1 anliegende Bit eine andere
Polarität auf als das in dem zweiten und dritten Zwischenspeicher D-FF2, D-FF3 regenerierte
und an deren ersten Datenausgängen Q2, Q3 anliegende Bit (vgl. Figur 6, Zeilen Z5
bis Z7) Durch das an die Datenausgänge Q1, Q2, Q3, Q1, Q2, Q3 der Zwischenspeicher
D-FF1, D-FF2, D-FF3 angeschlossene logische Schaltnetzwerk SW wird entsprechend
seiner Wahrheitstabelle (Tab. 1) über die erste Steuerleitung UPO (vgl. Figur 6,
Zeile Z8) ein logischer "1"-Zustand an die Verzögerungsregeleinheit VRE übertragen.
Dies bewirkt eine Verzögerung des digitalen Signals in Bezug auf den Systemtakt
CK.
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Für den Fall, daß das zu dem Zeitpunkt der eintreffenden positiven
Taktflanke des Systemtaktes CK betrachtete Bit, vgl. Figur 6, Zeile Z1 (Pfeil),
zu jedem der beiden
anderen Bits eine andere Polarität aufweist,
wird der logische 1111-Zustand durch das logische Schaltnetzwerk SW über zwei Taktperioden
aufrecht erhalten. Wird dagegen nur ein Polaritätsunterschied zu dem vorhergehenden
oder nachfolgenden Bit festgestellt, so bleibt der logische "1"-Zustand nur für
eine Taktperiode gesetzt (vgl. Figur 6, Zeile Z8).
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Für den nicht weiter dargestellten Fall, daß zum Zeitpunkt der eintreffenden
positiven Taktflanke des Systemtaktes CK am Dateneingang DE3 des dritten Zwischenspeichers
D-FF3 ein anderes Bit anliegt, als an den Dateneingängen DE1, DE2 des ersten und
zweiten Zwischenspeichers D-FF1, D-FF2 wird analog zu dem nach Figur 6 erläuterten
Fall durch das logische Schaltnetzwerk SW entsprechend seiner Wahrheitstabelle (Tab.
1) über die zweite Steuerleitung DOWNO ein logischer "1"-Zustand an die Verzögerungsregeleinheit
VRE angelegt. Dies bewirkt entsprechend eine Beschleunigung des digitalen Signales
in Bezug auf den Systemtakt CK.
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Aufgrund eines gesendeten logischen "O"-Zustandes über die Steuerleitungen
UPO, DOWNO (vgl. Figur 6, Zeile Z9), wird keine Verzögerungszeitänderung der steuerbaren
Verzögerungsleitung VZL hervorgerufen.
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Wie aus der Wahrheitstabelle Tab. 1 des logischen Schaltnetzwerks
SW ersichtlich ist, ist ein gleichzeitiges Anlegen eines einer Verzögerung und einer
Beschleunigung entsprechenden logischen "1"-Zustandes nicht möglich.
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Die Verzögerungsregeleinheit VRE, wie in Figur 3 gezeigt, weist einen
Vorwärts-Rückwärts-Zähler VRZ und einen vorgeschalteten Binärteiler T-FF auf. Dabei
sind die erste Steuerleitung UPO und die zweite Steuerleitung DOWNO über Ausgänge
UP, DOWN des Binärteilers T-FF an einen Eingang VE für die Vorwärtszählrichtung
bzw. an einen Eingang RE für die Rückwärtszählrichtung des Vorwärts-Rückwärts-Zählers
VRZ angeschlossen.
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Die über die Steuerleitungen UPO, DOWNO an die Verzögerungsregeleinheit
VRE gesendeten logischen "1"-Zustände können schneller aufeinanderfolgen, als eine
Korrektur der Verzögerungszeit der steuerbaren Verzögerungsleitung VZL möglich ist.
Der Binärteiler T-FF sorgt dafür, daß weitere Zustandswechsel des logischen Schaltnetzwerkes
SW solange keine weiteren Verzögerungszeitänderungen durch die Verzögerungsregeleinheit
VRE bewirken, bis die steuerbare Verzögerungsleitung VZL mindestens ein Bit des
digitalen Signales mit der korrigierten Verzögerungszeit an die Dateneingänge DEl,
DE2, DE3 der Zwischenspeicher D-FF1, D-FF2, D-FF3 übertragen hat.
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Eine Realisierungsmöglichkeit der steuerbaren Verzögerungsleitung
VZL ist in Figur 4 dargestellt. Sie zeigt eine aus vierzehn in Reihe geschalteten
Verzögerungsgliedern VZ1, VZ2, ..., VZ14 aufgebaute Verzögerungsleitung VZL, wobei
der O-te bis zu dem 14-ten Abgriff jeweils über einen ansteuerbaren Inverter INO,
IN1, IN14 auf den Datenausgang der steuerbaren Verzögerungsleitung VZL geführt ist.
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Zum Steuern der Verzögerungsleitung VZL ist eine Ansteuereinheit AST
einerseits an die steuerbaren Inverter INO, IN1, ..., IN14 und andererseits über
die Adressenleitungen SO, S1, S2, S3 an Ausgänge AO, Al, A2, A3 des Vorwärts-Rückwärts-Zählers
VRZ (vgl. Figur 4) in der Verzögerungsregeleinheit VRE angeschlossen.
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Wie bereits erwähnt, wird die steuerbare Verzögerungsleitung VZL auf
eine mittlere Verzögerungszeit eingestellt. Diese Einstellung erfolgt immer bei
Initialisierungsvorgängen, wie z.B. beim Einschalten der Versorgungsspannungen.
Für diese Fälle wird der Vorwärts-RUckwärts-Zähler VRZ über seinen voreinstellbaren
Eingang PR auf den Zählerstand 7 gesetzt. Die dem Zählerstand 7 entsprechende, an
den Ausgängen AO, Al, A2, A3 anliegende Adresse wird über die Adressenleitungen
SO, S1, S2, S3 zu der Ansteuereinheit AST der steuerbaren Verzögerungsleitung VZL
übertragen. Diese steuert genau den siebten Inverter IN7 durch, wobei gleichzeitig
alle anderen Inverter für die Datenübertragung gesperrt sind.
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Dadurch durchläuft das digitale Signal zunächst die ersten sieben
Verzögerungsglieder VZ1, VZ2, ..., VZ7, den siebten Inverter IN7 und gelangt über
den Datenausgang der steuerbaren Verzögerungsleitung VZL zu den Zwischenspeichern
D-FF1, D-FF2, D-FF3 der Entscheidungslogik EL.
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Zurückgreifend auf den nach Figur 6 geschilderten Fall, liegt nun
von Seiten der Entscheidungslogik EL über die Steuerleitung UPO ein logischer 111-Zustand
an dem Eingang für die Vorwärtszählrichtung VE des Vorwärts-Rückwärts-Zählers VRZ
an.
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Der eingestellte Zählerstand 7 wird dadurch um 1 erhöht und die an
den Ausgängen AO, Al, A2, A3 anliegende neue Adresse wird über die Adressenleitungen
SO, s1, S2, S3 zur Ansteuereinheit AST gesendet.
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Entsprechend dem Zählerstand 8 schaltet diese jetzt genau den achten
Inverter IN8 durch, d. h. alle anderen Inverter inklusive dem siebten Inverter IN7
sind gesperrt.
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Durch die um die Zeit eines Verzögerungsgliedes verlängerte Verzögerungszeit
ergibt sich in der Entscheidungslogik EL der gemäß Figur 7 dargestellte Zeitverlauf.
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Mit der positiven Taktflanke des Systemtaktes CK, in Zeile Z1 mit
einem Pfeil gekennzeichnet, wird jetzt an allen drei Dateneingängen DE1, DE2, DE3
der Zwischenspeicher D-FF1, D-FF2, D-FF3, Zeilen Z2 bis Z4, das gleiche Bit erfaßt,
so daß durch den zweiten Zwischenspeicher D-FF2 eine sichere Regeneration und Synchronisation
der Bits gewährleistet ist. Außerdem tritt kein logischer "1"-Zustand, Figur 7,
Z8, auf der ersten Steuerleitung UPO durch das logische Schaltnetzwerk SW mehr auf
(vgl. auch Figur 7, Zeilen Z5 bis Z7 mit Wahrheitstabelle Tab. 1 des logischen Schaltnetzwerkes
SW).
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In Figur 5 ist das Zustandsdiagramm des Vorwärts-Rückwärts-Zählers
VRZ der Verzögerungsregeleinheit VRE gezeigt. Ausgehend von der mittleren Verzögerungszeit,
Zustand 7, wird sichergestellt, daß im Falle eines positiven oder negativen Uberlaufes
jeweils bedingungslos der Vorwärts-Rückwärts-Zähler VRZ in den Zustand 7 gesetzt
wird. Dadurch wird ein mögliches Schwingen der steuer-
baren Verzögerungsleitung
VZL zwischen einer maximalen Verzögerung (vierzehnter Inverter IN14 durchgeschaltet)
und einer minimalen Verzögerung (nullter Inverter INO durchgeschaltet, d.h. kein
Verzögerungsglied aktiviert) vermieden.