DE3230510A1

DE3230510A1 - Variabler mis-widerstand

Info

Publication number: DE3230510A1
Application number: DE19823230510
Authority: DE
Inventors: Masahiro Mitaka Tokyo Akiya
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1981-09-05
Filing date: 1982-08-17
Publication date: 1983-03-24
Also published as: FR2512589A1; NL188609B; US4665423A; GB2105110B; CA1200924A; DE3230510C2; GB2105110A; FR2512589B1; NL188609C; JPS5842269A; NL8203424A

Description

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PATENTANWÄLTE

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Nippon Telegraph and Telephone Public Corporation, 1-1-6 Uchisaiwaicho, Chiyodaku, Tokyo/Japan

Variabler MIS-Widerstand

Die Erfindung bezieht sich auf einen spannungssteuerbaren variablen Widerstand unter Verwendung eines metallisolierten Halbleiters (hier und im folgenden als MIS bezeichnet) und insbesondere auf die Verbesserung der Linearität eines solchen spannungsgesteuerten variablen Widerstandes.

Die Fig. 1 zeigt einen herkömmlichen spannungssteuerbaren variablen Widerstand unter Verwendung der MIS-Technik (nachfolgend als variabler MIS-Widerstand be-;, zeichnet). Ein solcher Aufbau wurde vorgeschlagen, bei dem z.B. Halbleiterbereiche 3 und 4 vom N Typ auf der Oberfläche 2 in ein Halbleitersubstrat 1 vom p~Typ eingebracht wurden, wonach eine Elektrode 7 auf einer Isolierschicht 6 von der Seite der Oberfläche 2 her auf einem Bereich 5 zwischen den Bereichen 3 und 4 des Halbleiters aufgebracht wurde, und der Bereich 3 wird mit dem Substrat 1 an eine Klemme 8 gelegt, während der Bereich 4 und die Elektrode 7 an eine Klemme 9 bzw. 10 gelegt werden. Bei einem variablen MIS-Widerstand mit einem solchen Aufbau unter Verwendung

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eines Halbleitersubstrats 1 wird der Halbleiterbereich 3 als Sources S benutzt, der Bereich 4 als Drain D, der Bereich 5 als Kanalbereich, die Isolationsschicht 6 als Gate-Isolationsfilm und die Elektrode 7 als Gate G. Durch den beschriebenen Aufbau wird eine Struktur erhalten, die man als Selbstausfluchtungs-Gate MIS-Transistor Q bezeichnet. Wenn die Klemmen 8 und 10 als Steuerklemmen verwendet werden und an sie eine Quelle 11 variabler Spannung angeschlossen wird, d.h. zwischen Sources S und Gate G und wenn die Spannung der Quelle 11 verändert wird, so erscheint ein Widerstand entsprechend der Spannung der variablen Spannungsquelle 11 an den Widerstandskleinmen 8 und 9, oder mit anderen Worten, zwischen Sources S und Drain D. Der variable MIS-Widerstand arbeitet als variabler Widerstand mit Spannungssteuerung in der oben erläuterten Weise.

Wenn jedoch bei den bekannten variablen MIS-Widerständen eine Rückwärtsspannung angelegt wurde mit der positiven Seite an Sources S gegen Klemmen 8 und 9 oder zwischen Sources S und Drain D, wird, da der PN übergang 12 zwischen Drain D und Halbleitersubstrat 1 in Vorwärtsrichtung vorgespannt wird, ein elektrischer Strom durch den PN-Übergang fließen. Der Wert auf der negativen Seite der Spannung V-. des Drain D, basiert auf der Sources S, wird demgemäß begrenzt auf einen extrem kleinen Wert, beispielsweise etwa -0,7 V, um einen solchen Stromfluss zu unterbinden.

In Fig. 2 fließt die Drain-Spannung in Richtung der Abzisse aufgetragen, während der Drain-Strom in Ordinatenrichtung aufgetragen ist. Die ausgezogene Linie zeigt den Wert im Falle einer Steuerspannung an den Steuerklemmen 10 und 8 derart, daß der Widerstand klein ist zwischen den Widerstandsklemmen 8 und 9, während die strichpunktierte Linie den Wert im Falle zeigt, daß die Steuerspannung so angelegt wird, daß der Widerstand größer wird. Wie man aus Fig. 2 ohne weiteres entnimmt, weist der Stand der Technik den Nachteil auf, daß er nicht für einen großen Bereich von

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Drain-Spannungen V_n geeignet ist.

Da der MIS-Transistor Q in dem konventionellen variablen MIS-Widerstand gemäß Fig. 1 vom Selbstausfluchtungstyp ist, ist der lineare kennwerte Bereich des Drain-Stromes I_n über der Drain-Spannung V' insbesondere bei großen Widerstandswerten extrem begrenzt und deshalb ist der brauchbare Bereich des Widerstandes oder der dynamische Bereich desselben unbequem eng.

Aufgabe der vorliegenden Erfindung ist es, einen spannungssteuerbaren variablen MIS-Widerstand zu schaffen_r der eine weitgehend lineare Widerstandacharakteristik über einen größeren Widerstandsbereich aufweist. Dabei soll der MIS-Widerstand auch für einen größeren Drain-Spannungsbereich brauchbar sein. Andererseits soll der Widerstandswert konstant bleiben auch dann, wenn die Amplitude des an den Widerstand angelegten Signals zunimmt oder mit anderen Worten, der Widerstand soll für solche Signale einen größeren dynamischen Bereich aufweisen. Wünschenswert ist auch, daß der variable MIS-Widerstand für die Fertigung in Form eines integrierten Schaltkreises geeignet ist, und der variable MIS-Widerstand soll außerdem auch als steuerbarer Widerstand selbst bei Hochfrequenzbetrieb geeignet sein.

Zum besseren Verständnis der nachfolgenden Erläuterungen soll darauf hingewiesen werden, daß unter einem "Selbstausfluchtungs-Gate-MIS—Transistor"ein MIS-Transistor verstanden werden soll, bei dem ein Kanalbereich und ein Drain-Bereich aneinanderstoßen. Unter einem "Offset-Gate-MIS-Transistor" oder einem MIS-Transistor mit versetztem Gate soll ein solcher verstanden werden, bei dem ein Kanalbereich physikalisch von einem Drain-Bereich durch einen Offsetbereich getrennt ist.

Die erfindungsgemäß vorgesehene Lösung der obigen Aufgabe ergibt sich aus dem Wortlaut des Patentanspruchs 1.

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Demgemäß ist eine MIS-Struktur vorgesehen mit einem Paar von Steuerklemmen/ einem Paar von Widerstandsklemmen/ über denen der Widerstandswert erscheint, wenn die an die Steuerklemmen angelegte Spannung sich ändert und kennzeichnenderweise ein Offset-Gate-MIS-Transistor und ein Selbstausfluchtungs-Gate-MIS-Transistor mit unterschiedlichen Schwellenspannungen; die beiden Gates, die beiden Drains bzw. die beiden Sources der beiden Transistoren sind jeweils miteinander durchverbunden. Die Gates- und Sources-Anschlüsse bilden die Steuerklemmen,und die Drain- und Sources-Anschlüsse bilden die Widerstandsklemmen.

Der Absolutwert der Schwellenspannung des Selbstausfluchtungs-Gate-MIS-Transistors ist größer als der des Offset-Gate-MlS-Transistors. Die beiden Transistoren sind so strukturiert, daß sie entweder einen gemeinsamen Source. Bereich oder einen gemeinsamen Drain-Bereich auf einem isolierten Substrat aufweisen.

Die beiden Transistoren können so aufgebaut sein, daß die Dicken der Isolationsschichten unterschiedlich sind, so daß auch die jeweiligen Schwellenspannungen unterschiedlich werden. Die Schwellenspannung des Selbstausfluchtungs-Gate-MIS-Transistors kann au f einen Wert eingestellt werden, der im wesentlich ähnlich der Gate-Spannung ist, womit der Widerstandswert zwischen Drain und Source des Offset-Gate-MlS-Transistors minimal gemacht wird.

Der MlS-Transistor kann ein metalloxydisolierter Halbleitertransistor sein.

Im Falle des variablen MIS-Widerstandes unter Verwendung eines P-Kanal-MIS-Transistors wird die Schwellenspannung des Offset-Gate-MIS-Transistors zweckmäßigerweise auf etwa -1,4 V eingestellt und die Schwellenspannung des Selbstausfluchtungs-Gate MIS-Transistors auf etwa -2,7 V. Ausführungsbeispiele des Gegenstandes der Erfindung werden nachstehend unter Bezugnahme auf die beigefügten Zeichnungen erläutert.

Fig. 1 ist eine Schnittdarstellung und zeigt den Aufbau eines variablen MIS-Widerstandes nach dem Stand der Technik; diese Fig. wurde bereits oben diskutiert.

Fig. 2 ist ein Diagramm und zeigt den Stromspannungsverlauf des variablen MIS-Widerstandes im Stand der Technik, wobei in Abzissenrichtung die Drain-Spannung und in Ordinatenrichtung der Drain-Strom aufgetragen sind,

Fig. 3 ist eine Draufsicht auf die Struktur einer Ausführungsform des variablen MIS-Widerstandes gemäß vorliegender Erfindung,

Fig. 4 ist ein Längsschnitt durch die Struktur nach Fig. 3 in ähnlicher Darstellung wie

Fig. 1,

Fig.5, 6 und 7

sind Diagramme zur Erläuterung des Verhaltens des variablen MIS-Widerstandes gem. der vorliegenden Erfindung, nämlich

in Fig. 5 Widerstand in Abhängigkeit von Gate-Spannung, Fig. 6 Drain-Strom in Abhängigkeit von Drain-Spannung und Fig. 7 Verzerrungswert über Drain-Spannung (Signal/Verzerrungswert).

Fig. 8 ist ein Längsschnitt durch eine Struktur einer weiteren Ausführungsform eines variablen MIS-Widerstandes gemäß vorliegender Erfindung und

Fig. 9 zeigt in Abschnitten 9a bis 9e schematisch

den Ablauf der Fertigung eines variablen MIS-Widerstandes unter Verwendung eines N-Kanal-MIS-Transistors.

Ausführungsbeispiele des Gegenstandes der Erfindung werden nachstehend unter Bezugnahme auf die beigefügten Zeichnungen näher erläutert.Es versteht sich, daß durch diese Erläuterungen keine Beschränkungen hinsichtlich des Schutzumfanges eingeführt werden sollen.

Fig. 3 und 4 zeigen den Aufbau der ersten Ausführungsform eines variablen MIS-Widerstandes gemäß der Erfindung. Das Bauteil umfaßt ein isoliertes Substrat 21, in dessen Oberfläche 22 eine P Halbleiterschicht 23 ausgebildet ist, deren Dotierung kleiner ist als etwa 10 cm in Form einer Insel. Innerhalb der Halbleiterschicht 23 sind von deren Oberfläche 24 her ein P⁺⁺ Halbleiter-

19 ~3 bereich 25 mit einer Dotierung von mehr als 10 cm ein P Halbleiterbereich 26 ein P oder P~ Halbleiterbereich

16 —3 19 —3 27, dessen Dotierung zwischen etwa 10 cm bis 10 cm und ein P Halbleiterbereich 28 ausgebildet und zwar in dieser Reihenfolge bis zu einer bis zum isolierenden Substrat 21 reichenden Tiefe. Ein Halbleiterbereich 29 aus der Halbleiterschicht 23 bleibt zwischen den Halbleiterbereichen 25 und 26, während der Halbleiterbereich 30 aus der Schicht 23 zwischen den Bereichen 27 und 28 verbleibt. Die Halbleiterbereich 26 und 27 stoßen aneinander. Der Halbleiterbereich 27 kann der Bereich sein zur Ausbildung eines Teiles der Halbleiterschicht 23, wenn es sich um den P Typ handelt.

Eine Elektrode 33 ist auf dem Halbleiterbereich von der Oberfläche 24 durch eine Isolierschicht 32 getrennt vorgesehen und eine Elektrode 35 ist auf dem Bereich 30 vorgesehen, von der Oberfläche 24 über eine Isolierschicht 34 getrennt.

Die Halbleiterbereiche 25 und 28 sind elektrisch miteinander verbunden und an eine Klemme 41 angeschlossen, der Halbleiterbereich 26 ist mit einer Klemme 42 verbunden und die Elektroden 33 und 35 sind elektrisch miteinander verbunden und an eine Klemme 43 gelegt.

Die gesamte Komponente bildet die Struktur eines variablen MIS-Widerstandes, bei dem ein isolierendes Substrat 21 zum Aufbau eines MIS-Transistors Q1 mit selbstausfluchtendem Gatter verwendet wird, wobei die Halter der Bereiche 25 bzw. 26 Sources S bzw. Drain D darstellen, der Halbleiterbereich 29 den Kanalbereich, die Isolierschicht 32 den Gate isolierenden Film und die Elektrode 33 das Gate G; ferner wird ein MIS-Transistör Q2 ausgebildet mit versetztem Gate unter Verwendung der Halbleiterbereiche 28 und 26 als Sources S bzw. Drain D, dem Halbleiterbereich 30 als Kanalbereich, dem Halbleiterbereich 27 als versetztem Bereich, der Isolierschicht 34 als Gate-Isolationsfilm und der Elektrode 35 als ein Gate G, Wenn eine Quelle 51 variabler Spannung zwischen die Klemmen 41 und 43 oder zwischen Sources S und Gate G der Transistoren Q1 und Q2 gelegt wird und die Spannung der Quelle 51 verändert wird, erscheint ein Widerstand entsprechend der Spannung der Spannungsquelle 51 zwischen den Klemmen 41 und 42 oder Sources S und Drain D der Transistoren Q1 und Q2. Die Komponente arbeitet demgemäß als spannungssteuerbarer Widerstand. In der Ausführungsform nach Fig. 3 und ist die Komponente mit der Funktion eines variablen Widerstandes derart versehen, daß das Verhältnis zwischen der Schwellenspannung V, .. des Transistors Q1 mit selbstausfluchtendem Gate und der Schwellenspannung V.₂ des Transistors Q2 mit versetztem Gate auf | V_t1j>|v.₂|festgelegt ist. Beispielsweise wird die Dicke T₁ der Isolierschicht 32 bei dem Transistor Q1 dicker bemessen als die Dicke T₂ der Isolierschicht 34 des Transistors Q2. Wenn beim Transistor Q1 das Verhältnis zwischen der Spannung V der Klemme 43 oder dem Gate G an der Basis der Klemme 41 oder der Sources S und dem Widerstand R zwischen Klemme 41 oder Sources S und Klemme 42 und Drain D so ausgelegt ist wie durch die Kurve 61 in Fig. 5 angedeutet, so ergibt sich das Verhältnis zwischen der Gate-Spannung V_

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und dem Widerstand R in ähnlicher Weise für den Transistor Q2, wie durch die Kurve 62 in Fig. 5 angedeutet. Das Verhältnis zwischen der Gate-Spannung V„ und dem

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Widerstand R in Kombination wird dann, wie durch die Kurve 63 in Fig. 5,dargestellt.

Im Falle eines variablen Widerstandes gemäß vorliegender Erfindung in der Ausführungsform nach Fig. 3 und 4 gilt demgemäß, daß dann, wenn die Schwellenspannung V.- des Transistors Q1 auf einen Wert im wesentlichen gleich der Gate-Spannung V gesetzt wird, bei der sich der Minimumwert des Widerstandes R für den Transistor Q2 ergibt (dieser Wert entspricht im wesentlichen dem Widerstandswert des Halbleiterbereiches 27, welcher den versetzten Bereich umfaßt), der Widerstand R für einen weiteren Bereich der Gate-Spannung V in einem linearen Bereich und innerhalb eines größeren Widerstandsbereiches verändert werden kann.

Da in der Ausführungsform nach Fig. 3 und 4 beide Transistoren Q1 und Q2 auf dem isolierten Substrat 21 aufgebaut sind, fließt kein elektrischer Strom durch das Substrat selbst dann, wenn die Spannung V_D der Klemme 42 oder Drain D negative Polarität gegenüber der Sources S aufweist. Selbst wenn der Wert der Drain-Spannung V negativ ist, ist demgemäß der lineare Bereich nicht beschränkt durch die eingebaute Spannung, wie dies bei dem Stand der Technik der Fall war, sondern kann größer gemacht werden,als beim Stand der Technik möglich. Dies ergibt sich ohne weiteres aus der Beziehung zwischen der Drain-Spannung V , die zu dem Widerstand R gehört gemäß Fig. 6 als Parameter und dem Strom I_D,der durch das Drain D fließt. Demgemäß kann der spannungssteuerbare Widerstand nach Fig. 3 und 4 für einen größeren Bereich von Drain-Spannungen V_ eingesetzt werden, als beim Stand der Technik üblich.

Im Falle der Ausführungsform des variablen Widerstandes gemäß vorliegender Erfindung nach Fig. 3 und

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liegt eine kombinierte Struktur vor mit einem selbstausgefluchtetes Gate aufweisenden MIS-Transistor Q1 und einem versetztes Gate aufweisenden MIS-Transistor Q2. Wenn die Länge des versetzten Bereiches 27 des Transistors Q2 auf einen breiten Wert gesetzt wird, kann die Abschnürungsspannung des Transistors Q2 entsprechend höher gemacht werden und deshalb könnte der lineare Bereich der Kennwerte der Drain-Spannung V-. über dem Drain-Strom I_n größer gemacht werden im Vergleich mit der konventionellen Auslegung nach Fig. 1. Fig. 7 gibt eine graphische Darstellung der S/D-Kurve (=signal/distortion=signal/Verzerrung) über der Drain-Spannung V_n.

Demgemäß hat der variable Widerstand in der Ausführungsform nach Fig. 3 und 4 der Erfindung den Vorteil, daß nur geringe Beschränkungen hinsichtlich der Anwendung vorliegen, verglichen mit dem Stand der Technik.

Fig. 8 zeigt im Schnitt die Struktur einer zweiten Ausführungsform der vorliegenden Erfindung. In dieser Ausführungsform sind die Halbleiterbereiche 25, 26, 27 bzw. 28 als N⁺⁺, N⁺⁺, N⁺ bzw. N⁺⁺ ausgebildet zum Aufbau eines N-Kanal""MIS-Transistors. Die vorliegende Erfindung kann auch in dieser Ausführungsform ausgebildet werden.

Fig. 9 zeigt kurz den Ablauf des Herstellungsverfahrens eines variablen MIS-Widerstands unter Verwendung eines MIS-Transistors vom N-Kanaltyp. Fig. 9a zeigt den Schnitt bei dem ein kristallines Silicium 50 vom Typ P mit Sauerstoff ionen-implantiert wird. Danach erfolgt ein AnlaßVorgang und es wird eine Silicium- Oxydschicht 51 mit Isoliereigenschaft innerhalb des P ein· kristalline Silic ium 50 eingesenkt. Auf dem so ausgebildeten isolierenden Substrat läßt man epitaxial einen N~ Eink ristall aufwachsen, wobei das Substrat das eingesenkte Silicium

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oxyd 51 und den Silicium-Einkristall 5o vom Typ P umfaßt, und - wie in Fig. 9B dargestellt -erfolgt die Ausbildung der N -Einkristall-Insel 52 der Struktur. Diese Struktur wird dann thermisch oxydiert zur Ausbildung eines Gate-Isolationsfiles 53, auf dem man polykristallines Silicium 54 bzw. 55 vorgegebener Form ausbildet, welcher Schritt in Fig. 9C angedeutet ist. Ein Maskierungsmaterial 56 wird dann in vorgegebener Form auf dem Bereich ausgebildet, der später den Offset-Gate-Bereich bilden soll, und dann werden N -Typ-Ίο Dotierungen, wie Phosphor, ionenimplantiert über dem polykristallinen Silicium 54 und 55, und das Maskierungsmaterial 56 wird verwendet als Maske zur Ausbildung von Bereichen 57, 5 8 und 59 des Typs N⁺, womit man die Struktur gemäß Fig. 9D erhält. Aus den N -Typ-Einkristall-Inseln wird der Bereich

15, direkt unter dem polykristallinen Silicium 55 ein N-Typ-Bereich 6o, der Bereich direkt unter dem polykristallinen Silicium wird ein N ^-Typ-Bereich 61, und der Abschnitt direkt unter dem Maskierungsmaterial 56 wird ein N "^Typ-Bereich 62. Die Struktur gemäß Fig. 9E erhält man durch Abtrag des polykristallinen Siliciums 55 und des Maskierungsmaterials 56, unter Ausbildung einer isolierenden Schicht 6 3 aus einem Material, wie Phosphorglas, in einer Dicke, die größer ist als diejenige des Gate-Isolationsfilmes 53, um so die gesamten Bereiche abzudecken, welche N'-Typ-Einkristall-Silicium-Inseln waren.

Kontaktlöcher auf den Abschnitten der isolierten Schichten jeweils auf den N -Bereichen 57, 58 und 59 und dem polykristallinen Silicium 5 4 werden ausgebildet unter Verwendung eines leitenden Materials, wie Aluminium, auf der Isolierschicht. 63, verarbeitendes Aluminiums in eine vorgegebene Form zur Ausbildung von Elektroden 7o bis 73 und gleichzeitige Ausbildung einer Gate-Elektrode 74 auf dem N"-Bereich 6o. In der Struktur gemäß Fig. 9E ist der N Bereich 5 7 das Drain des Selbstausfiuchtungs-Gate-MIS-Transistors, der N -Bereich 5 8 ist die Source zur Verwendung bei beiden Transistoren, dem Selbstausfluchtungs-Gate-MIS-Transistor und dem Offset-Gate-MIS-Transistor, der N -

Bereich 59 ist das Drain des Offset-Gate-MIS-Transistors, und die Isolierschicht 63 ist das Gate-Isolationsmaterial des Selbstausfluchungs-Gate-MIS-Transistors.

Obwohl in den beiden oben erwähnten Ausführungsformen die Transistoren Q1 und Q2 gemeinsam ein- und dasselbe Drain benutzen, das auf einem isolierten Substrat aufgebaut ist, brauchen die beiden Transistoren Q1 und Q2 mit notwendigerweise eine Elektrode oder einen Teil derselben gemei η sam zu haben. Die beiden Transistoren können getrennt oder unabhängig voneinander ausgebildet werden und elektrisch miteinander in der durch die vorliegende Erfindung gelehrten Art verbunden werden. Sie können eine gemeinsame Source aufweisen anstatt ein gemeinsames Gate.

Welcher Transistor der beiden mit der höheren Schwellenspannung auszustatten ist, kann von dem Konstrukteur festgelegt werden entsprechend dem Charakter des Transistors.

Die Schwellenspannung kann bestimmt werden nicht nur durch die Dicke der Isolierschicht, wie oben beschrieben, sondern auch durch die Dotierungskonzentration im Kanal.

Ebensowohl ein MIS-Transistor mit versenktem Kanal gemäß Fig. 4 oder 9E als auch ein Oberflächenkanal MIS-Transistor gemäß Fig. 8 können erfindungsgemäß eingesetzt werden.

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Claims

Nippon Telegraph and Telephone Public Corporation, 1-1-6 üchisaiwaicho, Chiyodaku, Tokyo/Japan

Patentansprüche

nj Variabler MIS-Widerstand mit einem metallisolierten Halbleiter, einem Paar von an den metallisolierten Halbleiter angeschlossenen Steuerklemmen, einem Paar von an den metallisolierten Halbleiter angeschlossenen Widerstandsklemmen derart, daß der über den Widerstandsklemmen erscheinende Widerstand durch eine an die Steuerklemmen angelegte Steuerspannung variabel ist, dadurch gekennzeichnet, daß der metallisolierte Halbleiter einen Offset -Gate - metallisolierten Halbleitertransistor und einen Selbstausfluchtungs-Gate metallisolierten Halbleitertransistor umfaßt mit-unterschiedlichen Schwellenspannungen beider Transistoren, daß die Gates, Drains bzw. Sources der beiden Transistoren jeweils miteinander verbunden sind und daß die Gates und Sources ,mit den Steuerklemmen verbunden sind, während die Drains und Sources mit den Widerstandsklemmen verbunden sind.
2. Variabler MIS-Widerstand nach Anspruch 1, dadurch gekennzeichnet, daß der absolute Schwellspannungswert des Selbstausfluchtungs-Gate-MIS-Transistors größer ist als der absolute Schwellenwert des Offset-Gate MIS-Transistors.
3. Variabler MIS-Widerstand nach Anspruch 1 oder 2,

daß
dadurch gekennzeichnet, entweder die Sources oder das Drain der beiden Transistoren gemeinsam auf einem isolierenden Substrat ausgebildet ist.
4. Variabler MIS-Widerstand nach einem der Ansprüche 1 bis 31 dadurch gekennzeichnet, daß die beiden Transistoren, zur Erzeugung der unterschiedlichen Schwellenspannungen, unterschiedliche Dicke der Gate-Isolationsfilme aufweisen.
5* Variabler MIS-Widerstand nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die beiden Transistoren zur Erzeugung der unterschiedlichen Schwellenspannungen mit unterschiedlichen Dotierungskonzentrationen in den Kanalbereichen gefertigt sind.
6. Variabler MIS-Widerstand nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Schwellenspannung des Selbstausfluchtungs-Gate-MIS-Transistors auf eine im wesentlichen mit der Gate-Spannung identischen Wert gesetzt ist, wodurch der Widerstandswert zwischen Drain und Sources des Offset-Gate—MIS-Transistors minimal gemacht ist.
7. Variabler MIS-Widerstand nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß jeder MIS-Transistor ein Metalloxyd-isolierter Halbleitertransistor ist.
8. Variabler MIS-Widerstand nach Anspruch 7, dadurch gekennzeichnet, daß die Schwellenspannung des Offset-Gate— MIS-Transistors etwa - 1,4 V beträgt und die Schwellenspannung des Selbstausfluchtungs-Gate MIS-Transistors etwa - 2,7 V beträgt.