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DE2738185A1 - Widerstand fuer mos-integrierte schaltkreise - Google Patents

Widerstand fuer mos-integrierte schaltkreise

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Publication number
DE2738185A1
DE2738185A1 DE19772738185 DE2738185A DE2738185A1 DE 2738185 A1 DE2738185 A1 DE 2738185A1 DE 19772738185 DE19772738185 DE 19772738185 DE 2738185 A DE2738185 A DE 2738185A DE 2738185 A1 DE2738185 A1 DE 2738185A1
Authority
DE
Germany
Prior art keywords
gate
resistor
drain
depletion type
mos
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Application number
DE19772738185
Other languages
English (en)
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DE2738185C2 (de
Inventor
Otto Josef Ing Grad Muehlbauer
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens Corp
Original Assignee
Siemens Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens Corp filed Critical Siemens Corp
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Publication of DE2738185A1 publication Critical patent/DE2738185A1/de
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Publication of DE2738185C2 publication Critical patent/DE2738185C2/de
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]

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  • Semiconductor Integrated Circuits (AREA)

Description

  • Widerstand für MOS-inte#ierte Schaltkreise
  • Die vorliegende Erfindung betrifft einen Widerstand für MOS-integrierte Schaltkreise in Form mindestens eines MOS-Transistors vom Depletion-Typ (Verarmungstyp) mit einer direkten Verbindung des Gates mit einer der Elektroden seiner gesteuerten Strecke.
  • Es ist bekannt, in MOS-integrierten Schaltkreisen MOS-Transistoren sowohl vom Depletion-Typ als auch vom Enhencement-Typ (Anreicherungstyp) als Widerstände zu verwenden. Bei Enhencement-Typen werden dabei gewöhnlich die Gates an VDD bzw. VGG geschaltet, während bei Depletion-Typen gewöhnlich Gate und Source miteinander verbunden werden.
  • Eine der Anforderungen an derartige Widerstände ist ihre Linearität in einem weiten Spannungsbereich. Bei der vorgenannten Verbindung von Gate und Source von Depletion-Typen wird die Widerstandskennlinie von einer gewissen Drain-Source-Spannung an nichtlinear und verläuft oberhalb dieser Spannung in die Sättigung.
  • Dieser Nachteil wird bei einem Widerstand der in Rede stehenden Art erfindungsgemäß dadurch vermieden, daß Gate und Drain direkt miteinander verbunden sind.
  • Um einen hinsichtlich der Polarität symmetrischen linearen Widerstand zu erhalten, können in Weiterbildung der Erfindung zwei MOS-Transistoren vom Depletion-Typ, deren Gate und Drain Jeweils direkt miteinander verbunden sind, antiparallel geschaltet werden.
  • Die Erfindung wird im folgenden anhand von in den Figuren der Zeichnung dargestellten Ausführungsbeispielen näher erläutert.
  • Es zeigen: Fig. 1 einen erfindungsgemäßen Widerstand mit einem MOS-Transistor vom Depletion-Typ; Fig. 2 einen hinsichtlich der Polarität linearen Widerstand mit zwei MCS-Transistoren vom Depletion-Typ; Fig. 3 einen Spannungsteiler mit zwei MOS-Transistoren vom Depletion-Typ für eine Widerstands-Kennlsnien-Messung; Fig. 4 ein Diagramm mit am Spannungsteiler nach Fig. 3 gemessenen Spannungen bei BerUcksichtigung der Polarität im Vergleich zu einer nicht-linearen Spannungskennlinie anderer Widerstandstypen in Form von MOS-Transistoren.
  • Gemäß Fig. 1 ist bei einem MOS-Transistor T des Depletion-Typs mit Gate G, Source S und Drain D erfindungsgemäß Gate G und Drain D direkt verbunden.
  • Fig. 2 zeigt eine Ausführungsform für einen hinsichtlich der Polarität linearen Widerstand mit zwei MOS-Transistoren T1 und T2 vom Depletion-Typ, deren entsprechende Elektroden-Bezugszeichen sit einem Index 1 bzw. 2 versehen sind. In dieser Anordnung sind die beiden Transistoren T1 und T2 antiparallel geschaltet.
  • Fig. 3 zeigt einen Spannungsteiler mit zwei MCS-Transistoren T3 und T4 vom Depletion-Typ, wobei die Elektroden-Bezugszeichen entsprechend mit einem Index 3 bzw. 4 bezeichnet sind. In diesem Spannungsteiler sind die beiden Transistoren T3 und T4 in Reihe geschaltet und Gate G3 bzw. G4 und Drain D bzw. D4 Jeweils 3 D4 direkt miteinander verbunden. An Klemmen a und b ist eine Spannung zuführbar, während die Teilerspannung an einer Klemme c abnehmbar ist.
  • Das Diagramm nach Fig. 4 zeigt in ausgezogener Darstellung Meßkurven für den Spannungsteiler nach Fig. 3. Wie ersichtlich, verläuft eine am Teilerpunkt c abnehmbare Spannung Uc linear, wenn eine an den Klemmen a und b angelegte Eingangsspannung richtiger Polarität linear verläuft. Eine gestrichelt dargestellte Kurve U zeigt qualitativ einen entsprechenden Spannungsverlauf für andersartig als Widerstand geschaltete MOS-Transistoren. Dabei kann es sich beispielsweise um Depletion-Typen mit direkter Verbindung von Gate und Source, um Depletion-Typen mit auf fester Spannung liegendem Gate oder um Enhencement-Typen mit auf fester Spannung liegendem Gate handeln. Die Spannungsverläufe sind in Fig. 4 als Funktion der Zeit t dargestellt.
  • Die Fig. 4 entsprechenden Kurvenverläufe ergeben sich auch, wenn Strommessungen an entsprechenden als Widerstand betriebenen MOS-Transistoren durchgeführt werden.
  • Ein wesentlicher Vorteil von erfindungsgemäßen Widerständen besteht auch darin, daß sie in integrierten Schaltkreisen wesentlich weniger Fläche benötigen, weil sie im Vergleich zu aus Diffusions- bzw. Polysiliciumstrecken aufgebauten Widerstandstypen hochohmiger sind.
  • 4 Figuren 2 Patentansprüche

Claims (2)

  1. Patentansprüche 1. Widerstand fur MOS-integrierte Schaltkreise in Form mindestens eines MOS-Transistors vom Depletion-Typ (Verarmungstyp) mit einer direkten Verbindung seines Gates mit einer der Elektroden seiner gesteuerten Strecke, d a d u r c h g e k e n n z e i c h -n e t, daß Gate (G) und Drain (D) direkt miteinander verbunden sind.
  2. 2. Widerstand nach Anspruch 1, dadurch gekennzeichnet, daß die Antiparallelschaltung zweier MOS-Transistoren (T1, T2) vom Depletion-Typ, deren Gate (G1 bzw. G2) und Drain (D1, D2) Jeweils direkt miteinander verbunden sind.
DE19772738185 1977-08-24 1977-08-24 Widerstand fuer mos-integrierte schaltkreise Granted DE2738185A1 (de)

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DE2738185C2 (de) 1987-07-09

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