DE3116603C2 - - Google Patents

Description

Die Erfindung betrifft eine digitale Phasenvergleichsschal­ tung mit den im Oberbegriff des Anspruchs 1 angegebenen Merk­ malen.

Phasenverriegelungsschleifen (PLL-Schleifen) finden sich in verschiedenen Anwendungen, etwa Frequenzsynthesizern, Phasen­ modulatoren, FM-Modulatoren, FM-Demodulatoren, Hochfrequenz- Verkehrseinrichtungen und Reglern für die Drehzahlregelung elektrischer Motoren.

Die geregelte Variable in einer PLL-Schleife ist die Phasen­ lage. Die Phasenlage eines ersten Signals wird mit der Pha­ senlage eines zweiten Signals verglichen. Die Phasendifferenz zwischen dem ersten und dem zweiten Signal wird in einem Rückkopplungsregelsystem dazu benutzt, um das erste und zwei­ te Signal in feste Phasenbeziehung miteinander zu bringen.

In einer typischen PLL-Schleife werden das erste Signal, ein Bezugssignal von der Bezugsfrequenz f _r, und das zweite Signal, ein geregeltes Signal veränderbarer Frequenz f _v, durch einen digitalen Phasenvergleicher miteinander verglichen, der ein Ausgangssignal liefert, welches dem Phasenfehler proportional ist. Der digitale Phasenvergleicher hat zwei Ausgänge. Ein Ausgang (U) liefert Ausgangsimpulse, wenn die Phase des ge­ regelten Signals der Phase des Bezugssignals nacheilt. Im aktiven Zustand ist die Dauer der U-Ausgangssignale proportio­ nal der Größe der Phasennacheilung. Umgekehrt liefert der andere Ausgang (D) Ausgangsimpulse, wenn die Phase des ge­ regelten Signals der Phase des Bezugssignals vorauseilt, und im aktiven Zustand ist die Dauer der D-Ausgangsimpulse pro­ portional der Größe der Phasenvoreilung.

In einer PLL-Schleife werden die Ausgangssignale U und D des Phasendetektors in eine Ternärlogikform gebracht und einem Integrator zugeführt, welcher die Größe einer Ausgangsregel­ spannung anhebt bzw. absenkt. Im einzelnen betätigen die Aus­ gangsimpulse U eine erste Ladungs- oder Stromquelle für die Stromzuführung zu einem Schaltungsknoten. Die Ausgangssignale D betätigen eine zweite Ladungs- oder Stromquelle zur Strom­ wegführung von demselben Schaltungsknoten. Der resultierende Strom an diesem Schaltungsknoten wird mit Hilfe eines dort angeschlossenen Kondensators zeitlich integriert, so daß eine Ausgangsregelspannung entsteht, die proportional dem zeit­ lichen Integral des festgestellten Phasenfehlers ist.

Bei dem soeben beschriebenen System bilden der Phasenver­ gleicher, die beiden Ladungsquellen und der Integrator den Phasenkorrekturteil der PLL-Schleife. Das Ausgangssignal die­ ses Phasenkorrekturteils betätigt wiederum einen spannungs­ steuerbaren Oszillator (VCO), dessen Ausgangssignal das ge­ regelte Signal f _v ist. Zwischen dem Bezugssignal und dem ge­ regelten Signal besteht ein Phasenfehler, bis die PLL-Schlei­ fe die Frequenz des geregelten Signals so weit verändert, bis sie praktisch gleich der Frequenz des Bezugssignals ist.

Bisher waren Phasenkorrekturschaltungen in PLL-Schleifen nicht in der Lage, kleine Phasendifferenzen zwischen Bezugs­ signal und geregeltem Signal festzustellen. Damit besteht zwischen der Phasenvoreilung und der Phasennacheilung eine tote Zone, in welcher die Phasenkorrekturschaltung der Schleife unempfindlich gegenüber kleinen Phasenfehlern ist. Die tote Zone ist im allgemeinen unerwünscht, weil dann, wenn die Schleife häufig Drifterscheinungen zeigt, der Schleifen­ rückkopplungsmechanismus die Drift solange nicht korrigieren kann, bis der Phasenfehler groß genug wird, um über die tote Zone der Phasenkorrekturschaltung hinauszukommen. Damit er­ möglicht die tote Zone eine zufällige Frequenzmodulation, wenn die Schleifenfrequenz und -phase von einem Ende der toten Zone zum anderen wandert, und diese Frequenzmodulation beeinträchtigt die spektrale Reinheit des PLL-Schleifen­ signals.

Die gesamte tote Zone eines PLL-Systems setzt sich aus mehre­ ren Quellen zusammen. So kann der Phasenvergleicher selbst eine tote Zone haben. Wenn der Phasenfehler sehr klein ist, werden dann weder Impulse U oder D erzeugt. Jedoch geht der Hauptanteil der toten Zone auf das Ansprechverhalten der Ladungsquelle auf die Impulse U und D zurück. Selbst wenn etwa der Phasendetektor eine ideale Kennlinie im Bereich um den Phasenfehler Null herum hat, dann würde eine tote Zone durch die minimale Einschaltzeit der Ladungsquelle allein hervorgerufen. Wenn der Phasenfehler sehr klein ist, dann können also die Impulse U und D so schmal sein, daß sie keine nennenswerte Wirkung auf das Ladungsquellenausgangssignal haben.

Zur Eliminierung solcher toter Zonen ist es aus der US-PS 36 10 954 und der GB 12 56 164 bekannt, bei einer digitalen Phasenvergleichsschaltung Stromquellen an einen Phasendis­ kriminator anzuschließen, der mit einer festen Verzögerung arbeitet. Jedoch lassen sich auf diese Weise die toten Zonen nur in begrenztem Ausmaß und nicht soweit verringern, wie es wünschenswert wäre.

Eine weitere Lösung dieses Problems der toten Zone besteht darin, dem Integrator absichtlich ein Leckverhalten zu geben. Dadurch sinkt das Integrationsausgangssignal mit der Zeit etwas, und dieses Absinken wird durch die Schleifenrückkopp­ lung gegensymmetriert. Jedoch ist diese Technik nicht empfehlenswert, weil dabei die Amplitude der Seitenbänder bei der Bezugsfrequenz ansteigt.

Auch ist es zur Verkleinerung der toten Zone aus der US- PS 40 23 116 bekannt, einen absichtlichen Fehlerimpuls in das Signal D einzuführen, welcher in dem von der Phasenver­ gleichsschaltung gelieferten Signal U einen kompensierenden Phasenfehlerimpuls hervorruft. Die Phasenvergleichs- und -korrekturschaltung wird somit praktisch außerhalb ihrer toten Zone betrieben. Eine solche Betriebsweise führt aber zu einem PLL-Ausgangssignal, das einen unerwünschten Phasen­ fehler hinsichtlich der Bezugsfrequenz enthält. Außerdem kann die Einführung von Fehlerimpulsen in eine PLL-Schleife das Übergangsverhalten der Schleife beeinträchtigen und die Empfindlichkeit des Systems gegen Zittererscheinungen ver­ größern.

Der im Anspruch 1 angegebenen Erfindung liegt die Aufgabe zugrunde, bei einer Phasenvergleichsschaltung die tote Zone noch weiter zu verringern.

Gemäß einem Gesichtspunkt der Erfindung erzeugt die Phasen­ vergleichsschaltung eines der Impulssignale U und D oder auch beide mit einer genügenden Amplitude und -dauer, um die zuge­ hörige Ladungs- oder Stromquelle in Betrieb zu halten, und zwar unabhängig davon, wie klein der Eingangsphasenfehler ist. Ein weiterer Gesichtspunkt liegt darin, für jeden Zyklus der Bezugsfrequenz sowohl das Signal U als auch das Signal D zu erzeugen, ohne Rücksicht darauf, wie klein der Phasenfehler ist. Selbst bei in Phase liegenden Eingangssignalen werden also Ausgangssignale U und D ausreichender Amplitude und Dauer geliefert, um die jeweiligen Ladungs- oder Stromquellen in Betrieb zu halten. Bei der dargestellten bevorzugten Aus­ führungsform enthält die digitale Phasenvergleichsschaltung eine Verzögerungseinrichtung, deren vorbestimmte Zeitver­ zögerung die minimale Zeitdauer der Ausgangsimpulse U und D bestimmt.

Die Erfindung wird nachfolgend anhand der beiliegenden Zeich­ nungen im einzelnen erläutert. Es zeigen:

Fig. 1 ein Blockschaltbild einer PLL-Schleife mit einer Phasenvergleichsschaltung gemäß der Erfindung,

Fig. 2 ein Schaltbild einer bevorzugten Ausführungsform einer Phasenvergleichsschaltung gemäß der Erfindung,

Fig. 3a das Verhalten einer Phasenvergleichsschaltung und einer Ladungsquelle nach dem Stande der Technik,

Fig. 3b das Verhalten einer Phasenvergleichsschaltung und einer Stromquelle gemäß der Erfindung, und

Fig. 4a-4g Zeitdiagramme zur Veranschaulichung des Verhaltens einer Phasen­ vergleichs- und Stromquellenschaltung gemäß Fig. 2 für jeweils verschiedene Zustände der Phasennacheilung, Phasenverriegelung und Phasenvoreilung zwi­ schen Bezugssignal und veränderlichem Eingangssignal.

Fig. 1 zeigt eine PLL-Schleife in Verwendung bei einem Frequenzsynthesizer für die Erzeugung genauer Vielfacher einer Bezugsfrequenz f _r. Ein solcher Frequenzsynthesizer eignet sich zur Regelung eines abstimm­ baren Geräteoszillators in einem Rundfunkempfänger. Das Ausgangssignal am Anschluß 24 hat eine Frequenz f₀, die das N-fache der Bezugsfrequenz f _r be­ trägt, wobei N eine vom Benutzer wählbare ganze Zahl ist.

Die PLL-Schleife besteht aus einen spannungssteuerbarem Oszillator VCO 20, einem programmierbaren Teiler 26 mit dem Teilerfaktor N, einer Bezugssignalquelle 10 und einer Phasenkorrekturschaltung 12. Letztere wiederum enthält eine Phasenvergleichsschaltung 11, eine erste Stromquelle 14, eine zweite Stromquelle 16 und einen Integrator 18. Der Oszillator 20 rea­ giert auf die Eingangsspannung auf dem Leiter 22 mit der Erzeugung eines Ausgangssignals am Anschluß 24, dessen Frequenz proportional zur Größe der Eingangsspannung ist. Das Ausgangssignal des Oszillators 20 wird einem programmierbaren Teiler 26 zugeführt, der die Frequenz des Oszillatorsignals um einen Faktor N teilt. Der Divisionsfaktor N läßt sich durch eine geeignete Einrichtung 28 wählen, wie etwa von Handschaltern zum programmierbaren Teiler 26 verlaufende parallele Eingänge.

Das frequenzgeteilte Ausgangssignal vom Teiler 26 wird dem Eingangsanschluß V der Phasenvergleichsschaltung 11 zugeführt. Der andere Eingangsanschluß R der Phasenvergleichsschaltung 11 erhält das Bezugssignal von der Quelle 10. Bei jedem Zyklus des Bezugssignals tritt an den beiden Eingangsanschlüssen R und V der Phasenvergleichsschaltung 11 ein Signalübergang auf, woraus Größe und Richtung jegliches Phasenfehlers bestimmt werden. Wenn die Phase des Signals am An­ schluß V der Signalphase am Anschluß R vorläuft, dann liefert die Phasen­ vergleichsschaltung 11 am Anschluß D ein Ausgangssignal in Form eines digitalen Impulssignals, dessen Dauer in proportionaler Beziehung zur Größe dieser Phasenvoreilung ist. Wenn umgekehrt die Phase des Signals am Anschluß V gegenüber der Phase des Signals am Anschluß R nacheilt, dann liefert die Phasenvergleichsschaltung 11 am Anschluß U ein digitales Impulssignal, dessen Dauer proportional der Größe dieser Phasennacheilung ist.

Die jeweiligen Ausgangssignale auf den Leitungen U und D werden entsprechenden Stromquellen 14 bzw. 16 zugeführt. Die Stromquelle 14 ist eine geschaltete Stromquelle, die unter Steuerung durch eine logische 0 am Anschluß U dem Integrator 18 einen Strom I _PU zuführt und unter Steuerung durch eine logische 1 dem Integrator 18 im wesentlichen keinen Strom zuführt. Entsprechend ist die Stromquelle 16 eine geschaltete Stromquelle, die unter Steuerung durch eine logische 0 am Anschluß D vom Integrator 18 einen Strom I _PD wegführt und unter Steuerung durch eine logische 1 keinen Strom vom Integrator 18 abzieht. Die Ströme I _PU und I _PD haben im wesentlichen dieselbe Größe, aber die ent­ gegengesetzte Polarität. Das Ausgangssignal des Integrators 18 ist eine Spannung, welche das zeitliche Integral des Stromes darstellt, der von den beiden Stromquellen 14 und 16 geliefert wird, und daher ist die Ausgangs­ spannung proportional der dem Integrator 18 zugeführten resultierenden Gesamt­ ladung. Da die geschalteten Stromquellen 14, 16 durch die Signale U bzw. D gesteuert werden, verhält sich die Änderung der Ausgangsspannung des Inte­ grators 18 proportional zu der Phasendifferenz oder den Phasenfehler zwischen den Eingangssignalen des Vergleichers an den Anschlüssen V und R. Das Aus­ gangssignal des Integrators 18 auf der Leitung 22 stellt das Regeleingangs­ signal für den Oszillator 20 dar.

Im Betrieb bewirkt die Schleifenrückkopplung vom Ausgang des Oszillators 20 zum Eingang des Phasendetektors 11 eine Phasenverriegelung des Ausgangssignals auf das Bezugssignal derart, daß die Frequenz des Ausgangssignals N mal so groß wie die Bezugsfrequenz ist. Driftet die Frequenz des Ausgangssignals 24 des Oszillators 20 derart, daß die Phase des geteilten Ausgangssignals am An­ schluß V der Phasenvergleichsschaltung 11 der Phase des Bezugsfrequenzsignals an seinem Eingang R vorauseilt, was einem Anwachsen der Oszillatorfrequenz entspricht, dann will die Dauer des Impulssignals am Anschluß D zunehmen. Das hat zur Folge, daß der Zeitraum, innerhalb dessen der Strom I _PD fließt, anwächst, was zu einem Absinken des Ausgangssignals des Integrators 18 auf der Leitung 22 führt. Ein solches Absinken läßt die Frequenz des Ausgangs­ signals des Oszillators 20 abnehmen, so daß die Frequenz dieses Ausgangs­ signals in eine feste Phasenbeziehung zu dem Bezugssignal gebracht wird. Driftet die Oszillatorausgangsfrequenz so, daß die Phasenlage am Anschluß V derjenigen des Bezugssignals an seinem Anschluß R nacheilt, was einer Abnahme der Oszillatorfrequenz entspricht, dann will die Dauer des Signalimpulses am Anschluß U ansteigen, und das hat die Wirkung, daß die Zeitdauer, wo der Strom I _PU fließt, zunimmt, und damit steigt auch das Ausgangssignal des Integrators 18 auf der Leitung 22 an. Dieses Ansteigen läßt die Frequenz des Ausgangssignals des Oszillators 20 anwachsen, so daß das Oszillatorausgangs­ signal in eine feste Phasen- und Frequenzbeziehung mit dem Bezugssignal kommt.

Die Phasenvergleichsschaltung 11 enthält ein NAND-Tor 30 mit zwei Eingängen und ein NAND-Tor 32 mit drei Eingängen, die zur Bildung eines ersten Flipflops über Kreuz gekoppelt sind; ein Paar NAND-Tore 34 und 36 mit je zwei Eingängen sind zu einem zweiten Flipflop über Kreuz gekoppelt; ein NAND-Tor 46 mit zwei Eingängen und ein NAND-Tor 48 mit drei Eingängen sind über Kreuz zu einem dritten Flipflop gekoppelt; und zwei NAND-Tore 42 und 44 mit je zwei Eingängen sind zu einem vierten Flipflop über Kreuz gekoppelt. Diese Flipflops sind mit einem NAND-Tor 38 und einer Verzögerungseinrichtung 40 zusammengeschaltet und arbeiten als Phasenvergleichsschaltung 11 gemäß der Erfindung. Im einzelnen wird das erste Flipflop 30, 32 unter Steuerung des Signals am Anschluß R über die Ver­ bindung vom Anschluß R mit einem Eingang des Tores 30 gesetzt. Das zweite Flipflop 34, 36 wird gesetzt aufgrund des Rücksetzzustandes des ersten Flip­ flops 30, 32 über eine Verbindung vom Ausgang des Tores 30 mit dem Eingang des Tores 34. Das erste Flipflop 30, 32 wird rückgesetzt unter Steuerung durch den Rücksetzzustand des zweiten Flipflops 34, 36 über eine Verbindung vom Ausgang des Tores 34 zu einem Eingang des Tores 32. Entsprechend wird das dritte Flipflop 46, 48 gesetzt unter Steuerung durch das Signal am Anschluß V über eine Verbindung vom Anschluß V zu einem Eingang des Tores 46. Das vierte Flipflop 42, 44 wird gesetzt aufgrund des Rücksetzzustandes des dritten Flipflops 46, 48 über eine Verbindung vom Ausgang des Tores 46 zum Eingang des Tores 44. Das dritte Flipflop 46, 48 wird rückgesetzt aufgrund des Rücksetzzustandes des vierten Flipflops 42, 44 über eine Verbindung vom Ausgang des Tores 44 zum Eingang des Tores 48.

Wenn alle vier Flipflops gesetzt sind, dann nimmt das Signal am Ausgang 40 b des NAND-Tores 38, welches der Verzögerungseinrichtung 40 zugeführt wird, einen niedrigen Wert an. Um einen vorbestimmten Zeitraum später nimmt das Signal am Ausgang 40 a der Verzögerungseinrichtung 40 einen niedrigen Wert an, so daß alle vier Flipflops über eine gemeinsame Verbindung vom Ausgang 40 a der Verzögerungseinrichtung zu den jeweiligen Eingängen der NAND-Tore 32, 48, 36 und 42 zurückgesetzt werden.

Phasenvergleichsschaltungen mit vier Flipflops, die in gleicher Weise wie die vier Flipflops des Phasenvergleichers 11 angeordnet sind, jedoch ohne die Ver­ zögerungseinrichtung 40 sind im Stande der Technik bekannt und beispielsweise im einzelnen in der Integrated Circuit Application Note, ICAN-601 der RCA Corporation beschrieben. Die Phasenvergleichsschaltung mit vier Flipflops (in einer Grundform und in Abwandlung gemäß einem Gesichtspunkt der hier beschriebenen Erfindung, nämlich mit der Verzögerungseinrichtung 40) hat Vorteile, weil sie einen großen Einfangbereich hat und keine Einschränkungen des Tastverhält­ nisses der zugeführten Eingangssignale auferlegt. Wie in der soeben erwähnten Application Note dargelegt ist, haben diese Phasen­ vergleichsschaltungen zwölf interne Zustände. Bei vier internen Zuständen, aufgrund der Eingangssignale an den Anschlüssen R und V, wird ein Ausgangssignal als logische 1 am Anschluß U und ein Ausgangssignal als logische 0 am Anschluß D geliefert. Vier andere interne Zustände ergeben bei entsprechenden Eingangs­ signalen an den Anschlüssen R und V eine logische 0 am Ausgang U und eine logische 1 am Ausgang D. Die restlichen vier internen Zustände führen zu logischen Einsen als Ausgangssignale an beiden Anschlüssen U und D. Die in der Publikation ICAN-601 beschriebene Phasenvergleichsschaltung hat keinen stabilen Zustand, in welchem die Signale an den Anschlüssen U und D beide eine logische 0 sind. Es ist bereits gesagt worden, daß die jeweiligen Ausgangsimpulse an den Anschlüssen U und D der Vergleichsschaltung entsprechende Stromquellen zur Zuführung oder Abführung von Strom an einem Ausgangsknoten steuern. Bei den bekannten Phasendetektoren kann eine tote Zone auftreten, weil bei kleinen Phasendifferenzen zwischen den Eingangssignalen der Vergleichsschaltung die Impulse U und D von so kurzer zeitlicher Dauer sind, daß sie kleiner als die Ein­ schaltzeit der jeweiligen Ladungs- oder Stromquellen sind (definiert als Laufzeitverzöge­ rung zuzüglich Anstiegszeit).

Die bekannte Phasenvergleichsschaltung wird gemäß der Erfindung so abgewandelt, daß sie nunmehr eine Verzögerungsschaltung 40 enthält, welche eine Verzögerung der Rücksetzzeit für die vier Flipflops bewirkt, so daß die Übergangszeit zwischen bestimmten Zuständen verlängert wird. Demnach verlängert sich die Zeitdauer zwischen stabilen Zuständen, während derer an den Anschlüssen U und D gleichzeitig eine logische 0 auftritt. Natürlich weist auch das NAND- Tor 38 von Haus aus eine Verzögerung auf, aufgrund deren eine endliche Über­ gangszeit zwischen bestimmten stabilen Zuständen auftritt, während derer die Signale an den Anschlüssen U und D beide eine logische 0 darstellen. Jedoch dauert ein solcher Zeitraum gleichzeitig auftretender Signale mit einer logischen 0, der durch die obenerwähnte normale Laufzeitverzögerung verursacht wird, nicht über eine nennenswerte Länge, die ausreichen würde, um das erörterte Totzonenproblem zu beseitigen. Ein weiterer Gesichtspunkt der Erfindung besteht somit darin, daß die Verzögerungsschaltung 40 eine genügend lange Verzögerungszeit ergibt, um einen Zeitraum eines Ausgangssignals entsprechend einer logischen 0 den Impulssignalen an beiden Anschlüssen U und D während je­ des Zyklus der Bezugsfrequenz genügend lange hinzu zu addieren, daß jede der Stromquellen 14, 16 eingeschaltet wird. Die infolge der endlichen Einschalt­ zeit der Stromquellen bedingte Totzeit wird eliminiert, weil die Verzöge­ rungsschaltung 40 den Ausgangsimpulsen U sowie D genügend Zeitdauer hinzu­ addiert, um die minimale Einschaltzeit jeder der Stromquellen auszugleichen, gleichgültig wie klein der Phasenfehler der Eingangssignale der Vergleichsschaltung ist. Während jedes Zyklus der Bezugsfrequenz wird daher jede Stromquelle eingeschaltet und so betrieben, daß sie mindestens eine gewisse vorbestimmte minimale Ladungsübertragung bewirkt. Die dem Integrator 18 zugeführte Gesamt­ ladung, welche gleich dem Unterschied zwischen den Ladungen von den Ladungs- bzw. Stromquellen 14 und 16 ist, ist gleich dem festgestellten Phasenfehler.

Gemäß Fig. 1 weist die Verzögerungsschaltung 40 mehrere in Reihe ge­ schaltete Logikinverter 2, 4, 6 und 8 auf. Der Eingang 40 b zu den in Reihe geschalteten Logikinvertern 2, 4, 6 und 8 ist so geschaltet, daß die vier Flipflops zurückgesetzt werden. Wird mehr Verzögerung benötigt, dann können der Reihenschaltung zusätzliche Inverter hinzugefügt werden.

Fig. 4d veranschaulicht die jeweiligen Ausgangssignale an den Anschlüssen U und D für einen Zustand der Phasenverriegelung. Unter Steuerung durch die negative Flanke des zum Zeitpunkt T 1 am Eingang R zugeführten Bezugssignals nimmt das Ausgangssignal am Anschluß U kurze Zeit später, nämlich zum Zeit­ punkt T 2, einen niedrigen Wert an. Die Verzögerung von T 1 bis T 2 ist gleich der Laufzeitverzögerung der NAND-Tore 30 und 32 in Fig. 1. Unter Steuerung durch die negative Flanke des geteilten Oszillatorsignals (Anschluß V), ebenfalls zum Zeitpunkt T 1 in Fig. 4d, nimmt das Ausgangssignal D kurze Zeit später zum Zeitpunkt T 3 einen niedrigen Wert an. Die Verzögerung von T 1 bis T 3 ist gleich der Laufzeitverzögerung der NAND-Tore 46 und 48 in Fig. 1. Das Ausgangssignal am Anschluß U nimmt wiederum nach einer Verzögerung einen hohen Wert an, welcher gleich der Summe der Laufzeitverzögerungen der NAND- Tore 30, 38 und 32 zuzüglich der Verzögerung der Verzögerungsschaltung 40 ist. Gleichermaßen geht das Ausgangssignal am Anschluß D nach einer Verzöge­ rung wieder auf einen hohen Wert, welcher gleich der Summe der Laufzeitver­ zögerungen der NAND-Tore 46, 38 und 48 zuzüglich der Verzögerung der Ver­ zögerungsschaltung 40 ist. Wenn man annehmen darf, daß die Verzögerungen aller Tore etwa gleich sind, dann beginnen im Zustand der Phasenverriegelung beide Impulse an den Anschlüssen U und D gleichzeitig, und beide haben die gleiche Impulsbreite T _D, wie Fig. 4d zeigt. Bei der bevorzugten Ausführungs­ form wird die Verzögerungsdauer der Verzögerungsschaltung 40 so gewählt, daß die minimale Impulsbreite T _D der Signale U und D gleich oder größer als die Impulsbreite ist, welche benötigt wird, um die Stromquellen 14 bzw. 16 einzuschalten.

Die Betriebsweise der Phasenvergleichsschaltung 11 für die verschiedenen Zustände von Phasenverzögerungs- und Phasenvoreilungsfehlern sind aus den Fig. 4a-4c bzw. 4e-4g ersichtlich. Man sieht, wie die Signalbreite am Anschluß U für drei Zustände zunehmender Phasenverzögerung, also T _{G 1}, T _{G 2} und T _{G 3} in den Fig. 4c, 4b bzw. 4a zunimmt. Bei zunehmender Phasenvoreilung bleibt die Signalbreite am Anschluß U bei T _D, wie die Fig. 4e, 4f und 4g zeigen. Die Signalbreite am Anschluß D wächst jedoch für drei Zustände zunehmender Phasenvoreilung, also T _{L 1}, T _{L 2} und T _{L 3} in den Fig. 4e, 4f bzw. 4g an. Bei zunehmender Phasennacheilung bleibt die Signalbreite am Anschluß D bei T _D, wie Fig. 4c, 4b und 4a zeigen. Damit liefert also der Phasendetektor 11 sowohl im Zustand der Phasenverriegelung als auch bei Zuständen von Phasen­ voreilungs- oder Phasennacheilungsfehlern Signale U und D mit einer Impuls­ breite, die größer als ein vorbestimmtes Minimum ist, welches zum Einschalten der Stromquellen 14 bzw. 16 notwendig ist. Der Gesamtwert oder resultierende Strom­ wert, der von beiden Stromquellen 14, 16 für den jeweiligen Zustand der Phasenvoreilung und -nacheilung geliefert wird, ist in den Fig. 4a-4g ver­ anschaulicht. Gemäß den Fig. 4a-4c ist dieser resultierende Strom positiv, hat eine vorbestimmte Größe und wird für eine Zeitdauer geliefert, die proportional der Größe der Phasennacheilung T _{G 3}, T _{G 2} bzw. T _{G 1} ist. In den Fig. 4e-4g ist der resultierende Strom negativ, hat eine vorbestimmte Größe und wird für eine Zeit­ dauer geliefert, die proportional der Phasenvoreilung T _{L 1}, T _{L 2} bzw. T _{L 3} ist.

Bei Phasenverriegelung, also gemäß Fig. 4d, wird keine Nettoladung zum Integrator 18 übertragen. Wenn auch anzunehmen ist, daß die jeweiligen Ausgangsimpulse an den Anschlüssen U und D im Phasenverriegelungszustand praktisch gleichzeitig auftreten, so ist auch in Betracht zu ziehen, daß die Stromausgangsimpulse von den Stromquellen 14, 16 wegen ungleicher Laufzeitverzögerungen in den Stromquellen 14, 16 zeitlich verschoben sein können. Jedoch verändern solche ungleichen Verzögerungen nicht die Netto­ ladung, welche dem Integrator 18 zugeführt bzw. von ihm weggeführt wird.

Fig. 3a veranschaulicht das Verhalten der Phasenvergleichsschaltung und der Strom­ quellen ohne die Verzögerungsschaltung 40. Für den jetzigen Zweck sei ange­ nommen, daß die Laufzeitverzögerung des NAND-Tores 38 genügend klein ist, daß ihre Auswirkungen vernachlässigbar sind. Die Kurve 80 zeigt die Impuls­ dauer über dem Phasenfehler für das Ausgangssignal U. Die durch eine ge­ strichelte Linie 62 a dargestellte Kurve veranschaulicht die Reaktion der Stromquelle 14 auf das Signal U. Für die Stromquellenkurve 62 a gibt die Vertikalachse die Gesamtladung wieder, welche dem Integrator 18 pro Zyklus der Bezugsfrequenz zugeführt oder von ihm weggeführt wird, und die Horizontal­ achse stellt den Phasenfehler dar, wie er durch den Phasendetektorvergleich der Signalübergänge während eines Zyklus der Bezugsfrequenz bestimmt wird. Man sieht, daß unterhalb einer gewissen minimalen Impulsbreite des Signals U, die kleiner als die Einschaltzeit für die Stromquelle 14 ist, die Strom­ quelle 14 keine Ladung liefert, so daß im Gebiet 70 a um den Phasenfehler Null herum keine Reaktion auftritt. Die Kurven 82 und 62 b veranschaulichen analoge Reaktionen für das Signal D bzw. die Stromquelle 16. Die tote Zone setzt sich aus den Bereichen 70 a und 70 b für kleine Werte der Phasenverzögerung und Phasenvoreilung zusammen.

Die ideale Übertragungskennlinie für einen Phasendetektor und Stromquellen gemäß der Erfindung ist in Fig. 3b gezeigt. Die Kurven 80 und 82 geben die Reaktion auf die Signale U bzw. D über dem Phasenfehler aufgetragen wieder. Die Kurve 64 zeigt das Verhalten der Stromquellen 14 auf das Signal U hin, die Kurve 66 zeigt das Verhalten der Stromquellen 16 auf das Signal D hin. Man beachte, daß die Stromquellen 14 und 16 so betrieben werden, daß sie beim Phasenfehler Null nicht mehr als ein vorbestimmtes Minimum an Ladung zuführen bzw. wegführen, wie durch die Punkte 65 bzw. 63 auf der Vertikal­ achse angedeutet ist. Die dem Integrator 18 zugeführte Gesamtladung wird durch die Summe der Kurven 64 und 66 als Kurve 62 dargestellt. Ein Anwachsen der Verzögerungsdauer der Verzögerungsschaltung 40 verschiebt die Kurven 64 und 80 nach oben und die Kurven 66 und 82 nach unten, und zwar um gleiche, entgegengesetzte Beträge, wobei jedoch die Gesamtübertragungskurve 62 im wesentlichen unverändert bleibt. Daher kann die Größe der durch die Ver­ zögerungsschaltung 40 eingeführten Verzögerung größer als die minimale Verzögerung sein, die benötigt wird, um die Ausgangsimpulse minimaler Breite zu liefern, welche zum Einschalten der Stromquellen 14 und 16 notwendig sind. Jedoch erhöht eine zusätzliche Verzögerung den Leistungsverbrauch der Schaltung und wirkt verstärkend auf Auswirkungen von Abweichungen zwischen den Stromquellen 14 und 16. Es ist daher am besten, einen Ver­ zögerungswert für die Verzögerungsschaltung 40 zu wählen, der nur wenig größer als derjenige Verzögerungswert ist, welcher Ausgangsimpulse minimaler Breite zum Einschalten der jeweiligen Stromquellen 14, 16 unter ungünstigsten Bedingungen hinsichtlich Herstellung und Material und Umgebung liefert.

Eine spezielle Ausführungsform der Phasenkorrekturschaltung 12 gemäß Fig. 1 ist in Fig. 2 gezeigt. Anschlüsse V _{CC 1}, V _{CC 2} und V _{CC 3} sind an ent­ sprechende Quellen geeigneter Bezugsspannungen angeschlossen. Als Beispiel sei V _{CC 1} mit 5 V, V _{CC 2} mit 10 V und V _{CC 3} mit 0 V angegeben. Anschlüsse V₁ und V₂ sind so geschaltet, daß Strom von einer nicht dargestellten Konstantstrom­ quelle zwischen ihnen fließt. Bei Zimmertemperatur betragen die Potentiale an den Anschlüssen V₁ und V₂ etwa 4,1 bzw. 4,8 V.

Die Phasenvergleichsschaltung 11 mit Transistoren Q 1 bis Q 18 und Q 40 bis Q 49 ist in bipolarer integrierter Injektionslogiktechnik (I²L-Technik) aufgebaut, wie es im Stande der Technik bekannt ist. Über Kreuz gekoppelte Transistoren Q 1 und Q 2 und ihre entsprechenden Strominjektionstransistoren Q 9, Q 10 bilden ein erstes Flipflop. Über Kreuz gekoppelte Transistoren Q 3 und Q 4 bilden mit ihren jeweiligen Strominjektionstransistoren Q 12 und Q 13 das zweite Flipflop. Über Kreuz gekoppelte Transistoren Q 7 und Q 8 bilden mit ihren jeweiligen Strominjektionstransistoren Q 16 und Q 17 das dritte Flipflop, und über Kreuz gekoppelte Transistoren Q 5 und Q 6 bilden mit ihren jeweiligen Strominjektionstransistoren Q 14 und Q 15 das vierte Flipflop.

Die vier Eingänge aufweisenden NAND-Tore 38 gemäß Fig. 1 umfassen nach Fig. 2 den Transistor Q 45 und seinen Strominjektionstransistor Q 40. Bei der I²L-Technik wird jeweils ein Eingang eines NAND-Tores dadurch gebildet, daß am Ausgangstransistor der vorangehenden Stufe eine getrennte Kollektor­ zone vorgesehen wird. Beispielsweise können die vier Eingänge des NAND-Tor- Transistors Q 45 hergestellt werden durch Verbindung einer separaten Kollektor­ zone (oder Kollektorbereich) von Q 1, Q 3, Q 6 und Q 7 zur Basis des Transistors Q 45. Die Verzögerungsschaltung 40 gemäß Fig. 1 wird nach Fig. 2 realisiert durch eine Reihenschaltung von vier invertierenden Pufferstufen, deren jede einen der Transistoren Q 46 bis Q 49 in Verbindung mit einem entsprechenden Strominjektionstransistor Q 41 bis Q 44 aufweist. Jeder Transistor Q 46 bis Q 49 ist mit vier separaten Kollektorzonen ausgebildet zur Verringerung seiner Schaltzeit, so daß auf diese Weise eine größere Gesamtzeitverzögerung reali­ siert wird. Als typisches Beispiel ergeben die vier Transistoren Q 46 bis Q 49 in Fig. 2 eine Signalverzögerung von 300 Nanosekunden bei 70 Mikroampere Vorspannung (Vorstrom) an jedem Tor. Wünscht man eine größere Verzögerung, dann können weitere Paare von Invertern in die Reihenschaltung eingefügt werden. An den Ausgangsanschlüssen U und D des Phasenvergleichers sind Strominjektionstransistoren Q 11 und Q 18 als aktive Pull-up-Elemente ange­ schlossen, welche entsprechende Ausgangsströme an die Stromquellen 14 bzw. 16 liefern.

Die Stromquelle 14 weist eine Konstantstromquelle Q 26 und einen Emitter­ widerstand 72 sowie einen Differenzverstärker Q 19, Q 20 und einen Konverter Q 23 mit symmetrischen Eingang und unsymmetrischem Ausgang sowie eine Strom­ spiegelverstärker-Ausgangsstufe Q 24, Q 25 auf. Die Basis von Q 26 ist an den Anschluß V _{B 1} angeschlossen, der mit einer Vorspannungsquelle verbunden ist, um den Transistor Q 26 so vorzuspannen, daß ein konstanter Strom durch seine Kollektor-Emitter-Hauptstromstrecke fließt. Dieser konstante Strom wird dem emittergekoppelten Differenzverstärkertransistorpaar Q 19, Q 20 zugeführt und je nach der Potentialdifferenz zwischen den Basen der Transistoren Q 19 und Q 20 umgeschaltet. Die Basis des Transistors Q 20, am Anschluß V _{B 2}, wird auf einem festen Vorspannungspotential gehalten, welches zwischen den Po­ tentialen an den Anschlüssen V₁ und V₂ liegt. Eine Vorspannungsquelle kann realisiert werden durch einen Spannungsteiler mit Widerständen gleichen Wertes, die in Reihe zwischen die Anschlüsse V₁ und V₂ geschaltet sind und deren Verbindungspunkt am Anschluß V _{B 2} liegt.

Wenn im Betrieb die Spannung am Anschluß U beim Potential V₁ liegt (weil der Transistor Q 2 leitet), entsprechend einem Logikausgangswert 0 am Anschluß U, dann wird der Transistor Q 20 leitend und der Transistor Q 19 ge­ sperrt, weil die Basisspannung des Transistors Q 20 wesentlich größer als diejenige des Transistors Q 19 ist. Der Transistor Q 23 mit aufgeteiltem Kollektor und der Widerstand 50 bilden einen Stromspiegelverstärker, dessen Eingangsstromkreis so geschaltet ist, daß er den vom Kollektor des Tran­ sistors Q 19 gelieferten Strom führt, und dessen Ausgangsstromkreis so ge­ schaltet ist, daß er den Strom liefert, der durch den Kollektor des Tran­ sistors Q 20 fließt, und dessen Bezugsanschluß an V _{CC 2} liegt. Da der Tran­ sistor Q 19 gesperrt ist und der Transistor Q 20 leitet, wird der Transistor Q 23 gesperrt und der Transistor Q 24 leitend. Die Transistoren Q 24 und Q 25 bilden einen weiteren Stromspiegelverstärker, der einen invertierten Aus­ gangsstrom I _PU liefert.

Wenn das Potential am Anschluß U bei V₂ liegt (weil der Pull-up-Transistor 11 leitet), entsprechend einem logischen Ausgangssignal 1 am Anschluß U, dann wird der Transistor Q 19 leitend und der Transistor Q 20 wird gesperrt, da die Basisspannung des Transistors Q 19 wesentlich größer als diejenige des Tran­ sistors Q 20 ist. In diesem Falle wird der Transistor Q 23 leitend und der Transistor Q 24 in den Sperrzustand vorgespannt. Somit arbeitet die Strom­ quelle 14 als geschaltete Stromquelle unter Steuerung durch das Signal am Anschluß U, um dem Integrator 18 einen Strom I _PU konstanter Größe zuzuführen, wenn das Signal am Anschluß U eine logische 0 darstellt, dagegen dann, wenn das Signal am Anschluß U eine logische 1 darstellt, dem Integrator 18 prak­ tisch keinen Strom zuzuführen.

Der Zweck des als Diode geschalteten Transistors 22 besteht im Schutz der Transistoren Q 20 und Q 23 für den Fall, daß beim Einschalten die Stromquelle, welche die Vorspannung an den Anschluß V _{B 2} an der Basis des Transistors Q 20 liefert, ihre Spannung aufbaut, ehe die Stromquelle, welche die Betriebs­ spannung an den Anschluß V _{CC 2} liefert, ihre Spannung aufgebaut hat. In diesem Falle würden nämlich die Kollektor-Basis-Übergänge der Transistoren Q 20 und Q 23 in Reihe in Durchlaßrichtung vorgespannt werden und es könnte zur Be­ schädigung eines oder beider dieser Transistoren kommen. Um solche Schäden zu vermeiden, wird ein in einer Richtung leitendes Stromleitungselement Q 22 zur Verbindung der Kollektoren der Transistoren Q 23 und Q 20 benutzt. Aus den gleichen Gründen wird zum Schutz einer Isolationsdiode, die als Teil des Widerstandes 50 gebildet wird, ein als Diode geschalteter Transistor Q 21 benutzt, der den anderen Kollektor des Transistors Q 23 mit dem Kollektor des Transistors Q 19 verbindet.

Die Stromquelle 16 weist einen Konstantstromquellentransistor Q 27 und einen Emitterwiderstand 74 sowie einen Differenzverstärker Q 28, Q 29, einen Konver­ ter Q 32 mit symmetrischem Eingang und unsymmetrischem Ausgang und eine Stromspiegelverstärker-Ausgangsstufe Q 33, Q 34 auf. Die Funktionsweise der Stromquelle 16 ist analog derjenigen der Stromquelle 14, wie oben be­ schrieben, zur Erzeugung eines Ausgangsstromes durch die Kollektor-Emitter- Strecke des Transistors Q 34. Jedoch hat die Stromquelle 16 einen zusätz­ lichen Stromspiegelverstärker mit Transistoren Q 35, Q 36 und Q 37 und Wider­ ständen 57, 58 und 59 zur Invertierung des dem Integrator 18 zugeführten Ausgangsstromes I _PD. Der zusätzliche Stromspiegelverstärker weist den Transistor Q 36 als Eingangselement und den Transistor Q 37 als Ausgangs­ element auf. Der Bezugsanschluß des Stromspiegelverstärkers Q 36, Q 37 ist an den Anschluß V _{CC 3} angeschlossen. Der Transistor Q 35 und der Widerstand 58 bilden einen Basisstromnebenschluß zur Verkleinerung des Basisstromfehlers. Emitter-Gegenkopplungs-Widerstände 57 und 59 verbessern die Anpassung der Eingangs- und Ausgangscharakteristika.

Somit ist die Stromquelle 16 eine geschaltete Stromquelle, die durch das Signal am Anschluß D gesteuert wird, um dem Integrator 18 einen Strom I _PD konstanter Größe zu entnehmen, wenn das Signal am Anschluß D eine logische 0 darstellt, dagegen dann, wenn das Signal am Anschluß D eine logische 1 dar­ stellt, dem Integrator 18 praktisch keinen Strom zu entnehmen. Beide Strom­ quellen 14 und 16 werden so gut wie möglich übereinstimmend ausgebildet, damit sie Ausgangsströme gleicher Größe und entgegengesetzter Polarität liefern, so daß bei Einschaltung beider Stromquellen dem Integrator 18 insgesamt kein Strom zugeführt wird.

Eine Ausführungsform des Integrators 18 ist in Fig. 2 als Tiefpaßfilter mit Widerständen 54 und 55 sowie Kondensatoren 56 und 57 dargestellt. Die Ausgangsspannung am Anschluß 22 dieses Filters stellt unter der Annahme, daß die Kondensatoren 56 und 57 keine Leckströme führen und daß am Anschluß 22 keine Belastung anliegt, das zeitliche Integral des dem Kondensator 56 zugeführten Stromes dar. Damit ist die Ausgangsspannung am Anschluß 22 pro­ portional der gesamten von den Ladungspumpen 14 und 16 gelieferten Netto­ ladung. Alternative Integratorausführungen können aktive Elemente wie Operationsverstärker enthalten, damit die Ausgangsspannung proportional dem zeitlichen Integral des Stromes I _PU und I _PD ist. Es können auch andere Typen aktiver oder passiver Integratoren in Verbindung mit einem steuer­ baren Oszillator verwendet werden, solange ein Ausgangsregelsignal an den nachgeschalteten geregelten Oszillator geliefert wird, welches ein Maß für die von den Stromquellen 14 und 16 gelieferte Gesamtladung ist.

Claims (10)

1. Digitale Phasenvergleichsschaltung zur Lieferung eines der Phasendifferenz zweier Eingangssignale entsprechenden Ausgangssignals mit vier Flipflops, die jeweils einen Setz- und einen Rück­ setzeingang aufweisen und funktionsmäßig folgendermaßen zu­ sammengeschaltet sind:

• - das erste Flipflop (30, 32) ist durch das erste Eingangs­ signal setzbar,
• - durch Rücksetzen des ersten Flipflops ist das zweite Flip­ flop (34, 36) setzbar und durch Rücksetzen des zweiten Flip­ flops ist auch das erste Flipflop rücksetzbar,
• - das dritte Flipflop (46, 48) ist durch das zweite Eingangs­ signal setzbar,
• - durch Rücksetzen des dritten Flipflops ist das vierte Flip­ flop (42, 44) setzbar und durch Rücksetzen des vierten Flip­ flops ist auch das dritte Flipflop setzbar,
• - in Abhängigkeit vom Zustand des ersten Flipflops (30, 32) wird ein erster digitaler Ausgangsimpuls erzeugt,
• - in Abhängigkeit vom Zustand des dritten Flipflops (46, 48) wird ein zweiter digitaler Ausgangsimpuls erzeugt,

mit einer Logikschaltung (38), welche die vier Flipflops beim Vorliegen von deren Setzzuständen zurücksetzt, und mit zwei schaltbaren Stromquellen, deren erste (14) in Ab­ hängigkeit von dem ersten und deren zweite (16) in Abhängig­ keit von dem zweiten digitalen Ausgangsimpuls einen vorbe­ stimmten Strom an einen Schaltungspunkt liefert bzw. von ihm wegführt, und deren Einschaltzeiten länger als die minimale Dauer der digitalen Ausgangsimpulse bei kleinen Phasendiffe­ renzen zwischen den Eingangssignalen sind, so daß im Bereich zwischen Phasenvor- und -nacheilung eine tote Zone auftritt, dadurch gekennzeichnet, daß zur Vergrößerung der minimalen Dauer der digitalen Aus­ gangsimpulse eine Verzögerungsschaltung (40) zum Verzögern des Rücksetzens der vier Flipflops (30, 32; 34, 36; 46, 48; 42, 44) durch die Logikschaltung (38) vorgesehen ist.

2. Phasenvergleichsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Verzögerung der Verzögerungsschaltung (40) mindestens gleich der zum Einschalten der beiden Strom­ quellen (14, 16) erforderlichen minimalen Dauer der digitalen Ausgangsimpulse ist.

3. Phasenvergleichsschaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Verzögerung etwas größer als die minimale Dauer der digitalen Ausgangsimpulse ist.

4. Phasenvergleichsschaltung nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß die Logikschaltung (38, 40) eine Torschaltung (38) mit vier Eingangsanschlüssen enthält, die mit jeweils einem Ausgangsanschluß der vier Flipflops (30, 32; 34, 36; 48; 42, 44) verbunden sind, derart, daß die Tor­ schaltung dann ein Ausgangssignal liefert, wenn die vier Flipflops in ihrem Setzzustand sind, und daß die Verzögerungs­ schaltung (40) zwischen den Ausgang der Torschaltung (38) und die Rücksetzanschlüsse der vier Flipflops geschaltet ist.

5. Phasenvergleichsschaltung nach Anspruch 4, dadurch gekennzeichnet, daß die Verzögerungsschaltung (40) mehrere in Reihe geschaltete logische Inverter (2, 4, 6, 8) enthält.

6. Phasenvergleichsschaltung nach Anspruch 1, 2 oder 3, gekennzeichnet durch einen am Schaltungsausgang vorgesehenen Integrator (18) zur Lieferung einer Ausgangsregelspannung, welche ein Maß für den an den Integrator (18) gelieferten resultierenden Strom ist.

7. Phasenvergleichsschaltung nach Anspruch 6, gekenn­ zeichnet durch einen regelbaren Oszillator (20), dessen Aus­ gangssignal eine zu der Ausgangsregelspannung proportionale Frequenz hat und das zweite Eingangssignal für die Phasen­ vergleichsschaltung bildet.

8. Phasenvergleichsschaltung nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß die beiden geschalteten Strom­ quellen (14, 16) jeweils einen Differenzverstärker mit folgen­ dem Aufbau aufweisen:

• - ein erster und ein zweiter Transistor (Q 19, Q 20; Q 28, Q 29) sind mit jeweils einer ersten ihrer beiden, eine Haupt­ stromstrecke definierenden Hauptelektroden zusammen an eine Konstantstromquelle (Q 26; Q 27) angeschlossen, die ihrerseits mit einer Betriebsspannungsklemme (V _{CC 3}) ver­ bunden ist,
• - die Steuerelektrode des ersten Transistors (Q 19, Q 28) ist mit einem Schaltsignaleingang (U; D) und die Steuerelektrode des zweiten Transistors (Q 20; Q 29) ist mit einer Vorspan­ nungsquelle (V _B2) verbunden,
• - die zweite Hauptelektrode des ersten Transistors ist mit dem Eingang eines Stromspiegelverstärkers (Q 23; Q 32) ver­ bunden, der mit einem Bezugseingang an einer zweiten Be­ triebsspannungsquelle (V _{CC 2}) liegt,
• - und die zweite Hauptelektrode des zweiten Transistors ist mit dem Ausgang des Stromspiegelverstärkers und mit dem Schaltungsausgang verbunden.

9. Phasenvergleichsschaltung nach Anspruch 8, dadurch gekennzeichnet, daß der Eingangs- bzw. Ausgangsanschluß des Stromspiegelverstärkers (Q 23, Q 32) mit der zweiten Haupt­ elektrode des ersten bzw. zweiten Transistors (Q 19; Q 28 bzw. Q 20; Q 29) jeweils über ein in einer Richtung stromleitendes Element (Q 21, Q 22; Q 30, Q 31) verbunden ist, welches in Durch­ laßrichtung für den die Hauptstromstrecken der beiden Tran­ sistoren (Q 19, Q 20; Q 28, Q 29) durchfließenden Strom gepolt ist.