DE3033351A1

DE3033351A1 - Cmi-codierer

Info

Publication number: DE3033351A1
Application number: DE19803033351
Authority: DE
Inventors: Horst Dipl.-Ing. 8021 Hohenschäftlarn Müller
Original assignee: Siemens AG; Siemens Corp
Current assignee: Siemens AG; Siemens Corp
Priority date: 1980-09-04
Filing date: 1980-09-04
Publication date: 1982-04-15

Description

CMI-Codierer
Die Erfindung bezieht sich auf einen CMI-Codierer mit einem ersten D-Flipflop, dessen D-Eingang mit dem Codierereingang verbunden ist, und mit einem JK-Flipflop, dessen J-Eingang und dessen K-Eingang mit dem Q-Ausgang des ersten D-Flipflops verbunden sind.
Ein derartiger Codierer ist aus dem Preliminary Service Manual, 3762A, Data Generator, Hewlett Packard, S. 8-16 und 8-51 bekannt.
Bei digitalen Übertragungssystemen werden zur Realisierung einheitlicher Durchschalte- und Verteilebenen vom International Telegraph and Telephone Consultative Committee für die einzelnen Hierarchiestufen im CCITT-Orange-Book, Vol. III-2, International Telecommunication Union, Genf, 1977 ganz bestimmte Schnittstellen empfohlen. Die Signalart bzw. Codierung und die Signalform dieser Schnittstellensignale sind in entsprechenden CCITT-Empfehlungen definiert. Für die 140-Mbit/s-Schnittstelle wird in der Empfehlung G.703 der CMI-Code (coded mark inversion) festgelegt (Seiten 402 bis 405).
Der CMI-Code ist ein zweistufiger NRZ-Code (non-returnto-zero), bei dem eine binäre Null unabhängig vom vorhergegangenen Bit durch einen negativen Zustand in der ersten Hälfte und einen positiven Zustand in der zweiten Hälfte des Bitintervalls dargestellt wird. Eine binäre Eins wird abwechselnd durch einen positiven und einen negativen Zustand dargestellt. Dieses Codiergesetz zeigt Fig. 1. In dieser bedeutet B einen binären Code, Al und A2 Pegel des CMI-Codes und t die Dauer eines Bitintervalls.
Eine wesentliche Eigenschaft des CMI-Codes besteht daring, daß nach spätestens drei binären Zeichen im CMl-codierten Signal eine negative Flanke auftritt.
Die vorstehend genannte Empfehlung G.703 gibt die aus den Fig. 2 und 3 ersichtlichen Toleranzbedingungen für die Impulsform-des Ausgangssignals an. Diese lassen für die negativen Flanken des CMI-Signals - wegen des daraus abgeleiteten Taktsignals - nur einen sehr geringen zeitlichen Jitter zu (maximal + lOOps). Für die positiven Flanken darf dieser Jitter größere Werte annehmen (maximal + 350ps bzw. + 500 ps). Die gestrichelten Linien zeigen die nominellen Impulse.
Aufgabe der Erfindung ist es, einen CMI-Codierer zu realisieren, der dieses Toleranzschema erfüllt und außerdem keine Abgleicharbeiten im Prüffeld erfordert.
Ausgehend von dem CMI-Codierer der einleitend geschilderten Art wird diese Aufgabe erfindungsgemäß dadurch gelöst, daß ein erstes NOR-Gatter vorgesehen ist, dessen erste Eingang mit dem Q-Ausgang des JK-Flipflops und dessen zweiter Eingang mit dem Ausgang des ersten D-Flipflops verbunden sind, daß ein zweites D-Flipflop vorgesehen ist, dessen D-Eingang mit dem Ausgang des ersten NOR-Gatters verbunden ist, daß ein zweites NOR-Gatter vorgesehen ist, dessen erster Eingang mit den Q-Ausgang des zweiten D-Flipflops verbunden ist, daß ein erstes ODER-Gattvr vorgesehen ist, dessen erster Eingang mit dem Ausgang des zweiten NOR-Gatters und dessen Ausgang mit dem Codiererausgang verbunden sind, daß ein drittes NOR-Gatter vorgesehen ist, dessen erster Eingang mit einem Takteingang und den dynamischen Eingängen des ersten D-Flipflops und des JK-Flipflops und dessen Ausgang mit dem dynamischen Eingang des a eiten D-Flipflops sowie mit dem zweiten Eingang des zweiten NOR-Gatters verbunden sind und dessen zweiter Eingang offen ist, daß ein zweites ODER-Gatter vorgesehen ist, dessen erster Eingang mit dem ersten Eingang des dritten NOR-Gatters verbunden ist und dessen zweiter Eingang offen ist, daß ein drittes ODER-Gatter vorgesehen ist, dessen erster Eingang mit dem zweiten Eingang des ersten NOR-Gatters und dessen zweiter Eingang mit dem Q-Ausgang des JE-Flipflops verbunden sind, daß ein viertes NOR-Gatter vorgesehen ist, dessen erster Eingang mit dem Ausgang des zweiten ODER-Gatters, dessen zweiter Eingang mit dem Ausgang des dritten ODER-Gatters und dessen Ausgang mit dem zweiten Eingang des ersten ODER-Gatters verbunden sind, daß ein viertes ODER-Gatter vorgesehen ist, dessen Eingänge den Eingängen des vierten NOR-Gatters parallelgeschaltet sind und daß ein fünftes NOR-Gatter vorgesehen ist, dessen erster Eingang mit dem Ausgang des vierten ODER-Gatters und dessen Ausgang wired or mit dem Ausgang des vierten NOR-Gatters und mit dem zweiten Eingang des ersten ODER-Gatters verbunden sind und dessen zweiter Eingang offen ist.
Vorteilhaft ist es dabei, wenn das dritte NOR-Gatter und das zweite ODER-Gatter einerseits und das vierte NOR-Gatter und das vierte ODER-Gatter andererseits durch ODER-Gatter in ECL-Technik realisiert sind, die einen zusätzlichen invertierenden Ausgang und gleiche Laufzeiten zwischen den Eingängen und Ausgängen aufweisen.
Anhand eines AusfUhrungsbeispiels wird die Erfindung nachstehend näher erläutert.
Fig. 4 zeigt einen erfindungsgemäßen CMI-Codierer, Fig. 5 zeigt ein Impulsdiagramm zum Codierer nach Fig. 4 und Fig. 6 zeigt eine Zusammenfassung eines NOR-Gatters und eines ODER-Gatters zu einem ODER-Gatter mit einem invertierenden und einem nichtinvertierenden Ausgang.
Der erfindungsgemäße CMI-Codierer nach Fig. 4 enthält zwischen dem Eingang E und dem Ausgang A D-Flipflops D7 und D2, ein JK-Flipflop JE, NOR-Gatter N1, N2, N4 und N5 und. ODER-Gatter 01, 03 und 04. Die Taktversorgung enthält einen Takteingang T, ein NOR-Gatter N3 und ein ODER-Gatter 02.
al bis a6 zeigen in Fig. 4 die Schaltungspunkte und in Fig. 5 die an diesen Schaltungspunkten auf tretenden Impulse.
An den Eingang E wird ein binäres Signal E gelegt und mit einem 140-MHz-Takt T durch das D-Flipflop D1 übernommen.
An dessen Q-Ausgang erscheint der Puls a1. Wenn dieses Signal auf logisch "1" liegt, ändert das Signal a2 am Q-Ausgang des JK-Flipflops JK. seinen logischen Zustand mit jeder positiven Taktflanke. Solange das Signal a1 auf logisch »0" liegt, behält das Signal a2 seinen logischen Zustand bei. Bei jedem zweiten geradzahligen Eins-Bit des Signals a1 tritt am Ausgang des NOR-Gatters Nl im Puls a3 ein positiver Impuls auf. Bei jedem ungeradzahligen Sins-Bit des Signals al wird am Ausgang des ODER-Gatters 03 ein negativer Impuls im Puls a4 abgegeben. Das Signal a3 erscheint am Ausgang des D-Flipflops D2 im Puls aS um eine halbe Taktperiode verzögert und wird in dem NOR-Gatter N2 mit dem invertierten Takt T verknüpft. Das Ausgangssignal des NOR-Gatters N4 wird mit dem Ausgangssignal des ODER-Gatters 04 wired-or-verknüpft, , das durch,das NOR-Gatter N5 zusätzlich verzögert wird. Durch letzteres wird vermieden,daß nach der ODER-Verknüpfung der beiden Signale a6 und a7 im Ausgangssignal A am Ausgang A Impulsspitzen auftreten.
Wie man an Hand des Impulsdiagramms in Fig. 5 erkennt, werden sämtliche negativen Flanken des CMI-Signals am Ausgang A durch die Verknüpfung mit dem invertierten Takt T im NOR-Gatter N2 erzeugt. Wenn die negativen Flanken des Taktsignals T jitterfrei angeboten werden, sind die negativen Flanken des CMI-Signals ebenfalls jitterfrei, da man annehmen dar, daß die Laufzeit der Signale durch das NOR-Gatter N3, durch das NOR-Gatter N2 und durch das ODER-Gatter 01 konstant ist. Die positiven Flanken der CMI-codierten 11Einsen1, werden ebenfalls von den negativen Flanken des Taktsignals T abgeleitet, so daß diese ebenfalls in einer starren Phasenbeziehung zu den negativen Flanken des CMI-Signals stehen. Die positiven Flanken der CMI-codierten "Nullen" werden hingegen von der positiven Flanke des Taktes abgeleitet. Durch Variieren des Tastverhältnisses des Taktes läßt sich somit dieLage der positiven Flanke der CMI-codierten nullen verschieben. Im Prüffeld muß somit lediglich das Tastverhältnis des Taktes T derart eingestellt werden, daß die Impulsschemata nach den Fig. 2 und 3 erfüllt sind. Weitere Abgleicharbeiten treten nicht auf.
Fig. 6 zeigt ein ODER-Gatter G1 mit einem invertierten und einem nichtinvertierten Ausgang, wie es als ECL-Baustein das NOR-Gatter N3 und das ODER-Gatter 02 ersetzen kann.
3 Patentansprüche 6 Figuren

Claims

Patentansprüche 1. CMI-Codierer mit einem ersten D-Flipflop, dessen D-Eingang mit dem Codierereingang verbunden ist und mit einem JK-Flipflop, dessen J-Eingang und dessen K-Eingang mit dem Q-Ausgang des ersten D-Flipflops verbunden sind, dadurch gekennzeichnet, daß ein erstes NOR-Gatter (N1) vorgesehen t, dessen erster Eingang mit dem Q-Ausgang des JE-Flipflops (JK) und dessen zweiter Eingang mit dem Ausgang des ersten D-Flipflops (D1) verbunden sind, daß ein zweites D-Flipflop (D2) vorgesehen ist, dessen D-Eingang mit dem Ausgang des ersten NOR-Gatters (N1) verbunden ist, daß ein zweites NOR-Gatter (N2) vorgesehen ist, dessen erster Eingang mit dem'Q-Ausgang des zweiten D-Flipflops (22) verbunden ist, daß ein erstes ODER-Gatter (01) vorgesehen ist, dessen erster Eingang mit dem Ausgang des zweiten NOR-Gatters (N2) und dessen Ausgang mit dem Codiererausgang (A) verbunden sind, daß ein drittes NOR-Gatter (N3) vorgesehen ist, dessen erster Eingang mit einem Takteingang (T) und den dynamischen Eingängen des ersten D-Flipflops (D1) und des JK-Flipflops (JK) und dessen Ausgang (T) mit dem dynamischen Eingang des zweiten D-Flipflops (D2) sowie mit dem zweiten Eingang des zweiten NOR-Gatters (N2) verbunden sind und dessen zweiter Eingang offen ist, daß ein zweites ODER-Gatter (02) vorgesehen ist, dessen ersterEingang mit dem ersten Eingang des dritten NQR-Gatters (N3) verbunden ist und dessen zweiter Eingang offen ist, daß ein drittes ODER-Gatter (03) vorgesehen ist, dessen erster Eingang mit dem zweiten Eingang des ersten NOR-Gatters (N1) und dessen zweiter Eingang mit dem :Ausgang des JK-Flipflops (JK) verbunden sind, daß ein viertes NOR-Gatter (N4) vorgesehen ist, dessen erster Eingang mit dem Ausgang des zweiten ODER-Gatters (02), dessen zweiter Eingang mit dem Ausgang des dritten ODER-Gatters (03) und dessen Ausgang mit dem zweiten Eingang des ersten ODER-Gatters (01) verbunden sind, daß ein viertes ODER-Gatter (04) vorgesehen ist, dessen Eingänge den Eingängen des vierten NOR-Gatters (N4) parallelgeschaltet sind und daß ein fünftes NOR-Gatter (N5) vorgesehen ist, dessen erster Eingang mit dem Ausgang des vierten ODER-Gatters (04) und dessen Ausgang wired or mit dem Ausgang des vierten NOR-Gatters und mit dem zweiten Eingang des ersten ODER-Gatters (01) verbunden sind und dessen zweiter Eingang offen ist (Fig. 4).
2. CMI-Codierer nach Anspruch 1, dadurch gekennzeichnet, daß das dritte NOR-Gatter (N3) und das zweite ODER-Gatter (02) einerseits und das vierte NOR-Gatter (N4) und das vierte ODER-Gatter (04) andererseits durch ODER-Gatter (G1, G2) in ECL-Technik realisiert sind, die einen zusätzlichen invertierenden Ausgang und gleiche Laufzeiten zwischen den Eingängen und Ausgängen aufweisen (Fig. 6).
3. CMI-Codierer nach Anspruch 1 oder 2, g e k e n n z e 1 c h n e t d u r c h die Verwendung in einer 140-Mbit/s-Schnittstelle eines Nachrichtenübertragungasystems für Fulscodemodulation.