DE3030994C2 - - Google Patents

Description

Die Erfindung bezieht sich auf einen MOS-Speicher mit direktem Zugriff nach dem Oberbegriff des Patentanspruchs 1.

Dynamische MOS-Speicher dieser Art sind aus den US-PS'n 35 14 765, 36 78 473 und 40 28 557 bekannt.

Mit zunehmender Packungsdichte und Kapazität der Speicher nimmt der Einfluß von Widerstands- und Kapazitätsungleichgewichten auf den Einzelleitungen von Leitungspaaren, verbunden mit entsprechenden Signalunschärfen zu.

Der Erfindung liegt die Aufgabe zugrunde, den MOS-Speicher so zu verbessern, daß eine ausgeprägte Lesesignalwiedergabe und damit ein weniger störungsanfälliger Betrieb gewährleistet ist.

Diese Aufgabe wird bei dem gattungsgemäßen MOS-Speicher mit den kennzeichnenden Merkmalen des Patentanspruchs 1 gelöst.

Die kräftige Potentialanhebung der auf einem höheren Potential befindlichen Bitleitung des Bitleitungspaars sorgt für eine deutliche Zustandsabbildung auf den Bitleitungen und vermindert unerwünschte Kapazitäts- und Widerstandseinflüsse sowie Asymmetrien in der Speicheranordnung. Im Ergebnis sorgt die Erfindung eine verbesserte Funktionsweise, wobei sich die Komponenten der Potential-Anhebeeinrichtung relativ einfach in den Speicher eingliedern lassen.

Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Im folgenden wird die Erfindung anhand eines in der Zeichnung dargestellten Ausführungsbeispiels näher erläutert. In der Zeichnung zeigen

Fig. 1 ein Blockdiagramm zur Veranschaulichung des generellen Aufbaus des erfindungsgemäßen MOS- Speichers;

Fig. 2 eine Draufsicht zur Veranschaulichung des Aufbaus der Speicher- und Hilfszellen mit ihrer Anordnung entlang der Bit- und Wortleitungen bei dem Speicher gemäß Fig. 1;

Fig. 3 ein elektrisches Schaltbild eines bevorzugten Ausführungsbeispiels des Leseverstärkers, gefalteter Bitleitungen, Speicherzellen und anderer bei dem Speicher gemäß Fig. 1 verwendeten Schaltungen;

Fig. 4 eine grafische Darstellung verschiedener Wellenformen, die beim Betrieb des Speichers gemäß Fig. 1 entstehen;

Fig. 5 ein elektrisches Schaltbild eines Plattenpotentialgenerators, der zur Erzeugung eines an die Kapazitäten der Speicherzellen angelegten Plattenpotentials dient;

Fig. 6 eine elektrische Schaltung eines bei dem Speicher gemäß Fig. 1 verwendeten Puffers; und

Fig. 7 ein Blockdiagramm zur Veranschaulichung der Bezugspotentialgeneratoren für die Hilfszellen bei dem Speicher gemäß Fig. 1.

Beschrieben wird ein MOS-Speicher mit direktem bzw. wahlfreiem Zugriff (RAM) in integrierter Schaltungstechnik. Der Speicher ist von der allgemeinen Art, bei der Ein-Transistor-Zellen mit dynamischer Speicherung Verwendung finden. In der folgenden Beschreibung werden verschiedene Detailangaben, so z. B. besondere Bitanzahlen, Potentiale usw. gemacht, um die Erfindung dem Wesen nach besser verständlich zu machen. Es ist jedoch für den Fachmann klar, daß die Erfindung selbst nicht an diese besonderen Detailangaben gebunden ist. In anderen Fällen werden bekannte Schaltungsanordnungen nur in Blockform angegeben, um das Wesen der Erfindung nicht mit unnötigen Details zu belasten.

Das beschriebene Ausführungsbeispiel des Speichers ist ein 64 k- (65.536 Bits) Speicher mit einer extern erscheinenden Organisation von 64 k×1. Der Speicher erhält 16 Adressensignale, die auf 8 Adressenleitungen im Zeitmultiplex zur Verfügung stehen. Der gesamte Speicher ist auf einem einzigen p-leitenden Siliziumsubtrat von angenähert 48.000 mils² (=0,31 cm²) Fläche hergestellt. Jede Zelle hat eine Fläche von etwa 0,3 mils² (=1,94× 10^-6 cm²). Eine einzige Betriebsspannungsquelle von +5 Volt (V _CC) wird zum Betrieb des Speichers verwendet.

Die besondere MOS-Technologie für den Aufbau dieses Speichers ist allgemein in der US-PS 40 52 229 beschrieben. Das in dieser Patentschrift beschriebene Verfahren führt zu unterschiedlichen Transistortypen, von denen jeder eine andere Schwellenspannung hat. Ein p-leitendes Siliziumsubstrat mit hohem spezifischen Widerstand (50 Ohm cm) wird verwendet, das zu Bauelementen hoher Mobilität bei niedrigem Handeffekt (body effect) führt. Eine bei dem Speicher verwendete Transistorart ist ein Transistor des Anreicherungstyps mit einer Schwellenspannung von etwa 0,7 Volt. Das normierte Feldeffekttransistorsymbol wird in der Zeichnung zur Bezeichnung dieser Transistorart verwendet, so z. B. des Transistors 46 gemäß Fig. 3.

Die in dem Speicher verwendete zweite Transistorart ist ein Transistor des Verarmungstyps mit einer Schwellenspannung von etwa -2,55 Volt. Das in der Zeichnung für diese Transistorart verwendete Symbol ist dasjenige des Transistors 48 der Fig. 3. Die dritte Transistorart, die bei dem beschriebenen Speicher verwendet wird, hat eine Schwellenspannung von etwa 0 Volt. In typischer Herstellung liegt die Schwellenspannung dieser Bauelemente im Bereich zwischen -0,3 bis +0,2 Volt. Dieses Bauelement wird in der folgenden Beschreibung als "0" Schwellentransistor oder -bauelement bezeichnet, da sein Schwellenwert angenähert 0 Volt ist. Das Symbol für dieses Bauelement enhält eine kleine "0" unter der Gate-Elektrode, wie beispielsweise bei dem Transistor 98 gemäß Fig. 5 zu sehen ist.

Gemäß Fig. 1 enthält die interne Organisation des Speichers 4 16-k-Zellengruppen, die jeweils von einer Reihe bzw. Zeile von Hilfszellen zweigeteilt sind. Je 8-k-Gruppe 15 ist also von Hilfszellen 17 zweigeteilt. Jede der 16-k- Zellengruppen teilt sich mit einer anderen 16-k-Zellengruppe in einem gemeinsamen Zeilendekodierer 19. Die Zeilendekodierer 19 wählen Wortleitungen in der Anordnung. Ferner teilt sich jede der 16-k-Zellengruppen mit einer anderen 16-k-Zellengruppe in die Spaltendekodierer 22. Die Dekodierer 22 wählen Bitleitungen in der Anordnung.

Wie oben erwähnt der Speicher eine 16-Bit-Adresse, die im Zeitmultiplex in zwei Adressengruppen (Zeilenadressen und Spaltenadressen) unterteilt ist. Diese Adressen sind in der Darstellung an Adressenpuffer 12 angekoppelt. Die Steuersiganle, z. B. das Zeilenadressensignal , das Spaltenadressensignal , das Schreibbereitschaftssignal , sind an Puffer 13 angekoppelt. Die bevorzugte Ausbildung dieser Puffer wird im Zusammenhang mit Fig. 6 näher erläutert. Die Dekodierer sind bekannte Standarddekodierer.

Der Speicher wird unter Verwendung eines 128-Zyklus- Regenerierungsschemas regeneriert. Dieses Regenerierungsschema ist zusammen mit der allgemeinen Logik für die Steuersignale , und (WE) in der US-PS 40 79 462 beschrieben.

Die Leseverstärker sind zu beiden Seiten der Spaltendekodierer 22 angeordnet. Einer dieser Leseverstärker 44 ist als Blockschaltbild in Fig. 1 und in genauerer Schaltungsanordnung in Fig. 3 gezeigt. Die Bitleitungen, im folgenden Bitleitungshälften genannt, die häufig bei diesen kreuzgekoppelten Abtastverstärkern verwendet werden, erstrecken sich von entgegengesetzten Seiten des Abtastverstärkers in die Anordnung bzw. Matrix. Bei dem beschriebenen Ausführungsbeispiel sind jedoch die Bitleitungshälften gefaltet und erstreckt sich nebeneinander in die Anordnung bzw. Matrix, wie dies durch die mit dem Leseverstärker 44 verbundenen Leitungsabschnitte 53 und 54 gezeigt ist. Diese Leitungen sind auch in Fig. 3 gezeigt und werden in Verbindung mit dieser Figur noch genauer beschrieben werden.

Jede der Speicherzellen des Speichers weist einen Feldeffekttransistor z. B. den Transistor 58 (Fig. 3) und eine Kapazitätsanordnung zur Ladungsspeicherung, z. B. die Kapazitätsanordnung 59 auf. Die Kapazitätsanordnung ist mit einer Bitleitungshälfte, z. B. der Leitung 54, selektiv gekoppelt, wenn die Zeilendekodierer den Transistor 58 auswählen bzw. ansteuern. Jede der Kapazitätsanordnungen weist eine allgemeine Feldeffekttransistorstruktur mit einer Source- und einer Drain-Zone, die mit der Source-Zone des Transistors (z. B. des Transistors 58) gekoppelt sind, und eine darüberliegende Gate-Elektrode (Platte) auf, die von dem Substrat isoliert und mit einer Plattenpotentialquelle (V _CCP) verbunden ist. Eine andere, den Transistor 56 und eine Kapazitätsanordnung 57 aufweisende Zelle ist mit anderen Bitleitungshälfte 53 verbunden. Wenn auch nur eine einzige Speicherzelle in der Darstellung mit jeder der Bitleitungshälften verbunden dargestellt ist, so ist einzusehen, daß bei dem tatsächlichen Speicher 64 Zellen mit jeder Bitleitungshälfte verbunden sind.

"Dummy"-Zellen bzw. Hilfszellen zur Entwicklung eines Bezugspotentials während des Abtastens bzw. Lesens der in einer angewählten Speicherzelle gespeicherten Ladung sind bei dynamischen RAM's weithin in Gebrauch. (Vgl. beispielsweise US-PS 36 78 473). Bei dem beschriebenen Ausführungsbeispiel weist jede Bitleitungshälfte ein Paar von Hilfszellen auf. Jede dieser Hilfszellen enthält einen Feldeffekttransistor und eine Kapazitätsanordnung. So ist beispielsweise der Transistor 41 mit einer Kapazitätsanordnung 50 gekoppelt, wodurch ermöglicht wird, daß diese Kapazitätsanordnung selektiv mit der Bitleitungshälfte 54 gekoppelt werden kann. In ähnlicher Weise ist der Transistor 42 mit einer Kapazitätsanordnung 52 in Reihe geschaltet, wodurch diese Kapazitätsanordnung mit der Bitleitungshälfte 54 verbunden werden kann. Die Gate-Elektroden der Transistoren 41 und 42 sind mit den Hilfszellendekodierern 20 (Fig. 1) gekoppelt. Die Kapazitätsanordnungen 50 und 52 dieser Hilfszellen werden von Transistoren 43 bzw. 51 selektiv mit einer Leitung 138 gekoppelt. Bekanntlich wird bei Anwählen einer Speicherzelle über eine Bitleitungshälfte (z. B. Leitung 53) eine Hilfzelle mit der anderen Bitleitungshälfte, z. B. Leitung 54, gekoppelt. Bei dem beschriebenen Ausführungsbeispiel weist einer jeden Hilfszelle zugeordnete Kapazitätsanordnung zwei Zonen in dem Substrat und eine darüberliegende Gate-Elektronik (Platte) auf, wie dies auch bei den Speicherzellen der Fall ist. Diese Platten sind ebenfalls mit dem V _CCP-Potential verbunden. Anders als bei den Speicherzellen sind die beiden Substratzonen jedoch so geschaltet, daß sie ein als V _REF bezeichnetes Bezugspotential über die Transistoren 43 und 51 am Ende des Speicherzyklus durch das C _DP-Signal erhalten.

Gemäß Fig. 2, in der eine bevorzugte Anordnung der Speicher- und Hilfszellen gezeigt ist, sind diese Zellen als symmetrische Paare angeordnet, wobei jedes Element eines Paars links und rechts von benachbarten Wortleitungen liegt. So ist beispielsweise die Speicherzelle 36 rechts von der Wortleitung 31 angeordnet und mit dieser Wortleitung über den Metallkontakt 40 gekoppelt. Das andere Element dieses Paars, die Zelle 35, ist links von der Wortleitung 30 angeordnet und über den Metallkontakt 40 mit dieser Wortleitung gekoppelt. In ähnlicher Weise sind die Hilfszellen 37 und 38 mit Zeilenleitungen 32 bzw. 33 wiederum über den Metallkontakt 40 gekoppelt. Die Zellen 35, 36 und die Hilfszellen 37 und 38 sind alle entlang einer gemeinsamen Bitleitung 39 angeordnet, die einer Bitleitungshälfte, z. B. der Leitung 53 oder der Leitung 54 gemäß Fig. 3 entspricht.

Die Hilfszellendekodierer 20 wählen eine "rechte" oder "linke" Hilfszelle an. Wenn eine "rechte" Speicherzelle, z. B. die Zelle 36, angewählt ist, wird eine "rechte" Hilfszelle, z. B. die Zelle 38 ausgewählt. Wenn eine "linke" Speicherzelle, z. B. die Zelle 35, angewählt ist, so wird in ähnlicher Weise eine "linke" Hilfszelle, z. B. die Zelle 37 angewählt. Diese Auswahl von Hilfszellen dient der Kompensation von Maskierungsfehlern, die paarweise Zellenanordnungen anhaften. So haben die "rechten" Speicherzellen in gewissem Umfang die gleiche Fehlausrichtung wie die "rechten" Hilfszellen. Durch Auswahl einer dieser Hilfszellen ergibt sich daher eine bessere Anpassung. In ähnlicher Weise haben alle "linken" Speicherzellen und die "linken" Hilfszellen die gleichen, durch Maskierung hervorgerufenen Fehlausrichtungen, und durch Auswahl der jeweils "linken" Speicher- und Hilfszellen ergibt sich eine Kompensation der Fehlausrichtungen. Die paarweise Anordnung der Speicherzellen ergibt einen wirksameren Aufbau. Die paarweise Anordnung der Hilfszellen macht die Verwendung von Speicherzellenpaaren praktikabel.

Im folgenden wird wiederum auf Fig. 3 Bezug genommen. Der Leseverstärker 44 weist die kreuzgekoppelten Feld­ effekttransistoren 45 und 46 auf. Die Gate-Elektrode des Transistors 46 und der Drain-Anschluß des Transistors 45 sind über den Transistor 47 mit der Bitleitungshälfte 53 gekoppelt. Die Gate-Elektrode des Transistors 45 und der Drain-Anschluß des Transistors 46 sind über den Transistor 48 mit der anderen Bitleitungshälfte 54 gekoppelt. Die Transistoren 47 und 48 des Verarmungstyps nehmen ein Zeitgabe- bzw. Taktsignal C₀ (Fig. 4) auf, das die Bitleitungshälften während eines Teils des Lesezyklus vom Leseverstärker trennt. Die Source-Anschlüsse der Transistoren 45 und 46 sowie die anderen Leseverstärker erhalten eine Leseverstärker- Abtastsignal über die Leitung 91.

Voraufladungsmittel und Potential-Anhebemittel sind am Ende der Bitleitungshälften entsprechend der Darstellung durch die Blöcke 25 in Fig. 1 angeordnet. Die Voraufladungsmittel für jedes Paar von Bitleitungshälften weisen ein Paar von Transistoren 61 und 62 des Anreicherungstyps auf, die zwischen V _CC und den Bitleitungen über den Transistor 60 eingeschaltet sind. Vor dem Lesen werden die Bitleitungshälften bekanntlich voraufgeladen. Ein Zeitgabe- bzw. Taktsignal (C _p) dient zu diesem Zweck für die Transistoren 61 und 62. Dieses Signal wird verzögert (C _PD) und zum Einschalten bzw. Durchsteuern des Transistors 60 verwendet.

Das Anheben des Potentials auf der Bitleitungshälfte zur Erzielung eines höheren Potentials während des Lesevorgangs ist bekannt. Wenn beispielsweise eine binäre Eins auf einer Bitleitungshälfte gelesen wird, so wird diese Bitleitungshälfte auf eine volle binäre Eins während der Leseoperation angehoben. Wenn andererseits eine binäre Null auf eine Bitleitungshälfte abgetastet wird, so wird die andere Bitleitungshälfte auf eine volle binäre Eins angehoben. Zahlreiche Schaltungen zur Erzielung dieser Anhebungsfunktion sind bekannt, so z. B. das Spannungsteilungsschema gemäß US-PS 36 78 473.

Bei dem beschriebenen Ausführungsbeispiel weist die Anhebeanordnung für jede Bitleitungshälfte einen Transistor und eine Kapazität auf. So koppelt beispielsweise der Transistor 64 des Verarmungstyps die Bitleitungshälfte 54 an eine Kapazitätsanordnung 67. Die Kapazitätsanordnung 67 weist eine allgemeine Feldeffekttransistorstruktur mit "Source" und "Drain" Zonen, die mit der Quelle des Taktsignals C₄ verbunden sind, wobei die Gate-Elektrode oder Platte über den Transistor 64 mit der Bitleitungshälfte gekoppelt ist. In ähnlicher Weise enthält die Anhebeanordnung für die Leitung 53 den Transistor 63 des Verarmungstyps und die Kapazitätsanordnung 66. Wie durch die kleine 0 unter den Platten der Kapazitätsanordnung 66 und 67 gezeigt ist, haben diese Kapazitätsanordnungen, wenn sie als Transistoren verwendet werden, eine Schwellenspannung von angenähert 0 Volt. (Die Kanalzone dieser Bauelemente verwenden das Substrat (50 Ohm cm) ohne weitere Dotierung).

Vor Beginn des Lesevorgangs sind die Leitungen 53 und 54 durch Transistoren 61 und 62 voraufgeladen. Zu diesem Zeitpunkt ist C₃-Signal hoch, so daß die Transistoren 63 und 64 stark leitend sind und sich das C₄-Signal auf Erdpotential befindet. Das positive Potential auf den Platten dieser Kapazitätsanordnungen ruft eine relativ starke Verarmungszone hervor, welche die Kapazität dieser Strukturen erhöht. Daher werden die Kapazitäten 66 und 67 auf das Potential der Bitleitungshälften 53 und 54 aufge­ laden.

Bei Beginn eines Lesevorgangs innerhalb des Leseverstärkers 44 werden die Kapazitätsanordnungen 66 und 67 von den Bitleitungshälften abgekoppelt, um den Lesevorgang nicht zu beeinflussen. (Diese Kapazitätsanordnungen haben im Vergleich zu der Kapazität einer Zelle relativ große Kapazitäten). Der Verlauf des Signals C₃ ist in Fig. 4 gezeigt; die Kurvensenke in diesem Kurvenverlauf während desjenigen Zeitabschnitts, in welchem das -Signal abfällt, entkoppelt die Bitleitungshälften wirksam von den Kapazitätsanordnungen 66 und 67. Nachdem der Lesevorgang im wesentlichen beendet ist, steigt das C₃-Signal auf einen höheren Potentialwert und koppelt die Kapazitätsanordnungen 66 und 67 wieder an die Bitleitungshälften an. Eine dieser Bitleitungshälften befindet sich auf einem höheren Potential als die andere, wenn der Lesevorgang in bekannter Weise auftritt.

Es sei angenommen, daß die Leitung 53 auf einem höheren Potential ist; dann wird der Kapazitätsanordnung 66 zugeordnete Verarmungszone im wesentlichen aufrechterhalten. Andererseits wird die der Kapazitätsanordnung 67 zugeordnete Verarmungszone wesentlich reduziert, da sich die Leitung 54 auf einem niedrigeren Potential befindet, wodurch die Kapazität dieser Kapazitätsanordnung verringert wird. Wenn sich das C₃-Signal wieder auf dem hohen Pegel befindet, so steigt das C₄-Signal potentialmäßig in der in Fig. 4 dargestellten Weise an. Dadurch ergibt sich eine Potentialanhebung für die beiden Kapazitätsanordnungen; die Kapazität der Kapazitätsanordnung 66 ist jedoch wesentlich größer als diejenige der Kapazitätsanordnung 67 . Daher wird die Leitung 53 potentialmäßig angehoben (auf das Potential einer vollen binären Eins), während die Anhebeeinrichtung auf die Leitung 54 nur geringen Einfluß hat.

Die zuvor beschriebene Potential-Anhebeanordnung hat im Vergleich zu bekannten Anhebeanordnungen eine wesentlich verbesserte Funktionsweise und ist relativ einfach in den Speicher einzugliedern. Veränderliche Kapazitäten wurden in anderen Speichern bei anderen Konfigurationen und für abweichende Zweckbestimmungen verwendet, vgl. US- PS 41 22 550.

Im Betrieb des Leseverstärkers 44 werden die Source-Anschlüsse der Transistoren 45 und 46 (Leitung 91) während der Vorlaufperiode auf einem genügend hohen Potential gehalten, um zu verhindern, daß diese Transistoren leitend werden. Bei Beginn des Lesevorgangs werden diese Anschlüsse auf ein niedriges Potential gebracht, um die Regenerierung zu ermöglichen, welche die bistabile Schaltung in einen ihrer beiden stabilen Zustände setzt. Das Signal, das diese kreuzgekoppelten Transistoren leitend macht, ist als das -Signal in Fig. 4 gezeigt.

Bekanntlich kann eine bessere Arbeitsweise dieses Verstärkers dadurch erzielt werden, das das -Signal nicht sprunghaft auf Erdpotential gebracht wird, sondern einer etwas unregelmäßigen Kurve entsprechend dem - Kurvenverlauf in Fig. 4 folgt. Dieser Kurvenverlauf trägt zur Kompensation von Widerstandsungleichgewichten in den Bitleitungshälften, kapazitiven Ungleichgewichten und ungleichen Schwellenwerten zwischen den Transistoren 45 und 46 bei. (Erörtert wird das SAS-Signal und ein Generator zur Erzeugung dieses Signals beispielsweise in der US-PS 40 38 646).

In Fig. 3 ist ein besonderer SAS-Generator gezeigt, der mit der Leitung 91 verbunden ist. Der Generator erhält drei Zeitgabe- bzw. Taktsignale, nämlich das C _P-Signal zur Voraufladung und zur Zeitgabe sowie die C₁ und C₂-Signale, die in Fig. 4 gezeigt sind. Der Generator weist den Null- Schwellen-Transistor 87 und den Transistor 86 des Anreicherungstyps auf, die zwischen V _CC und Erde in Reihe liegen. Das C _P-Signal wird an die Gate-Elektrode des Transistors 87 angelegt. Der Verbindungspunkt zwischen den Transistoren ist mit einem Anschluß der Transistoren 80 und 82 und mit der Leitung 91 verbunden. Die Gate-Elektrode des Transistors 86, der das C₁-Signal zugeführt wird, ist über den Null- Schwellen-Transistor 92 mit der Gate-Elektrode des Transistors 83 gekoppelt. Der Drain-Anschluß des Transistors 83 und die Gate-Elektrode des Transistors 92 sind mit V _CC verbunden. Der Source-Anschluß des Transistors 83 (Verbindungspunkt 89) ist über den Transistor 84 mit Erde, mit der Gate-Elektrode des Transistors 82 und über den Transistor 81 ebenfalls mit Erde verbunden. Die Gate-Elektrode des Transistors 84 erhält über den Transistor 85 das C _P-Signal.

Im Betrieb steht zunächst ein hohes C _P-Signal an, das die Leitung 91 auf deren hohen Zustand vorlädt. Dadurch werden die kreuzgekoppelten Transistoren 45 und 46 sowie die anderen kreuzgekoppelten Transistoren in den anderen Leseverstärkern, soweit sie ebenfalls an die Leitung 91 angeschaltet sind, zuverlässig gesperrt. Das C _P-Signal entlädt auch den Knotenpunkt 89 über den Transistor 84. Nach dem Absinken des C _P-Signals auf ein niedriges Potential und während des Lesevorgangs steigt das Potential des C₁-Signals in der in Fig. 4 dargestellten Weise. In dieser Phase wird der Transistor 86 leitend gemacht, wodurch das Potential auf der Leitung 91 -Signal) in der in Fig. 4 dargestellten Weise absinkt. Da jedoch der Transistor 86 relativ klein ist, findet dieses Absinken des Potentials nicht plötzlich, sondern allmählich statt. Das C₁-Signal macht außerdem den Transistor 83 leitend, wodurch das Potential am Knotenpunkt 89 angehoben wird. (Zu beachten ist, das der Transistor 84 nicht mehr leitend ist). Dadurch wird der Transistor 82 leitend und läßt das Potential auf der Leitung 91 weiter absinken. Der Transistor 82 ist im Vergleich zum Transistor 86 relativ groß. Der Transistor 81 verhindert jedoch, daß das Potential am Knotenpunkt 89 rasch ansteigt und der Transistor 82 stark leitend ist.

Der Potentialanstieg am Knotenpunkt 89 läßt den Knotenpunkt 90 aufgrund der Streukopplung zwischen den beiden Knotenpunkten auf ein höheres Potential ansteigen, wodurch der Transistor 92 gesperrt ist. Wenn dies eintritt, übt der Knotenpunkt 89 eine Bootstrap-Wirkung auf den Knotenpunkt 90 aus, wodurch der Transistor 83 stark leitend wird. Daher steigt das Potential an dem Knotenpunkt 89 rascher und der Transistor 82 wird stärker leitend. Dadurch ergibt sich ein stärkerer Abfall des -Signals. Beim Absinken des -Signals beginnt der Transistor 81 zu sperren, wodurch der Knotenpunkt 89 mit weiter absinkendem - Signal auf ein höheres Potential ansteigen kann.

Schließlich wird das C₂-Signal in der in Fig. 4 gezeigten Weise positiv, wodurch der Transistor 80 leitend wird. Der Transistor 80 ist größer als der Transistor 82 und führt zu einem noch schnelleren Absinken des Potentials auf der Leitung 91.

Der SAS-Generator gemäß Fig. 3 bietet eine wesentlich bessere Steuerung für das -Signal als bekannte Generatoren. Die zugehörige Schaltung ist nicht prozeßempfindlich und schafft eine beträchtliche Kompensation von Ungleichgewichten, bedingt durch Kapazitäts- und Widerstandsunterschiede in den Bitleitungshälften, sowie eine verbesserte Kompensation von Schwellenspannungsdifferenzen zwischen den Transistoren 45 und 46.

Wie oben erwähnt, findet bei dem beschriebenen Ausführungsbeispiel ein Matrixplattenpotential Verwendung, das höher als das Potential der Betriebsspannung V _CC ist. Dieses Matrixplattenpotential, das mit V _CCP bezeichnet ist, wird an alle Kapazitätsspeichereinheiten der Speicherzellen und Hilfszellen (Fig. 3) angelegt. Das V _CC- Potential von 5 Volt, das als Betriebsspannung für den Speicher dient, wird von der Schaltung gemäß Fig. 5 auf ein Potential von angenähert 6,5 Volt angehoben. Das V _CCP-Potential von angenähert 6,5 Volt ist ein Konstantpotential, das sich weder mit der Temperatur noch mit V _CC-Schwankungen ändert. Das V _CCP-Potential schafft eine größere Kapazität innerhalb jeder der Kapazitätsanordnungen der Zellen im Vergleich zur Kopplung der Platten V _CC. Außerdem schafft das V _CCP-Potential als konstantes Potential eine eindeutigere Kapazitätsspeicherung.

Im folgenden wird auf Fig. 5 Bezug genommen, in der die Schaltung zur Entwicklung des V _CCP-Potentials gezeigt ist, die auf dem Chip mit dem Rest des Speichers integriert ist. Diese Schaltung weist allgemein einen Treiberabschnitt mit Transistoren 96, 97, 98 und 99, einen Pumpabschnitt mit den Transistoren 106, 107 und 108 und zwei Bezugsspannungsschaltungen (in Fig. 5 mit Ref 1 und Ref 2 bezeichnet).

Die Transistoren 96, 97, 98 und 99 werden im Gegentakt betrieben und liefern über Kondensatoren 101 und 102 Signale an die Pumpschaltungen. Die Gate-Elektroden der Transistoren 96, 97 und 98 erhalten von einem Chip-eigenen Oszillator ein Oszillatorsignal. Dieses Signal von angenähert 20 MHz erzeugt ein Hochfrequenzsignal über die Kondensatoren 101 und 102, das die Pumpwirkung freigibt. Der Transistor 95 des Verarmungstyps liefert den Betriebsstrom für diesen Treiberabschnitt. Der Transistor 95 begrenzt den Hub des Treibersignals, wobei eine Stromversorgungssteuerung zur Verringerung des Abflusses von V _CC geschaffen wird. Der Kondensator 114, der als Bauelement des Verarmungstyps ausgebildet ist, bewirkt eine Dämpfung zur Minimierung des Rauschens bzw. des Störpegels. Die Null-Schwellen-Transistoren 106, 107 und 108 wirken in bekannter Weise als Ladungspumpen, die am Knotenpunkt 109 ein Potential erzeugen, das höher als V _CC ist.

Das konstante Potential von V _CCP setzt sich aus dem von der ersten Bezugspotentialschaltung entwickelten Potential V₁ (am Knotenpunkt 115) und dem diesem additiv überlagerten, von der zweiten Bezugspotentialschaltung entwickelten Potential zusammen. Beide Bezugspotentialschaltungen entwickeln ein Potential von etwa 3,25 V.

Im folgenden wird auf die erste Potentialschaltung mit den Transistoren 110, 111, 112 und 113 Bezug genommen. Das Potential am Knotenpunkt 115 ergibt sich aus der Differenz zwischen den Schwellenspannungen der Transistoren 111 und 112. Diese Differenz ist gleich 0,7 Volt (der Schwellenspannung des Transistors 111) minus der Schwellenspannung von -2,55 Volt (der Schwellenspannung des Transistors 112). Die Theorie der Operationsweise der Transistoren 110, 111, 112 und 113 sowie eine Diskussion der Tatsache, daß bei dieser Schaltungsanordnung ein konstantes Potential entsteht, das unabhängig sowohl von der Temperatur als auch von V _CC-Schwankungen ist, kann der US-PS 41 00 437 entnommen werden.

Die Transistoren 116, 117, 118 und 119 arbeiten ähnlich wie die Transistoren der ersten Bezugspotentialschaltung und liefern auch ein Potential von angenähert 3,25 Volt. Dieses wird dem Potential auf dem Knotenpunkt 115 zur Entwicklung des V _CCP-Potentials von 6,5 Volt hinzuaddiert.

Im folgenden wird kurz auf Fig. 3 Bezug genommen. Ein als V _REF (Leitung 138) bezeichnetes Potential wird an die Kapazitätsanordnung 50 und 52 der Hilfszellen während der Voraufladungsperiode angelegt, damit die Hilfszellen während des Lesevorgangs das geeignete Potential auf einer Bitleitungshälften zur Verfügung stellen. Dieses Potential ist bei dem beschriebenen Ausführungsbeispiel etwa gleich 1,5 Volt. Bei herkömmlichen Schaltungsanordnungen war es dagegen schwierig, ein zuverlässig konstantes Potential für die Hilfszellen zu entwickeln. Bei dem beschriebenen Ausführungsbeispiel, bei dem 1,5 Volt erforderlich sind, ist es schwierig, einen genauen Chip-eigenen Bezug für dieses Potential zu schaffen. Verwiesen wird dabei auf die Tatsache, daß die Bezugsspannungsschaltungen gemäß Fig. 3 jeweils ein zu hohes Potential entwickeln.

In Fig. 7 ist ein System zur Entwicklung des für die Hilfszellen erforderlichen 1,5 Volt Potentials gezeigt. Die Speicheranordnung ist dabei mit zwei Blöcken 133 und 134 aus 32-k-Zellen gezeigt. In Fig. 1 enthält Block 133 der Fig. 7 alle Zellen links der Spaltendekodierer 22, und der Block 134 der Fig. 7 enthält alle Zellen rechts der Spaltendekodierer 22. Die Bezugspotentialleitung zu allen Hilfszellen innerhalb des Blocks 133 ist mit der Leitung 138 verbunden. Die Bezugsleitung zu den Hilfszellen innerhalb des Blocks 134 ist mit der Leitung 139 verbunden. Im Betrieb werden während der Voraufladungsperiode alle Hilfszellen in Block 134 auf ein Potential V _REF(H) (hoch) und alle Hilfszellen im Block 133 auf das Potential V _REF(L) (niedrig) geladen. Danach werden diese Bezugspotentiale abgeleitet; die Leitungen 138 und 139 werden sodann über eine Ausgleichsverbindungsschaltung 136 miteinander verbunden, und das Potential in den Hilfszellen wird egalisiert. Da die den Hilfszellen zugeordnete Kapazität in beiden Blöcken gleich ist, ergibt sich ein Potential an den Hilfszellen, das der folgenden Gleichung genügt:

Bei dem beschriebenen Ausführungsbeispiel weist der Bezugs­ spannungsgenerator 137 eine Bezugsspannungsschaltung, beispielsweise diejenige gemäß Fig. 5 mit den Transistoren 110, 111, 112 und 113 auf. Daher beträgt das auf der Leitung 139 anstehende Potential etwa 3,25 Volt. Der Be­ zugsspannungsgenerator 135 koppelt bei dem beschriebenen Ausführungsbeispiel die Leitung 138 einfach mit Erdpotential; daher ist V _REF(L)=0. Wenn C _D (während der Vorauf­ ladungsperiode) hoch ist, so werden alle Zellen im Block 134 auf ein Potential von 3,25 Volt geladen, während alle Zellen im Block 133 auf 0 Volt entladen werden. Vor der Leseoperation sinkt das Potential des C _D-Signals, während dessen Komplement ansteigt, wodurch die Ausgleichsverbindungsschaltung 136 aktiviert wird. Dabei wird die Leitung 138 von Erde getrennt und die Leitung 139 wird von der Bezugsspannungsschaltung entkoppelt. Diese Leitungen werden danach vor der Ausgleichsverbindungsschaltung 136 miteinander verbunden. (Die Ausgleichsverbindungsschaltung ist grundsätzlich als Schalter ausgebildet). Das Potential auf den Leitungen 138 und 139 ist danach abgeglichen, so daß sich ein Bezugspotential für alle Hilfszellen von 1/2×3,25 Volt ergibt. Daher wird das Potential von angenähert 1,5 Volt ohne eine entsprechende Bezugsspannungsquelle entwickelt. Zu beachten ist, daß das Potential von 3,25 Volt unabhängig sowohl von der Temperatur als auch von V _CC-Schwankungen ist, so daß auch das an die Hilfszellen angelegte resultierende Potential konstant ist.

Es gibt zahlreiche bekannte MOS-Pufferschaltungen, die zur Aufnahme eines Eingangssignals mit niedrigem Pegel, z. B. eines TTL-Pegelsignals geeignet sind und dieses in ein MOS-Pegelsignal umsetzt. In typischer Ausführung bestehen diese Eingangsstufen aus Invertern. Es ist bei diesen Eingangsstufen üblich, Mittel zum Entkoppeln eines Eingangstransistors von einer Last zu verwenden, damit das Ausgangssignal aus der Stufe eine steilere Anstiegsflanke erhalten kann. Derartige Schaltungen sind allgemein in der US-PS 40 48 518 erörtert; der in Fig. 2 dieser Patentschrift gezeigte Puffer ist von der Art, wie sie sehr häufig in MOS-Schaltungen verwendet wird.

Ein verbesserter Puffer, der die Entkopplung bzw. Trennung des Eingangstransistors 125 bewirkt, ist in Fig. 6 gezeigt. Es hat sich gezeigt, daß der Puffer gemäß Fig. 6 eine wesentlich bessere Arbeitsweise als herkömmliche Puffer hat. Die Eingangsstufe dieses Puffers enthält einen Transistor 123 des Verarmungstyps, der mit einem Transistor 124 des Verarmungstyps und dem Eingangstransistor dienenden Transistor 125 des Anreicherungstyps in Reihe geschaltet ist. Die Gate-Elektrode des Eingangstransistors erhält das Eingangssignal, z. B. das TTL-Signal. Die Gate-Elektrode des Transistors 124 des Verarmungstyps ist mit Erde verbunden. Die Gate- Elektrode des Transistors 123 ist mit dessen Source- Anschluß zur Bildung einer Last verbunden. Dieser Knotenpunkt ist auch mit der Gate-Elektrode des Null-Schwellen- Transistors 127 gekoppelt. Der Transistor 126 liegt zwischen der V _CC-Quelle und dem Verbindungspunkt zwischen den Transistoren 124 und 125. Die Gate-Elektrode dieses Transistors ist mit der Source-Elektrode des Transistors 127 verbunden. (Anstelle der Verbindung der Eingangsstufe in Fig. 6 mit V _CC kann diese Stufe auch mit der Taktsignalquelle verbunden sein). Die zweite Stufe im Puffer weist den mit einem Transistor 128 in Reihe liegenden Transistor 127 auf. Ein Ausgangssignal steht auf der Leitung 129 an. Es ist zu erkennen, daß verschiedene zweite Stufen verwendet werden können, und tatsächlich kann die zweite Stufe des Puffers die gleiche Ausbildung und Anordnung wie die erste Stufe haben.

Es sei angenommen, daß das Eingangssignal um Transistor 125 ein Potential von 0,8 Volt hat. Dies wäre ein typisches niedriges TTL-Eingangssignal. Unter diesen Bedingungen steigt das Potential an dem Drain-Anschluß des Transistors 125 auf etwa 2,5 Volt und sperrt den Transistor 124. Durch den Transistor 126 fließt ein Leckstrom zum Transistor 125. Dieser Leckstrom verhindert, daß der Drain-Anschluß des Transistors 125 auf ein schwebendes Potential kommt. Wenn dieser Anschluß auf einem schwebenden Potential wäre, so würde die Eingangsstufe wesentlich empfindlicher auf ein Rauschen auf der Eingangsleitung ansprechen. Der Transistor 124 wirkt als kapazitive Trenneinrichtung, die es ermöglicht, das der Knotenpunkt 122 bei Sperrung des Transistors 124 rascher auf ein höheres Potential gebracht wird.

Geschwindigkeitsverbesserungen von etwa 30% gegenüber bekannten Schaltungen wurden mit dem Puffer gemäß Fig. 6 erzielt. Darüber hinaus benötigt der Puffer im Vergleich zu herkömmlichen Puffern zwei Transistoren weniger und er läßt sich einfacher in integrierter Schaltungstechnik ausführen.

Claims (13)

1. MOS-Speicher mit direktem Zugriff, enthaltend eine Vielzahl von Speicherzellen (15) mit jeweils einem MOS-Transistor (55, 58) und einer mit diesem in Reihe geschalteten, der La­ dungsspeicherung dienenden Kapazität (57, 59), wenigstens einen Leseverstärker (44) mit zwei kreuzgekoppelten MOS-Transistoren (45, 46) und wenigstens einem Bitleitungspaar (53, 54), wobei eine erste Bitleitung (53) mit der Gate-Elektrode eines (46) der kreuzgekoppelten MOS-Transistoren und die zweite (54) der beiden Bitleitungen der Gate-Elektrode des anderen (45) der kreuzgekoppelten MOS-Transistoren gekoppelt ist und wobei jede der Bitleitungen des Bitleitungspaars mit einer Vielzahl von Speicherzellen (15) derart gekoppelt ist, daß bei Ansteuerung eines der mit den Kapazitäten (57, 59) in Reihe liegenden MOS-Transistoren (56, 58) eine in der zugehörigen Kapazität gespeicherte Ladung von dem Leseverstärker (44) abgetastet wird, dadurch gekennzeichnet, daß eine Potential-Anhebeeinrichtung zum Anheben des Potentials auf wenigstens einer der Bitleitungen des Bitleitungspaars (53, 54) während des Abtastens der Ladung an einer der Kapazitäten (57 bzw. 59) dem Bitleitungspaar (53, 54) zugeordnet ist und daß die Potential-Anhebeeinrichtung ein Paar von jeweils mit einer Bitleitung (53 bzw. 54) koppelbaren veränderlichen Kondensatoren (66, 67) und Schalteinrichtungen (63, 64) zur Kopplung der veränderlichen Kondensatoren mit den zugehörigen Bitleitungen (53, 54) aufweist, wobei die Anordnung so getroffen ist, daß die veränderlichen Kondensatoren (66, 67) eine größere Kapazität entwickeln, wenn sich die zugehörigen Bitleitung (53 bzw. 54) auf einem höheren Potential befindet, und eine niedrigere Kapazität entwickeln, wenn sich die zugehörige Bitleitung auf einem niedrigeren Potential befindet, so daß das Potential auf der auf einem höheren Potential befindlichen Bitleitung auf ein noch höheres Potential angehoben wird.

2. MOS-Speicher nach Anspruch 1, dadurch gekennzeichnet, daß jeder der veränderlichen Kondensatoren (66, 67) zwei dotierte Zonen (S, D) im Substrat und ein über eine der Schalteinrichtungen (63, 64) mit einer der Bitleitungen (53, 54) gekoppeltes Plattenelement aufweist.

3. MOS-Speicher nach Anspruch 2, dadurch gekennzeichnet, daß die beiden dotierten Zonen (S, D) jedes der Kondensatoren (66, 67) an einen ein erstes Taktsignal (C₄) zum Anheben des Potentials auf einer der Bitleitungen (53, 54) entwickelnden Taktsignalgeber angeschaltet sind.

4. MOS-Speicher nach Anspruch 3, dadurch gekennzeichnet, daß ein zweites Taktsignal (C₃) an die Schalteinrichtungen (63, 64) der Potential-Anhebeeinrichtung zum Trennen der veränderlichen Kondensatoren (66, 67) von den Bitleitungen (53, 54) während der Anfangsphase der Leseoperation des Leseverstärkers (44) anlegbar ist.

5. MOS-Speicher nach Anspruch 4, dadurch gekennzeichnet, daß die Schalteinrichtungen durch zwei Transistoren (63, 64) des Verarmungstyps gebildet sind, deren Gate-Elektroden von dem zweiten Taktsignal (C₃) angesteuert sind.

6. MOS-Speicher nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß jede der mit dem MOS-Transistor (56, 58) einer Zeile in Reihe liegenden Kapazitäten (57, 59) zwei in dem Substrat angeordnete Zonen (D, S) und ein Gate-Element aufweist und daß das Gate-Element jeder der Kapazitäten (57, 59) mit dem Ausgang eines mit einem die Betriebsspannung des Speichers darstellenden ersten Potentials (V _CC) beaufschlagten Konstantspannungsgenerators (Fig. 5) gekoppelt ist, der ein von Schwankungen des ersten Potentials (V _CC) unbeeinflußtes kostantes Potential (V _CCP) entwickelt, das höher als das erste Potential ist.

7. MOS-Speicher nach Anspruch 6, dadurch gekennzeichnet, daß der Konstantspannungsgenerator eine Ladungspumpschaltung (106, 107, 108), eine erste Bezugspotentialquelle (REF 1) zur Erzeugung eines ersten konstanten Bezugspotentials und eine mit der Ladungspumpschaltung gekoppelte zweite Bezugspotentialquelle (REF 2) zur Erzeugung eines zweiten konstanten Bezugspotentials aufweist und daß die zweite Bezugspotentialquelle zur Erzeugung des höheren konstanten Potentials für die Kapazitäten (57, 59) mit der ersten Bezugspotentialquelle (REF 1) in Reihe geschaltet ist.

8. MOS-Speicher nach Anspruch 7, dadurch gekennzeichnet, daß die ersten und zweiten Bezugspotentialquellen (REF 1 und REF 2) jeweils einen Transistor des Anreicherungstyps (111) und einen Transistor des Verarmungstyps (112) in solcher Anordnung aufweisen, daß das Ausgangspotential gleich der Summe der Schwellenspannungen dieser beiden Transistoren ist.

9. MOS-Speicher nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß wenigstens ein Paar von zweiten Kapazitäten (50, 52), eine Einrichtung (41, 42) zum selektiven Koppeln einer der zweiten Kapazitäten mit einer (54) der Bitleitungen bei Ansteuerung der anderen Bitleitungen (53) und eine Einrichtung zur Ankopplung der anderen zweiten Kapazität an die andere Bitleitung (53) bei Ansteuerung der einen Bitleitung (54) vorgesehen sind, wobei die zweite Kapazitäten einen Bezug für den Leseverstärker (44) bilden, und daß ein Bezugspotential (V _REF) für die zweiten Kapazitäten erzeugender Bezugs­ potentialgeber mit einer ein erstes Bezugspotential an eine der beiden Kapazitäten anlegenden ersten Bezugspotentialschaltung (135), einer ein zweites Bezugspotential an die andere der beiden Kapazitäten anlegenden zweiten Bezugspotentialschaltung (137) und einer Ausgleichsverbindungsschaltung (136) zum Abgleichen der Potentiale an den beiden Kapazitäten nach Anlegen der ersten und zweiten Bezugspotentiale vorgesehen sind.

10. MOS-Speicher nach Anspruch 9, dadurch gekennzeichnet, daß das erste Bezugspotential Erdpotential ist.

11. MOS-Speicher nach Anspruch 10, dadurch gekennzeichnet, daß das zweite Bezugspotential etwa 3 Volt ist.

12. MOS-Speicher nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, daß jede der zweiten Kapazitäten (50, 52) zwei im Substrat gelegene Zonen, die selektiv mit einer der Bitleitungen (53, 54) koppelbar sind, und ein Plattenelement aufweist.

13. MOS-Speicher nach Anspruch 12, dadurch gekennzeichnet, daß die Zonen elektrisch derart angeordnet sind, daß sie die Bezugspotentiale aufnehmen.