DE2717163A1 - Verfahren und vorrichtungen zum hinzufuegen und abnehmen eines zusaetzlichen digitalen informationssignals bei einer mehrpegeligen digitaluebertragung - Google Patents

Description

- 7 CSELT Centro Studi e Laboratori Telecomunicazloni S.p.A. Turin, Italien

Verfahren und Vorrichtungen zum Hinzufügen und Abnehmen eines zusätzlichen di gitalen Informationssignals bei einer mehrpegeligen Digitalübertragung

Die Erfindung bezieht sich auf ein Verfahren nach dem Oberbegriff des Anspruchs 1 und auf Vorrichtungen zur Durchführung des Verfahrens, also insgesamt auf ein System zum Hinzufügen zusätzlicher Informationskanäle in die mehrpegelige Digitalübertragung, ohne deren eigentliche Organisation wesentlich zu verändern.

Ein bekanntes Grundproblem aller Fernmeldesysteme stellt das Hinzufügen einer gegebenen Zahl von zusätzlichen Kanälen, die auch als Dienstkanäle dienen können, zum Hauptinformationssignal dar. Bei digitalen Übertragungssystemen 1st da8 Hinzufügen der zusätzlichen Kanäle mit erheblichen technischen Problemen behaftet und ist im allgemeinen sehr teuer. Die bekannten Techniken basieren Im wesentlichen auf drei verschiedenen Lösungsarten: auf der Hinzufügung getrennter zusätzlicher Verbindungen, auf der Frequenzmultiplexung der zusätzlichen Kanäle mit dem HauptInformationssignal und auf der Zeitmultiplexung dieser Kanäle.

Obwohl die erstgenannte Lösung vom technischen Standpunkt aus ein verhältnismäßig einfaches und zuverlässiges System ergibt, führt sie bei den Verbindungskosten zu einer erheblichen Steigerung.

Die Frequenzmultiplexung zwischen den zusätzlichen Kanälen und dem Hauptinformatlonsslgnal bringt bekanntlich notwendigerweise eine Begrenzung indem Hauptlnformationsslgnal zugewiesenen Frequenzspektrum mit sich und erfordert die Vervendung teurer Filter, die die gegenseitige Interferenz zwischen dem Signal

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des Haupt Informationsflusses und dem der zusätzlichen Kanäle verhindern. In Je· dem Fall verändert dleee Technik die Charakteristiken des Haupt informationssignals aufgrund der darin einbezogenen Filterung zum Ungünstigen.

Die Zeitmultiplexung zwischen dem Signal der Hauptinformation und dem der zusätzlichen Kanäle erfordert schließlich die Identifizierung der Rahmenstruktur des Hauptinformationssignals, die Ausführung von Modifikationen und die Wiederanordnung einer neuen Rahmenstruktur, die auch die zusätzlichen Kanäle enthält. Dieses Vorgehen ist deshalb verhältnismäßig aufwendig hinsichtlich der Kosten, insbesondere in solchen Fällen, in denen der Rahmen des Hauptinformationesignals an anderer Stelle gebildet worden ist als der Rahmen, in dem die zusätzlichen Kanäle eingefügt oder aus dem sie abgenommen werden sollen.

Demgegenüber wird durch die in den Ansprüchen gekennzeichnete Erfindung durch die Hinzufügung der zusätzlichen Kanäle zum Hauptinformationssignal ein System geschaffen, das keine gegenüber der Verbindung des Hauptinformationssignals zusätzliche Verbindung erfordert, keine Frequenzraul tipiexung zwischen dem Hauptinformationssignal und den zusätzlichen Kanälen benötigt und somit auch keine Begrenzung des dem Haupt Informationsfluß zugeordneten Frequenzspektrumtbewirkt, das auch keine Filter erfordert und keinerlei gegenseitige Beeinflussung zwischen den Signalen des Hauptinformationeflusses und denen der zusätzlichen Kanäle zur Folge hat und das keine Erkennung oder Neuanordnung des Rahmens des Hauptinformationssignals mit sich bringt.

Im besonderen kann die Hinzufügung oder Extraktion der zusätzlichen Kanäle an jedem beliebigen Punkt der das Hauptinformationssignal betreffenden Verbindung erfolgen unabhängig vom Punkt, an dem die Rahmenanordnung des Hauptinforaationssignals stattgefunden hat.

Weitere Einzelheiten, Vorteile und Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen und aus der folgenden Beschreibung eines bevorzugten Ausführungsbeispiels unter Bezugnahme auf die Zeichnung. Es zeigen:

Fig. 1 einen Blockschaltplan des Senders des Systems; Flg. 2 einen Blockschaltplan des Empfängers des Systeme;

Fig. 3 Diagramme der Rahmen-Zelteignele dee Senders (Flg.3a) und dee Empfängers (Fig.3b);

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Fig. 4 auf ein spezielles Beispiel eines in einem Rahmen gesendeten Signals bezogene Signalverläufe;

Fig. 5 auf das gleiche spezielle Beispiel des Signals nach Fig. 4 bezogene Signalverläufe bei seinem Empfang während eines Rahmens;

Fig. 6 Signalverläufe während einer für die Rahmenausrichtung des zusätzlichen Informationssignals am Sender bestimmten Zeitspanne für ein spezielles Signalbeispiel und ein gegebenes Rahmenwort;

Fig. 7 Signalverläufe während einer für die Rahmenausrichtung am Empfänger bestimmten Zeitspanne für ein spezielles Beispiel und für ein gegebenes Rahmenwort;

Fig. 8 einen den Betrieb einer Schaltung LA in Fig. 2 erläuternden Ablaufplan.

Im folgenden werden zunächst die ursprünglichen Prinzipien der Erfindung und insbesondere die für das leichtere Verständnis des hier betrachteten Ausführungsbeispiels angenommenen Vereinfachungen beschrieben.

Allgemein besteht das Hauptinformationssignal aus einer Serie von auf eine Trägerwelle modulierten Signalbildern, von denen jedes die Form einer gegebenen Folge digitaler Symbole mit einer Symbolperiode T hat. Diese Signalbilder hängen von der Art der für die Informationsübertragung verwendeten Modulation ab. Die AM-Systeme oder AM nur teilweise verwendenden Systeme und die FM-Systeme haben den Vorteil, Amplitudenerhöhungen der modulierenden Signalverläufe relativ zu den äußersten betrachteten Pegeln zuzulassen, ohne daß die Qualität der Informationsübertragung verschlechtert wird. Bekanntlich führt die Modulation, die einen größeren Ausschlag über den äußersten Pegel hinaus bewirkt, nicht zu einer Veränderung der üblichen für die Demodulation angewandten Schwelle, da das den äußersten Pegel überschreitende Signalbild einfach als höheres Signal oder äußerstenfalls als diesem Pegel gleiches Signal gelesen wird.

Um dem Hauptinformationssignal weitere Information hinzuzufügen, ist es also nur erforderlich, daß die Beziehung zwischen senderseitig in die modulierbaren Signalbilder geeignet eingeführten Veränderungen und dem empfängerseitigen Überschreiten einer Anzahl geeigneter zusätzlicher Entscheidungsschwellen festgelegt wird. Einfacher dargestellt, entspricht das Ganze der senderseitigen Hinzufügung einer zusätzlichen äußeren Modulationsebene, die empfänger-

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seitig wiederhergestellt wird, was einen ungestörten FIuS des Hauptinformationssignals sicherstellt, das als Träger für die externe Modulationsebene dient. Den den Extremwert führenden Symbolen der Haupt information werden also die Bits der zusätzlichen Information "aufgepfropft". Die den Extremwert führenden Symbole haben ein "modulierbares Signalbild".

Für ihre leichte Einführung in das Hauptinformationssignal muß das zusätzliche Informationssignal eine Rate (Symbolwiederholungsfrequenz) haben, deren Verhältnis zur Rate des Hauptinformationssignals rational ist, und muß in einem geeigneten Rahmen angeordnet sein, der eine Ausrichtungs- oder Synchronisierinformation enthält, die im folgenden als "Synchronwort" bezeichnet wird. Dieses Synchronwort wird empfängerseitig benötigt, um den Zustand gegeneinander ausgerichteter Rahmen zu erhalten, man muß also im Empfänger den Beginn jedes Rahmens feststellen können.

Es werden die mittlere Zeitspanne zwischen dem Senden zweier aufeinanderfolgender Symbole des zusätzlichen Informationssignals, das bereits in einen Rahmen geordnet worden ist und deshalb das Synchronwort enthält, mit T, die Symbolperiode des Hauptinformationssignals mit T und das rationale Verhältnis zwischen den Raten der beiden Informationssignale mit r bezeichnet. Dann gilt:

T
r--f (D

Die obere Grenze von r ist durch die statistische Häufigkeit des Auftretens der modulierbaren Signalbilder gegeben.

Wird die Wahrscheinlichkeit, daß diese Signalbilder in einer Zeitspanne der Periode T auftreten, mit ρ bezeichnet, so muß gelten, damit das zusätzliche Informationssignal übertragen werden kann:

P > r (2)

damit sichergestellt ist, daß innerhalb einer angemessen großen Zahl von Symbolen des Hauptinformationssignals so viele modulierbare Signalbilder ausgewertet werden können, als Symbole des zusätzlichen Informationssignals vorhanden sind, die während einer gegebenen, der Zahl der betrachteten Hauptinfonnationssymbole entsprechenden Zeit übertragen werden sollen.

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In der Praxis erweist es sich als günstig, für r verhältnismäßig kleine Werte im Vergleich zum Wert von ρ zu wählen, da auf diese Weise zuverlässige Sicherheitstoleranzen zu erhalten sind.

Da die Werte von ρ und T typische Charakteristiken des übertragenen Hauptinformationssignals darstellen, muß nur ein geeigneter Wert für r festgelegt werden, der die Beziehung (2) erfüllt und in Beziehung zu einem Wert von T gesetzt ist, bei dem die erforderliche Rate der zusätzlichen zu übertragenen Informationssignale berücksichtigt ist. Die Rahmendauer des zusätzlichen Informationssignals sollte gleich einer ganzen Zahl N von Symbolen des Hauptinformationssignals sein, also gleich NT, wobei N so definiert ist, daß diese Dauer des Rahmens des zusätzlichen Informationssignals eine ganze Zahl k von Symbolen der Dauer T überdeckt gemäß der Beziehung

^N " ^k τ~ " r ⁽³⁾

Schließlich genügt es zum Festlegen der gewünschten Rahmendauer, zwei ganze Zahlen (N,k) so zu finden, daß die folgende Beziehung erfüllt 1st:

■τ- -^{r (4)}

Die innere Rahmenorganisation des zusätzlichen Informationssignals beruht auf einer Unterteilung in eine Anzahl D von "Zeitspannen", von denen jede eine Dauer gleich einer ganzen Zahl von Hauptsignal-Symbolperioden T hat, also beispielsweise η T für die erste, n_T für die zweite und n_T für die letzte dieser "Zeitspannen".

Es muß natürlich erhalten werden:

n_± T - NT (5)

1 - 1

Beim beschriebenen Ausführungsbeispiel ist die erste der D Zeitspannen, mit der Dauer η T, dazu bestimmt, das Synchronwort zu führen, das aus einem festen Teil und einem ihm folgenden veränderlichen Teil besteht, welch letzterer die Zahl der Symbole des Hauptinformationssignale angibt, die vom tatsächlichen Anfangszeitpunkt der Rahmenzeit bis zum ersten derjenigen Symbole des HauptInformationsslgnals, das einem modulierbaren Signalbild entspricht, durchgelaufen sind. ₁₂

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In den verbleibenden D-1 Zeitspannen werden die Symbole der zusätzlichen Information übertragen. Die Zahl der Symbole k.(i = 1,2,...D), die jeder dieser Zeitspannen zugeordnet sind, hängt ersichtlich von der Dauer η T ab, die für jede von ihnen vorgegeben ist.

Auf diese Weise können als zusätzliches Informationssignal verschiedene Nachrichten gesendet werden, die in Blöcken organisiert sind, welche eine unterschiedliche Anzahl von Symbolen enthalten. Die Gesamtzahl der auf das tatsächliche zusätzliche Informationssignal bezogenen Symbole, die zu jeder Rahmenzeit NT gesendet werden, beträgt k gemäß der Beziehung

k. = k (6)

ι e

Die zum Festlegen des tatsächlichen Werts der Zahl N gemäß Beziehung (5) und weiterhin der tatsächlichen Werte von k und k angewandten Kriterien sind das Ergebnis eines Kompromisses zwischen zwei entgegengesetzten Forderungen: nämlich dem Bedürfnis, die auf die Rahmensynchronisation bezogene Information häufiger zur Verfügung zu haben und so die Rahmenausrichtung zu steuern und gegebenenfalls zuwege zu bringen, und dem entgegengesetzten Bedürfnis, die mit dieser Übertragung des Rahmensynchronworts verbrauchte Energie zu vermindern.

Das spezielle im folgenden beschriebene Beispiel bezieht sich auf ein Puls-Amplituden-Modulationssystem (PAM) mit vier gleich wahrscheinlichen und gleiche gegenseitige Abstände aufweisenden Pegeln, wobei die zusätzliche Modulation der Signalbilder mit den beiden Grenzpegeln in Betracht gezogen wird.

Es seien nochmal die verwendeten Zeichen zur größeren Übersichtlichkeit angegeben:

T = Symbolperiode des Hauptinformationssignals,

t" = Symbolperiode des in Rahmen angeordneten zusätzlichen Informationssignals,

T
r = Verhältnis der Symbolraten = —,

ρ = Wahrscheinlichkeit des Auftretens eines modulierbaren Signalbilds je Symbolperiode T des Hauptinformationssignals,

N = Zahl der Symbolperioden des Hauptinformationssignals in 1 Rahmen des zusätzlichen Informationssignals,

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k = Zahl der Symbole des zusätzlichen Informationssignals in 1 Rahmen des zusätzlichen Informationssignals,

NT = Vx = Rahmendauer des zusätzlichen Informationssignals,

D = Zahl der "Zeitspannen" je Rahmen des zusätzlichen Informationssignals,

n^ = Zahl der Symbolperioden des Hauptinformationssignals in 1 Zeitspanne des zusätzlichen Informationssignals,

k^ = Zahl der Symbole des zusätzlichen Informationssignals in 1 Zeitspanne des zusätzlichen Informationssignals,

k = Zahl der Symbole des zusätzlichen Informationssignals in 1 Rahmen des zusätzlichen Informationssignals abzüglich der für das "Synchronwort" benötigten Symbole.

Bei ρ = 0,5 werden nun die folgenden Werte festgelegt: N = 180; D = 4; k = k₂ = k = k^ = 10; η = n^ = η = η, = 45.

Man erhält also k = 40; k = 30; r = 2/9.

Bei diesem Beispiel sind die Symbole des zusätzlichen Informationssignals im Binärkode gewählt. Die mit der Änderung der Symbole des Hauptinformationssignals verbundene boolesche Bedeutung ist so festgelegt, daß eine Änderung, die durch Erhöhung des Absolutwerts des Signalbilds des damit verbundenen Hauptinformationssignalsymbols um einen Wert, der gleich dem Abstand zwischen zwei benachbarten Pegeln ist, einer booleschen 1 entspricht. Umgekehrt ist der boolesche Wert 0 dem Zustand der Abwesenheit einer Veränderung des entsprechenden Signalbilds des Hauptinformationssignals zugeordnet.

Die Zuordnung der Symbole der zusätzlichen Information zu denen der Hauptinformation ist entsprechend den folgenden Prinzipien festgelegt: in jeder Zeitspanne η T (i = 1,2,...D) jedes Rahmens des zusätzlichen Informationssignals werden den ersten 10 Symbolen des Hauptinformationssignals, die den Grenzpegeln entsprechen ("modulierbare Signalbilder"), 10 Symbole der zusätzlichen Information zugeordnet. Allen übrigen Symbolen der Haupt information wird unabhängig davon, ob sie den Grenzpegel haben oder nicht, keine zusätzliche Information zugeordnet und ihre Signalbilder unterliegen keinerlei Veränderung.

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Aus Gründen, die aus der folgenden Betriebsbeschreibung ersichtlich werden, 1st das Rahmensynchronwort, wie gesagt, durch einen anfänglichen festen Teil, der den Beginn jedes Rahmens des zusätzlichen Informationssignals darstellt, und durch einen veränderlichen Teil gebildet, der die Zahl der Symbole der Hauptinformation angibt, die von demjenigen Symbol der Hauptinformation, das dem Beginn des Rahmens der zusätzlichen Information entspricht, bis zum ersten Symbol der Hauptinformation, das einem modulierbaren Signalbild entspricht, durchlaufen.

Bei dem beschriebenen Beispiel besteht der feste Teil des Synchronworts aus der Vier-Bit-Konfiguration 1001 und besteht der veränderliche Teil aus sechs Bits.

Nachdem die Art der Zuordnung des zusätzlichen Informationssignals an das Signal der Hauptinformation in der beschriebenen Weise und entsprechend den Charakteristiken des zusätzlichen Informationssignals durchgeführt worden 1st, kann es zweckmäßig sein, die zusätzliche Information vor ihrer "Aufpfropfung" auf die Hauptinformation zu kodieren, wobei zu berücksichtigen ist, daß die Symbole 0 der zusätzlichen Information keinerlei Modifikation des Signalbilds der Hauptinformation bewirken und deshalb ohne Energieaufwand übertragen werden, im Gegensatz zum Fall der Übertragung der Symbole 1. Somit kann es sich als vorteilhaft erweisen, für das zusätzliche Informationssignal ein an sich bekanntes Kodiersystem anzuwenden, das eine Verminderung der Symbole 1 ermöglicht, auch wenn hierdurch die Zahl der insgesamt zu übertragenden Symbole erhöht wird.

Sofern eine eenderseitige Kodierung des zusätzlichen Informationssignale durchgeführt wird, muß empfängerseitig eine komplementäre Dekodierung vorgesehen sein.

Die Schaltung nach Fig. 1 enthält einen Standard-Impulsgenerator GPI, der eingangsseitig von einem Leiter 10 den Zug der den Leitungssymbolen des Hauptinformationssignals zugeordneten Signalbilder empfängt und ausgangsseitig über einen Leiter 9 einen Impuls in Übereinstimmung mit jedem modulierbaren Signalbild abgibt, das also, wie beschrieben, durch die Hinzufügung des sich auf da· zusätzliche Informationssignal beziehenden Symbols verändert werden kann.

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Eine übliche Takt-Synchronisierschaltung RSI dient der Herstellung des Takt-Synchronismus aus dem Hauptinformationssignal am Leiter 10 und gibt ausgangsseitig an einen Leiter 1 alle T Sekunden einen Impuls ab. Diese Impulse, die mit der Symbolfrequenz auftreten, werden über den Leiter 1 von einem üblichen zyklischen Zähler CL1 empfangen, der sie zählt und der ausgangsseitig über Leiter 2, 3, 5 und 6 periodische Signalbilder abgibt, deren Frequenzen ganzzahlige Teiler der Symbol frequenz sind, und über eine Verbindung 4 eine entsprechende Bitkonfiguration abgibt, die den im Zähler CLI angesammelten Zählwert angibt. Die von diesen Signalen angenommenen Verläufe während einer gegebenen Zeit werden im Verlauf der Beschreibung unter Bezugnahme auf Fig. 3a veranschaulicht.

Ein möglicherweise vorhandener Kodierer CI empfängt von der Verbindung 4 die vom Zähler CLI kommende Bitkonfiguration, verschlüsselt sie in später beschriebener Weise und gibt auegangsseitlg über eine Verbindung 7 die kodierten Bits ab.

Ein übliches bistabiles Kippglied FI wird von dem Signal am Leiter 5 zurückgestellt und erzeugt ein einziges an einem Leiter 8 auslaufendes Signal zeitlich übereinstimmend mit dem ersten von ihm von einem Leiter 9 empfangenen Impuls nach der erfolgten Rückstellung. Der Leiter 8 führt zu einem üblichen Register RI, das theoretisch in zwei Abschnitte unterteilt ist, von denen der erste ständig, beispielsweise verdrahtet, die gegebene Bitkonfiguration Im Binärkode enthält, die den festen Teil des Rahmensynchronworts darstellt, während der zweite Abschnitt in Übereinstimmung mit dem vom bistabilen Kippglied FI über den Leiter 8 eintreffenden Impuls die vom Kodierer CI über die Verbindung 7 eintreffende Bitkonfiguration speichert, die den veränderlichen Teil des Synchronworts darstellt. Das Register RI stellt ausgangsseitig über eine Verbindung 11 ein Wort zur Verfügung, das aus der Aufeinanderfolge dieser zwei Bitkonfigurationen besteht. Dieses Wort 1st das gesamte Wort der Rahmensynchronisation.

Ein möglicherweise vorhandener Festwertspeicher MI beliebiger Bauart gibt entsprechend der Bitkonfiguration, die er eingangsseitig vom Zähler CLI über die Verbindung 4 empfängt, ausgangsseltig über eine Verbindung 12 einen binären digitalen Ausdruck von gegebener Anordnung ab. Wie noch beschrieben wird, wird der Speicher MI nur im Fall verwendet, daß die erwartete Anzahl der je Zeitspanne im Rahmen übertragenen Symbole, die sich auf die zusätzliche Information beziehen, eich in den verschiedenen Zeitspannen unterscheidet, in die der Rah men unterteilt let. - 16 -

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Die zusätzliche Information stammt allgemein von einer Quelle SS, die hinsichtlich der Symbolübertragungsrate durch das vom Zähler CLI über den Leiter 2 kommende Signal zeitgesteuert ist. Aufgrund der dargelegten Zusammenhänge muß die von der Quelle SS über eine Verbindung 13 abgegebene Zahl von Binärsymbolen zu jeder Zeitspanne NT, die der Rahmenzeit des zusätzlichen Informationssignals entspricht, gleich der gegebenen Zahl k sein: beim hier beschriebenen Beispiel wurde angenommen, wie in Verbindung mit Fig. 3a gezeigt werden wird, daß die Quelle SS ein durch 10 Bits dargestelltes Signal bei jedem Impuls des Zeitsignals abgeben kann, das sie vom Leiter 2 empfängt. Dieses Zeitsignal wurde als zyklisch mit der Periode ——- angenommen.

Die Verbindung 13 speist einen Pufferspeicher M2 von an sich bekannter Art, der vorübergehend parallel die eingangsseitig von der Verbindung 13 empfangenen Bits in Übereinstimmung mit dem gleichen vom Leiter 2 empfangenen Zeitsignal einspeichert. Die parallele Abgabe der gespeicherten Bits über eine Verbindung 14 wird entsprechend der Zeitsteuerung durch das vom Zähler CLI über den Leiter 3 empfangene Signal durchgeführt. Im Fall, in dem der Betrieb des Speichere MI gefordert wird, wird die Zahl der Bits, die der Pufferspeicher M2 über die Verbindung 14 ausgangsseitig abzugeben hat, durch das Signal angegeben, das vom Festwertspeicher MI über die Verbindung 12 eintrifft.

Ein möglicherweise vorhandener Kodierer C2 des gleichen Typs wie CI betreibt eine Kodierung der auf der Verbindung 14 eintreffenden Bits entsprechend den vom Festwertspeicher MI über die Verbindung 12 empfangenen Angaben. Der Dekodierer C2 gibt ausgangsseitig über eine Verbindung 15 die kodierten Bits an einen Selektor SE1 von an sich bekanntem Aufbau ab. Der Grund für die möglicherweise gewünschte Kodierung durch die Kodierer CI, C2 entstammt dem Problem der Minimalisierung der zum Senden der zusätzlichen Informationssignale geforderten Energie, wie bereits dargelegt wurde. Der Selektor SEI gibt ausgangsseitig entsprechend dem Signal am Leiter 5 über eine Verbindung 16 die am einen seiner Eingänge, an den die Verbindung 15 angeschlossen ist, oder die am anderen seiner Eingänge, an den die vom Register RI kommende Verbindung 11 angeschlossen ist, anliegende Bitkonfigurationen ab.

Ein üblicher Zähler CCI empfängt eingangsseitig vom Leiter 9 die Impulse, die gezählt werden sollen, beginnend vom Zeltpunkt, zu dem er einen RUckstellImpuls über den Leiter 6 empfängt; er liefert ausgangsseitig Über eine Verbindung 59

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von Zeitpunkt zu Zeitpunkt den erreichten Zählwert. Der maximale für den Zähler CCI vorgesehene Zählwert ist um eine Einheit höher als die höchste Zahl der Bits k., k_,...k^ der zusätzlichen Information, die während der Zeitspannen η T, n„T,... bzw. η T zu erwarten sind. Wenn der Zähler CCI seinen eigenen höchsten Zählwert erreicht, bewirken die an seinem ersten, mit dem Leiter 9 verbundenen Eingang eintreffenden Impulse keinerlei Zustandsveränderung mehr bis zum Zeitpunkt, zu dem der Zähler CC1 vom Leiter 6 einen Rückstell impuls empfängt.

Ein Selektor SE2 besteht aus einem üblichen Multiplexer, der durch das an einem seiner Eingänge vom Zähler CCI über die Verbindung 59 empfangene Signal zwischen den die Verbindung 16 bildenden Leitern umgeschaltet wird, die mit dem anderen Eingang verbunden sind. Liegt auf der Verbindung 59 die dem höchsten Zählwert von CCI entsprechende Bitkonfiguration, so liegt am mit einem Leiter 17 verbundenen Ausgang des Selektors SE2 eine boolesche 0.

Ein Signalbildgenerator GF von an sich bekannter Bauart empfängt an einem ersten, mit dem Leiter 10 verbundenen Eingang das Hauptinfor mationssigna1, an einem zweiten, mit dem Leiter 9 verbundenen Eingang die vom Impulsgenerator GPI abgegebenen Impulse und an einem dritten, mit dem Leiter 17 verbundenen Eingang das vom Selektor SE2 kommende Signal. Bei jedem an seinem zweiten Eingang empfangenen Impuls gibt der Signalbildgenerator GF über seinen mit einem Leiter 19 verbundenen Ausgang ein entsprechendes Signalbild ab, dessen Vorzeichen durch das an seinem ersten Eingang empfangene Signal bestimmt ist und dessen Amplitude durch das an seinem dritten Eingang empfangene Signal bestimmt ist. Beim speziellen beschriebenen Beispiel ist die Amplitude des von GF erzeugten Signalbilds 0, wenn am dritten, mit dem Leiter 17 verbundenen Eingang ein boolescher Pegel entsprechend dem Symbol 0 anliegt. Im Lauf der Beschreibung werden die vom Signalbildgenerator GF abgegebenen Signale einfach als "zusätzliche Signalbilder" bezeichnet.

Eine übliche Verzögerungsstrecke L1 verzögert das vom Leiter 10 empfangene Signal um eine Zeltspanne gleich der von den übrigen Teilen der Schaltung geforderten Verarbeitungszeit. Die Verzögerungsstrecke LI gibt das verzögerte Signal über einen Leiter 20 an einen üblichen Analogaddierer SI ab, der die über die Leiter 19 und 20 empfangenen Signalbilder miteinander addiert. Ausgangsseitig vom Addierer SI liegt auf einem Leiter 21 ein Signal, das sowohl

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das Hauptinformationssignal als auch das zusätzliche Informatlonsslgnal enthält.

Die Empfängerschaltung gemäß Flg. 2 empfängt das übertragene Signal von einem Leiter 22. Sie umfaßt eine übliche die Takt-Synchronisation wiederherstellende Takt-Synchronisierschaltung RS2, die der Takt-Synchronisierschaltung RS1 gemäß Fig. 1 gleicht und den Synchronismus mit dem auf dem Leiter 22 liegenden Informationssignals herstellt. Ausgangsseitig gibt die Synchronisierschaltung RS2 über einen Leiter 23 alle T Sekunden einen Impuls ab.

Mit der Rate des von der Synchronisierschaltung RS2 über den Leiter 23 empfangenen Signals erkennt eine Schwellen-Entscheidungsschaltung CD von an sich bekannter Bauart, der das Informationssignal vom Leiter 22 eingespeist wird, diejenigen Symbole des Informationssignals, die eine gegebene Zahl vorgegebener Schwellen überschreiten. Auf diese Weise können innerhalb des Informationssignals die Signalbilder festgestellt werden, die das zusätzliche Informationssignal tragen, indem die Signalbilder des zusammengesetzten Signals mit zwei ersten Schwellen verglichen werden, um zu entscheiden, ob das Signalbild modulierbar ist oder nicht, und mit einem zweiten Paar Schwellen verglichen werden, um zu entscheiden, ob diese Modulation einem Symbol des zusätzlichen Signals mit dem booleschen Wert 1 oder 0 entspricht. Die Entscheidungsschaltung CD gibt entsprechend an ihrem mit einem Leiter 24 verbundenen Ausgang einen Impuls ab, wenn sie ein modulierbares Signalbild festgestellt hat, und gibt über ihren mit einem Leiter 25 verbundenen Ausgang eine boolesche 1 ab, wenn dieses Signalbild mit einer booleschen 1 moduliert worden ist.

Ein zyklischer Zähler CL2 der gleichen Art wie der Zähler CLI nach Fig.1 zählt ebenfalls die Impulse der eingangsseitig vom Leiter 23 (Fig.2) empfangenen Symbolfrequenz und gibt ausgangsseitig über Leiter 26, 27, 28 und 30 periodische Signalbilder ab, deren Frequenzen ganzzahlige Teiler der Symbolfrequenz sind, und gibt über eine Verbindung 29 eine entsprechende Bitkonfiguration ab. Die Form dieser Signalbilder während einer gegebenen Zeit und die Organisation der Bitkonfiguration wird später erläutert.

Mit dem Leiter 25 ist ein Schieberegister R3 der Art Reiheneingang/Parallelausgang mit zwei Eingängen und einem Ausgang verbunden, das den booleschen Zu-

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stand des Signals am Leiter 25 zu den Zeitpunkten speichert, zu denen es einen Impuls vom Leiter 24 empfängt, der mit seinem anderen Eingang verbunden ist. Entsprechend seiner entwurfsgemäßen Dimensionierung gibt das Register R3 ausgangsseitig auf einer Verbindung 31 eine parallele Bitkonfiguration mit so vielen Bits ab, als für den festen Teil des Rahmensynchronworts vorgesehen sind. Dieses Ausgangssignal wird einem üblichen booleschen Komparator CF1 eingespeist, der diesen festen Teil des Rahmensynchronworts gespeichert enthält und ihn mit der vom Register R3 über die Verbindung 31 empfangenen Bitkonfiguration vergleicht. Ist das Vergleichsergebnis positiv, so gibt der Komparator CFI ausgangsseitig auf einem Leiter 32 einen Impuls ab. Ein übliches boolesches UND-Glied P2 mit zwei Eingängen und einem Ausgang überträgt einen an seinem mit dem Leiter 32 verbundenen Eingang empfangenen Impuls zu seinem mit einem Leiter 33 verbundenen Ausgang, wenn, wie noch im einzelnen unter Bezugnahme auf Fig. 3b gezeigt wird, an seinem anderen, mit dem Leiter 30 verbundenen Eingang eine boolesche 1 anliegt. Die auf den Leitern 26 und 33 liegenden Impulse werden von einem üblichen booleschen ODER-Glied P3 zu dessen mit einem Leiter 34 verbundenen Ausgang durchgelassen.

Ein üblicher binärer Zähler CC2 empfängt an einem ersten Eingang die von der Schwellenschaltung CD erzeugten und am Leiter 24 liegenden zu zählenden Impulse und an einem zweiten Eingang ein vom ODER-Glied P3 über den Leiter 34 übertragenes Rückstellsignal. Der Zähler CC2 erzeugt ausgangsseitig auf einer Verbindung 35 eine Bitkonfiguration, die die Zahl der von der Entscheidungsschaltung CD am Leiter 24 gesendeten Impulse, beginnend vom Zeitpunkt, zu dem der vom Glied P3 gesendete Rückstellimpuls eintrifft, anzeigt.

Der höchste Zählwert für CC2 ist um eine Einheit höher als die höchste Zahl, die als Bitzahl für den veränderlichen Teil des Synchronworts vorgesehen ist oder unter den Bitzahlen k_, k ,... k der zusätzlichen Information für die Zeitspannen η T (i * 2,3, ... D) vorgesehen ist. Wenn der Zähler CC2 seinen eigenen höchsten Zählwert erreicht, bewirken die an seinem ersten, mit dem Leiter 24 verbundenen Eingang eintreffenden Impulse keine Veränderung seines Zustande mehr bis zum Zeitpunkt, zu dem CC2 über den mit seinem zweiten Eingang verbundenen Leiter 34 vom ODER-Glied P3 einen RUckstellimpuls empfängt.

Ein Speicher M3 besteht aus einer Anzahl von Zellen gleich der höchsten Zahl

2*

unter den Bitzahlen k„, k , ... k_ und der Zahl der für den veränderlichen

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Teil des Rahmensynchronworts erwarteten Bits. Während der Schreibphase werden die Zellen des Speichers M3 zeitlich aufeinanderfolgend durch das Signal abgetastet, das vom Zähler CC2 über die Verbindung 35 eintrifft. Liegt auf der Verbindung 35 die Bitkonfiguration des höchsten Zählwerts von CC2, dem keine Zelle des Speichers M3 mehr entspricht, so werden keine Daten in M3 gespeichert. Die gespeicherten Daten sind stets ausgangsseitig auf einer Verbindung 36 verfügbar. Die gleichzeitige Rückstellung aller Zellen von M3 wird durch das vom ODER-Glied P3 über den Leiter 34 kommende Signal bewirkt.

Ein Dekoder C3 und ein Speicher M4 haben zusammen eine komplementäre Funktion zur Funktion des Kodierers C2 und des Speichers M2 gemäß Fig. 1 in der gleichen Situation, in der jene Blöcke benötigt werden, nämlich im Fall, daß die erwartete Zahl von Symbolen in jeder der Zeitspannen der zusätzlichen Information unterschiedlich ist.

Ein Pufferspeicher M5 übt Funktionen aus, die den vom gleichartigen Speicher M2 nach Fig. 1 ausgeführten Funktionen genau komplementär sind. Am Ausgang von M5 treten auf einem Leiter 50 die zusätzlichen Informationssymbole auf, die aus dem empfangenen Signal wiedergewonnen wurden.

Ein üblicher Impulsgenerator GP2 gibt jedesmal dann einen Ausgangsimpuls auf einen Leiter 37 ab, wenn er eingangsseitig von der Verbindung 35 eine Bitkonfiguration empfängt, die der Zahl der für die Übertragung des veränderlichen Teils des Rahmensynchronworts erwarteten Bits entspricht, die beim beschriebenen Beispiel 6 beträgt. Dieser Impuls durchläuft eine übliche Verzögerungsstrecke L2, die ihn um eine Zeit gleich der Verarbeitungszeit in später beschriebenen Schaltungen AD, CF2 und LA verzögert. L2 sendet den verzögerten Impuls über einen Ausgangsleiter 44 zu einem ODER-Glied P7, das an einem anderen Eingang den Impulszug vom Leiter 27 empfängt und ausgangsseitig über einen Leiter 49 diese beiden Impulszüge abgibt.

Ein gegebenenfalls vorhandener Dekoder C4 von an sich bekannter Bauart übt Funktionen aus, die denen des Kodierers CI nach Fig. 1 genau komplementär sind. Er arbeitet in der gleichen Situation, zu der CI gefordert wird. C4 empfängt die Signale von der Verbindung 36 und gibt sie dekodiert auf eine Verbindung 38 ab.

Ein bistabiler Multivibrator F2 der Art Stellen-Zurückstellen gibt ausgangs-

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seitig auf einem Leiter 39 eine boolesche 1 ab, wenn er eingangsseitlg einen Impuls vom Leiter 49 empfängt, und schaltet diese boolesche 1 auf eine boolesche 0 um, wenn er einen Impuls an seinem weiteren, mit dem Leiter 32 verbundenen Eingang empfängt.

Ein boolesches UND-Glied PI gibt ausgangsseitig an einen Leiter 18 Impulse ab, die es an seinem ersten, mit dem Leiter 24 verbundenen Eingang empfängt, wenn an seinem zweiten, mit dem Leiter 25 verbundenen Eingang ein Symbol gleich dem ersten Symbol des festen Teils des Synchronworts anliegt. Dieses erste Symbol ist beim beschriebenen Beispiel eine boolesche 1. Die Impulse am Leiter 18 werden an einen Eingang eines üblichen UND-Glieds P4 angelegt, das sie zu einem ausgangsseitigen Leiter 40 überträgt, wenn es durch eine boolesche 1 an seinem mit dem Leiter 39 verbundenen Eingang durchgeschaltet wird. Der Ausgangsleiter 40 führt zu einem üblichen Schieberegister R2, das in jeder Position verschiedene Zellen parallel in der Verschiebungsrichtung aufweist. R2 weist so viele Positionen auf, als Bits des booleschen Werts 1 für den festen Teil des Synchronworts vorgesehen sind. Die Zahl der parallelen Zellen ist gemäß der höchsten Zahl der Symbole des Hauptinformationssignals dimensioniert, die nach einer Wahrscheinlichkeitsannahme zwischen der Übertragung zweier aufeinanderfolgender Symbole 1 des zusätzlichen Informationssignals fließen dürfte. Jedenfalls ist die Zahl dieser Zellen niemals kleiner als die Zahl der Bits, die den veränderlichen Teil des Synchronworts bilden.

Zu den Zeitpunkten, zu denen das Schieberegister R2 einen vom UND-Glied P4 kommenden Impuls über den Leiter 40 empfängt, speichert es die eingangsseitlg auf der Verbindung 29 anliegende Bitkonfiguration und bewirkt gleichzeitig, daß die vorher gespeicherte Bitkonfiguration um einen Schritt verschoben wird. Von den zwei Ausgängen des Registers R2 macht einer, der mit einer Verbindung 41 verbunden ist, die Bitkonfiguration der ältesten Speicherung zugreifbar und einer, der mit einer Verbindung 48 verbunden ist, den Inhalt aller parallelen Zellen in jeder Registerposition mit Ausnahme der Position, deren Inhalt auf dem Leiter 41 zugreifbar ist, zugänglich.

Ein üblicher Komparator CF2 für boolesche Signale mit zwei Eingängen und einem Ausgang vergleicht die vom Schieberegister R2 kommende Bitkonfiguration auf der Verbindung 41 mit derjenigen auf der Verbindung 38, die vom Dekoder C4 kommt, und gibt ausgangsseitig über einen Leiter 42 eine boolesche 1 im Fall

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- 22 ab, daß der Vergleich die Übereinstimmung der beiden Bitkonfigurationen ergibt.

Ein üblicher boolescher Addierer AD addiert die Zahl, die durch die Bitkonfiguration auf der Verbindung 38 gegeben ist, und die Zahlen, die durch die Bitkonfigurationen auf der Verbindung 48 gegeben ist, die, wie gesagt, am Register R2 anschließt, miteinander. Das Ergebnis dieser Addition läuft über eine Verbindung 43 zum Zähler CL2.

Weiterhin sind übliche boolesche UND-Glieder P5 und P6 und eine sequentielle logische Schaltung LA vorhanden, deren Betrieb später unter Bezugnahme auf Fig. 8 beschrieben wird. Entsprechend der booleschen Signa!konfiguration, die sie eingangsseitig über die Leiter 30, 39 und 42 empfängt, gibt die logische Schaltung LA über einen Leiter 45 entweder eine boolesche 1 oder eine boolesche 0 ab, die von den UND-Gliedern P5, P6 als Durchschaltsignal verwendet werden. In Abhängigkeit von diesem Durchschaltsignal liefern die UND-Glieder P5 und P6 ausgangsseitig über Leiter 46 bzw. 47 die Signale, die sie eingangsseitig von den Leitern 44 bzw. 40 empfangen.

Bei der Beschreibung der Figuren 3, 4, 5, 6 und 7, die die auf den Leitern und Verbindungen der Fig. 1 und 2 liegenden Spannungsverläufe und Signale wiedergeben, werden diese Verläufe und Signale mit den gleichen Bezugszeichen wie die Leiter und Verbindungen, auf denen sie auftreten, bezeichnet.

Fig. 3a zeigt die vom zyklischen Zähler CLI erzeugten Signale mit Ausnahme des auf der Verbindung 4 liegenden Signals, dessen Beschreibung für das vollständige Verständnis der Erfindung nicht notwendig ist. Die Figur zeigt hierbei einen Zusatzsignal-Rahmen der Dauer NT, die gemäß dem beschriebenen Beispiel als in vier Zeitspannen η T, n„T, η Τ, η,Τ von gleicher Dauer unterteilt angenommen wird, die durch die Impulse des Signals 6 zeitgesteuert sind. Während der ersten Zeitspanne η T hat das Signal 5 den booleschen Wert 1, so daß es, wie gezeigt wird, die mit der übertragung des Synchronworts zusammenhängenden Operationen in Gang setzt.

Bei einer qualitativen überprüfung der Fig. 3a zeigt sich, daß die Impulse de* Signals 6 in Bezug zur Anstiegsflanke des Signals 5 und zu den Impulsen des Signals 3 geringfügig verzögert sind, auf daß die genaue Operation des System« trotz des Auftretens unvermeidbarer Schaltungsverzögerungen sichergestellt ist.

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Die Signale 2, 3 dienen der Zeitsteuerung des Pufferspeichers M2 (Fig.1). Das

Signal 2 (Fig.3a) setzt die Ladezeitpunkte in M2 und gleichzeitig die Zeitpunk-NT te der Abgabe der Symbole durch die Quelle SS mit der Periode ■=— fest. Das Signal 3 setzt die Abgabephasen des Pufferspeichers M2 fest und besteht aus drei Impulsen. Da angenommen wurde, daß der Rahmen in vier Zeitspannen unterteilt ist, von denen die erste dem Synchronwort zugeteilt ist, verbleiben nur drei Zeitspannen zur Verfügung für die Übertragung des zusätzlichen Informationssignals.

In der auf die Fig. 2 bezogenen Fig. 3b sind die am Empfänger auftretenden Signale 26, 28 und 30 den Signalen 3, 2 bzw. 5 gemäß Fig. 3a auf der Senderseite analog, so daß für sie auch die zuvor angestellten Betrachtungen gelten. Die Impulse des Signals 27 geben das Ende der Zeitspannen an, die für die übertragung der Information des zusätzlichen Signals vorgesehen sind.

Wie schon gesagt, sind die Impulse des Signals 32 dann vorhanden, wenn der Komparator CFI (Fig.2) eine Bitkonfiguration feststellt, die der für den festen Teil des Rahmensynchronworts erwarteten Konfiguration gleicht. Das Signal 33 besteht aus den Impulsen des Signals 32, die dann auftreten, wenn das Signal 30 eine boolesche 1 ist. Durch Vermischung der Signale 26 und 33 entsteht das Signal 34.

Fig. A zeigt ein spezielles Beispiel der Übertragung einer zusätzlichen Information, die in die Zeitspanne n.T (Flg.3a) eingefügt 1st und aus der folgenden Binärfolge von 10 Bits besteht:
10 0 1110 10 1

Die Signale 2, 3, 5 und 6 gleichen den entsprechenden Signalen nach Fig. 3a in auseinandergezogenem Maßstab. Das Signal 1 (Fig.1,A) ist das Grund-Takt signal, das dem Zähler CLI eingespeist wird und eine Frequenz gleich der Symbol frequenz des Hauptinformationssignals hat.

Das Signal 10 stellt das für das Hauptinformationssignal angenommene Signalbild dar. Das Signal 9 besteht aus einer Serie von Impulsen, die zeitlich zusammenfallen mit den modulierbaren Signalbildern des Signals 10. Das Signal 17 trägt das zusätzliche Informationssignal, das auf folgende Weise übertragen werden soll: nach jedem Impuls des Signals 9 nimmt es den booleschen Wert an, der dem Bit des zusätzlichen Informationssignal· entspricht, das In

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zeltlicher Übereinstimmung mit dem folgenden Impuls des Signals 9 übertragen werden soll. Das Signal 19 1st das auf die zusätzliche Information bezogene Signal, das mit dem Signal 20 addiert werden soll, das dem Hauptlnformation·- slgnal 10 nach der Verzögerung um eine Zeltstrecke entspricht, die gemäß der Figur gleich einer Symbolperiode des Hauptinformationssignals ist. Das Signal 21 schließlich ist dasjenige Signal, das die Haupt information und die zusätzliche Information miteinander verbindet und am Leiter 21 den Sender gemäß Fig.1 verläßt.

Fig. 5 zeigt in ähnlicher Weise wie Fig. 4 den Verlauf der Signale auf den Leitern 22, 23, 24, 25, 26, 28, 30 und 34 des Empfängers (Fig.2) in der Folge de· Empfangs der speziellen zusätzlichen Information, die dem speziellen Signalbild des Hauptinformationssignals zugeordnet ist, wie es bereits senderseitig dargelegt wurde. Die auf der Verbindung 35 liegenden BitKonfigurationen sind in Fig. 5 nur einfach durch Angabe der Zahl in Dezimalziffern angegeben, die gemäß den Konfigurationen dem vom Zähler CC2 (Fig.2) zu den Zeitpunkten der Impulse des Signals 24 erreichten Wert entspricht. Beim beschriebenen Beispiel wurde angenommen, daß dieser Zähler nur 11 Zähl Stellungen aufweist und deshalb, nachdem die Zahl 10 erreicht worden ist, wie beschrieben am letzten erreichten Wert stehenbleibt.

Das Signal 22 ist das empfangene Signal und entspricht dem Signal 21 nach Fig. 4. Das Signal 23 ist das Grund-Taktsignal mit einer Frequenz gleich der Symbolfrequenz des Hauptinformationssignals; es kommt von der Synchronisierschaltung RS2 (Fig.2). Das Signal 24 besteht aus einer Reihe von Impulsen, die gleichzeitig mit den modulierbaren Signalbildern des Signals 22 auftreten. Da· Signal 25 besteht aus einer Reihe von Impulsen, die gleichzeitig mit den modulierbaren Signalbildern des Signals 22 auftreten, soweit diese durch die zusätzliche Modulation geändert sind.

Fig. 6 zeigt ein spezielles Beispiel der Übertragung des Rahmensynchronworte, von dem, wie bereits dargelegt, angenommen wird, daß sein fester Teil aus der Binärkonfiguration 1001 und sein variabler Teil aus der Konfiguration von sechs Binärziffern besteht, die die Zahl der Symbole anzeigen, die vom Beginn des Rahmens bis zum ersten Symbol des Hauptlnformationssignale mit modulierb·- rem Signalbild aufgetreten sind. In diesem speziellen Fall ist diese Zahl gleich 2 und wird al· Konfiguration 010000 übertragen.

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Das Rahmensynchronwort besteht deshalb aus der folgenden Bitserie

1001010000

die in Fig. 6 als am Leiter 17 auftretend dargestellt ist, und zwar gemäß Fig. 1 in serieller Form und vorübergehend. Wie gesagt, führt das Signalbild des Signals 17 die Symbole dieser Binärserie in zeitlicher Übereinstimmung mit den Impulsen des Signals 9, die zeitlich Obereinstimmend mit den modulierbaren Signalbildern des Hauptinformationssignals erzeugt werden.

Die Signale 1, 3, 5 und 6 nach Fig. 6 sind die gleichen wie diejenigen nach Fig. 4 mit der Ausnahme, daß in Fig. 6 die Zeitspanne η T dargestellt ist, die sich auf das Rahmensynchronwort bezieht, jedoch nicht die Zeltspanne n.T, die in Fig. 4 dargestellt ist und sich auf die übertragung des eigentlichen zusätzlichen Informationssignals bezieht.

Signal 10 (Fig.6) zeigt den für das Hauptinformationssignal angenommene·Signalverlauf. Da sich die Zeitspanne von der in Fig. 4 untersuchten Zeitspanne unterscheidet, ist der Verlauf offensichtlich unterschiedlich.

Die Zeile mit dem Signal 4 (Flg.6) zeigt in Form dezimaler Ziffern die Zahl, die sich auf die auf der Verbindung 4 (Flg.1) liegende Binärkonfiguration bezieht. Das Signal 8 nach Fig. 6 dient der Bestimmung des Zeitpunkts des Ladens ins Register RI (Fig.1) des veränderlichen Teils des Rahmensynchronworts gemäß Signal 4. Die Signale 19, 20 und 21 gemäß Fig. 6 sind die gleichen wie die gleichnamigen Signale nach Fig. 4 mit der Ausnahme des Unterschieds der betrachteten Zeitspanne und der dieser Zeitspanne zugeordneten Information.

Fig. 7 zeigt das gleiche spezielle Beispiel des Rahmensynchronworts, das in Fig. 6 dargestellt ist, und zeigt es hier vom empfängerseitigen Standpunkt. Das Signal 22 ist das die Hauptinformation und die zusätzliche Information tragende Signal, das auf der Empfängerseite dem gesendeten Signal 21 nach Fig. 6 entspricht. Die Signale 23, 24, 25, 30 und 35 sind die gleichen wie die in Fig. 5 dargestellten, jedoch wie angegeben zu unterschiedlichen in den beiden Figuren dargestellten Zeitspannen. Das Signal 32 besteht aus einem Impuls, der übereinstimmend mit der empfängerseitigen Erkennung der Binärkonfiguration des festen Teils des Rahmensynchronworts abgegeben wird.

Der Impuls des Signals 37 gibt den Zeitpunkt des Empfangs des letzten Bits des Rahmensynchronworts an, beim beschriebenen Beispiel also des 6. Bits nach

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Empfang des festen Teils des Rahmensynchronworte. Das Signal 44 gleicht dem Signal 37, das von der Verzögerungsstrecke L2 (Fig.2) entsprechend verzögert worden ist. Das Signal 39 erkennt die Zeitstrecke zwischen dem Zeitpunkt des Erkennens des festen Teils des Synchronworts und dem durch den Impuls des Signals 44 angegebenen Zeitpunkt. Die Zeile des Signale 29 führt das gleiche Signal, das in der Zeile des Signals 4 in Fig. 6 dargestellt ist, so, wie es empfängerseitlg wiedergewonnen worden ist.

Das Signal 40 nach Fig. 7 besteht aus den Impulsen des Signals 25, die auflerhalb der Zeitspanne auftreten, zu der das Signal 39 eine boolesche 0 ist. Die Zeilen der Signale 38, 41 zeigen in dezimalen Ziffern die Zahlenwerte der auf den Verbindungen 38, 41 nach Fig. 2 vorhandenen Bitkonfigurationen, wobei der gestrichelte Teil solchen Konfigurationen entspricht, die beim beschriebenen Beispiel nicht festgestellt werden können, da sie von der vorherigen Situation der Signale abhängig sind, die in Fig. 7 nicht enthalten 1st. Das Signal 42 kehrt sich von 0 zu einer booleschen 1 um, wenn die Binärkonfiguration des Signals 41 die gleiche ist wie die Binärkonfiguration des Signals 38.

Den Betrieb der Logik LA (Fig.2) zeigt das Ablaufdiagramm nach Fig. 8. Das Ablaufdiagramm besteht aus kleinen Kreisen, die durch Pfeile miteinander verbunden sind. Jeder Kreis trägt eine alphanumerische Angabe, die die Phase und den Zustand, auf die sich der Kreis bezieht, der Logik identifiziert. Neben jedem Pfeil sind drei Zahlen geschrieben, die aus der Zusammenfügung der Syebole 1,0,X bestehen, wobei 1,0 die binären Symbole und X das Zeichen für "ohne Bedeutung" sind.

Insgesamt werden vier Gruppen von Phasen untersucht, die als a; f., f~,

£*i Ρ« > Po» ··· Pa ί ^r bezeichnet sind, sowie
\i B

für jede Phase von 1 bis 4 variieren können.

P<> Po» ··· Pa> ^r bezeichnet sind, sowie eine Anzahl von Zuständen, die \i B

Es sei beispielsweise la der erste Zustand der Phase a; 2a, 3a sind der nach folgende zweite und der nachfolgende dritte Zustand; If ist der erste Zustand der Phase f , 2f. der zweite Zustand; If^ ist der erste Zustand der Pha se f_Ä, 3f_Ä ist deren dritter Zustand usw.

Die Angaben neben den Pfeilen zeigen den booleschen Zustand des Signals an, das in dieser Reihenfolge auf den Leitern 30, 39, 42 (Fig.2,7) liegt. Sofern der Pfeil am selben Kreis endet, bedeutet dies, daß sich mit der Ziffernkonfiguration gemäß diesem Pfeil der Zustand und die Phase nicht ändern.

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Beispielsweise bedeutet derjenige Pfeil, der die Kreise la und 2a (Fig.8) miteinander verbindet und mit der Angabe 11X versehen ist, daß, was auch immer der boolesche Wert am Leiter 42 (Fig.2) ist, eine Änderung vom Zustand la zum Zustand 2a durchgeführt wird, sofern nur eine boolesche 1 am Leiter 30 und am Leiter 39 liegt.

Jedem Zustand jeder Phase der logischen Schaltung LA 1st ein boolescher Ausgangswert am Leiter 45 (Fig.2) zugeordnet. Es erscheint nicht erforderlich, das Schema nach Flg. 8 durch Angabe dieser booleschen Ausgangswerte noch komplexer zu machen, zumal, wie noch erläutert wird, die einzigen Zustände, während derer eine boolesche 1 am Leiter 45 vom LA erscheint, die Zustände Ir₁ 2r, 3r (Fig.8) sind, während in allen anderen Fällen eine boolesche 0 erhalten wird. Die vollständige Erläuterung der Zustandsänderungen gemäß Fig. 8 wird später im Zusammenhang mit der Beschreibung des Betriebs des zur Erfindung gehörenden Empfängers erläutert.

Unter Bezugnahme auf die beschriebenen Figuren und Schaltpläne, die die Verbindungen der beschriebenen Schaltungsbestandteile untereinander angeben, wird im folgenden der Betrieb der erfindungsgemäßen Vorrichtung zunächst für die Senderseite und dann für die Empfängerseite beschrieben.

Gemäß der in Verbindung mit den Flg. 3a, 3b, 4, 5, 6 und 7 gemachten Annahme ist die erste zusätzliche Information, die der Hauptinformation hinzuzufügen ist, das Rahmensynchronwort, von dem ein spezieller Fall in Fig. 6 dargestellt ist.

übereinstimmend mit der Zeitspanne, zu der das Signal 5 eine boolesche 1 ist und die also für die Übertragung des Rahmensynchronworts bestimmt 1st, wird der Selektor SEI (Fig.1) durch das Signal 5 (Fig.6) auf den Eingang gestellt, der über die Verbindung 11 mit dem Register RI verbunden ist. Wie gesagt, macht RI ausgangsseitig ständig die Binärkonfiguration des festen Teils des Rahmensynchronworte zugänglich.

Zu Beginn dieser Zeitspanne bewirkt das Signal 6 (Fig.6) die Rückstellung des Zählers CC1 (Fig.1), was den Selektor SE2 auf den mit jenem speziellen Leiter der Verbindung 16 verbundenen Eingang stellt, der da* erste Bit des Synchronworts führt. Beim beschriebenen Beispiel ist diese* Bit gemäß dem Signal 17 nach Fig. 6 eine boolesche 1.

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Der Übergang des Signals 5 von 0 nach 1 zu Beginn dieser Zeitspanne bewirkt eine Aufsteuerung der bistabilen Kippstufe FI (Fig.1), die einen Impuls zeitlich übereinstimmend mit dem ersten Impuls abgibt, den FI vom Leiter 9 empfängt. Diese Impulse am Leiter 9 werden, wie dargestellt, vom Impulsgenerator GPI jedesmal dann erzeugt, wenn ein modulierbares Signalbild am Leiter 10 auftritt. Im speziellen Fall nach Fig. 6 tritt der erste von GPI erzeugte Impuls am Leiter 9 zeitlich übereinstimmend mit dem Wert"2"auf der Verbindung 4 auf, was bedeutet, daß seit Beginn dieser Zeitspanne nur zwei Symbole des Hauptinformationssignals aufgetreten sind.

Zeltlich übereinstimmend mit diesem ersten Impuls auf dem Leiter 9 wird also der Impuls des Signals 8 (Fig.6) am Leiter 8 (Fig.1) erhalten, der das Einspeichern in die Zellen des Registers RI bewirkt, die dem variablen Teil des Rahmensynchronworts zugeordnet sind. Dieser variable Teil stimmt mit dem Wert "2" überein, der in binärer Form dargestellt ist und, sofern notwendig, durch den Kodierer CI geeignet kodiert ist.

Dieser erste Impuls am Leiter 9 bewirkt außerdem, daß der Signalbildgenerator GF das erste zusätzliche Signalbild erzeugt, gemäß Signal 19 nach Flg. 6. Dieses erste zusätzliche Signalbild wird durch einen Impuls positiven Vorzeichens dargestellt, da das entsprechende Symbol des Hauptinformationssignals am Leiter 10 positiv ist und die Modulation durch eine einfache Summierung im Addierer SI entsprechend den beschriebenen Vorgangsweisen stattfindet.

Zur korrekten Durchführung dieser Modulation wird eine zelt liehe Ausrichtung zwischen dem Impuls am Leiter 19 und dem entsprechenden Symbol des Hauptinformationssignals gefordert. Das Signal am Leiter 10 wird deshalb In der Verzögerungsstrecke LI um eine Zeit verzögert, die gleich der für die Erzeugung dieses Impulses am Leiter 19 benötigten Zeit ist, und wird anschließend über den Leiter 20 zum Addierer SI geleitet.

Dieser erste Impuls am Leiter 9 bewirkt weiterhin im Zähler CCI das Weiterschreiten um eine Zähleinheit und folglich gemäß der vom Zähler CCI auf der Verbindung 59 gezeigten Bitkonfiguration das Stellen des Selektor· SE2 auf den mit demjenigen speziellen Leiter der Verbindung 16 verbundenen Eingang, der das zweite Bit des zu übertragenden Rahmensynchronwortβ führt. Ia beschriebenen Beispiel 1st dieses Bit gemäß dem Signal 17 nach Flg. 6 eine boolesche

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In zeitlicher Übereinstimmung mit dem zweiten Impuls am Leiter 9 wird dann das zweite Bit des Rahmensynchronworts durch ein Vorgehen übertragen, das dem übertragen des ersten Bits gleicht. Der einzige Unterschied liegt darin, daS vom Selektor SE2 am Leiter 17 zum Signalbildgenerator GF die betreffende boolesche 0 übertragen wird, so daB GF keinerlei Signalbild erzeugt, und der Addierer SI zum Signal am Leiter 20 ein Nullsignal zufügt, so daß also das Signal vom Leiter 20 vollkommen unverändert am Leiter 21 aueläuft.

Die insoweit dargelegten Gesichtspunkte gelten für sämtliche verbleibenden Bits des Rahmensynchronworts. Es wird darauf hingewiesen, dafl das sechste Bit dieses Rahmensynchronworts eine boolesche 1 ist, die durch die Erzeugung eines negativen Impulses im Synchronbildgenerator GF übertragen wird. Dies beruht auf der Tatsache, daß ein solches Bit durch Veränderung des Signalbilds übertragen wird, daβ dem äußersten negativen Pegel des auf die Haupt in format ion bezogenen Signals entspricht, entsprechend den dargelegteQ Modulationsprinzipien.

Nachdem schließlich das letzte Bit des Synchronworts übertragen worden ist, was beim beschriebenen Beispiel das zehnte Bit ist, gibt der Selektor SE2 nun ausgangsseitlg am Leiter 17 eine boolesche 0 ab, da er nämlich vom Zähler CCI auf einen Eingang gestellt wird, der in jedem Fall eine boolesche 0 führt, die beim beschriebenen Beispiel durch eine vorgegebene Verdrahtung geliefert wird oder alternativ auch vom Selektor SEI über die Verbindung 16 geliefert sein kann. Wie dargestellt, sperrt eine vom Selektor SE2 ausgangsseitig am Leiter 17 abgegebene boolesche 0 im Signalbildgenerator GF die Abgabe von Signalbildern, mit dem bereits dargestellten Ergebnis. Das am Leiter 20 liegende Signal tritt also ohne jede Veränderung zum Leiter 21 über.

Diese Situation setzt sich bis zum Ende der Zeitspanne η Τ fort, genau genommen bis zum Zeitpunkt, zu dem der zweite, in Fig. 6 gestrichelt eingezeichnete Impuls am Leiter 6 auftritt. Dieser Impuls steuert die Rückstellung des Zählers CCI (Flg.1). Die sodann welter dem Haupt Informationssignal hinzuzufügende Information 1st diejenige, die sich auf die Zeltspannen n_T, n.T, n.T (Fig.3a) der zusätzlichen Information bezieht. Am Ende der Zeitspanne η Τ wendet sich das Signal 5 von 1 zu 0 und bewirkt, daß der Selektor SEI (Fig.1) seinen Eingang von der mit Register RI verbundenen Verbindung 11 zur an den Pufferspeicher M2, gegebenenfalls Ober den Kodierer C2, angeschlossenen Ver-

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bindung 14, 15 umschaltet. Auf diese Weise werden jetzt die zusätzlichen Informationsbits von der Quelle SS geliefert, die über die Verbindung 13 mit dem Speicher M2 verbunden ist. Die Quelle SS wird dazu veranlaßt, zeitlich übereinstimmend mit jedem Impuls, den sie vom Zähler CLI über den Leiter 2 empfängt, eine neue Bitkonfiguration auf die Verbindung 13 abzugeben. Diese Bitkonfigurationen werden vorübergehend im Pufferspeicher M2 gespeichert.

Der Pufferspeicher M2 gibt ausgangsseitig auf die Verbindung 14 zeitlich übereinstimmend mit jedem Impuls, den er vom Zähler CLI über den Leiter 3 empfängt, eine neue Bitkonfiguration ab, die, wie noch dargestellt wird, gegenüber den vorher gespeicherten Konfigurationen unterschiedlich angeordnet sein kann.

Im Fall, daß sich die Zahl der Bits der zusätzlichen zu übertragenden Information, die während jeder Zeitspanne zu übertragen sind, von Zeitspanne zu Zeitspanne ändert, wird der Festwertspeicher MI in Betrieb gesetzt, der entsprechend der Bitkonfiguration, die er von CLI über die Verbindung 4 empfängt, auagangsseitig auf der Verbindung 12 an den Kodierer C2 und den Speicher H2 ein Signal abgibt, das die für jede Zeitspanne erwartete Zahl von Bits abgibt. Al· Konsequenz dieses Signals organisiert der Speicher M2 die Menge der Bite, die er ausgangsseitig während jeder Zeitspanne abzugeben hat. Ist diese Zahl niedriger als die Zahl der gespeicherten Bits, so gibt M2 die geforderte Anzahl von Bits ab und behält die verbleibenden für die nachfolgende Zeltspanne, wobei vorausgesetzt wird, daß innerhalb eines Rahmens die Gesamtmenge der gespeicherten Bits gleich der Menge der abgegebenen Bits ist. Der Kodierer C2 erfährt vom Speicher MI über die Verbindung 12 die Menge der Bits für jede Zeitspanne und ist somit in der Lage, den Kodiervorgang korrekt auszuführen.

Wie erinnerlich sein wird, ist beim beschriebenen Beispiel die Zahl der für jede der drei Zeitspannen n„T, n.T, n.T bestimmten Bits gleich 10. Die Funktion de· Speichers MI ist somit bei diesem Beispiel Überflüssig. Der Kodierer C2 kann indessen verwendet werden, wenn aus den oben beschriebenen Gründen eine Kodierung der Informationsbits gefordert wird.

Für die Zeitspanne n.T wurde gemäß Fig. 4 die folgende zusätzliche Bitserie für die übertragung angenommen: 1001110101.

Die Vorgänge zur Durchführung der Modulation der modullerbaren Signalbilder mit den den zusätzlichen Informationssymbolen entsprechenden Signalbildern entspr·-

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chen vo 11 kommen den Vorgängen, die für die Bits des Rahmensynchronworts unter Bezugnahme auf Fig. 6 beschrieben wurden. Die einzigen Unterschiede liegen ersichtlich in folgendem:

- zwecks Allgemeingültigkeit wurde für das Signal 10 ein formal unterschiedlicher Verlauf angenommen, und als Folge hiervon ändert sich die zeitliche Stellung der Impulse des Signals 9;

- die Serie der zusätzlichen zu übertragenden Bits ist unterschiedlich; somit unterscheidet sich der Verlauf des Signals 17.

Als Folge dieser Vorgänge werden aus den gleichen Gründen wie aus den im Zusammenhang mit Fig. 6 dargelegten Gründen die Signalbilder der Signale 19, und das Signalbild des Signals 21 erhalten.

Im folgenden werden die empfängerseit igen Vorgänge im Zusammenhang mit Fig. und den Fig. 3b, 5, 7 und 8 unter der Annahme beschrieben, daß das am Leiter 21 (Fig.2) des Senders auslaufende Signal über den Leiter 22 empfangen wird.

Zunächst wird der Empfang des Rahmensynchronworts gemäß Fig. 7 betrachtet. Der Verlauf des Signals 22 trägt die Information des Rahmensynchronworts, die der Information des Hauptsignals hinzugefügt 1st. Es wird zunächst angenommen, daß sich der Empfänger bereits im Zustand der normalen Rahmensynchronisation befindet, also im stetigen Zustand. Außerdem wird angenommen, daß das Synchronwort während dieser speziellen Empfangsphase nur zur überprüfung und Versicherung dieses Zustande der normalen Ausrichtung verwendet wird. Später wird gezeigt, wie der Empfänger den Zustand der fehlenden Ausrichtung entdeckt und den stetigen Zustand wiederherstellt.

Die Takt-Synchronisierschaltung RS2 (Fig.2) leitet aus dem Signal am Leiter das Taktsignal mit einer Periode gleich der Symbolperiode des Hauptinformationssignals ab und gibt es über den Leiter 23 an die Entscheidungsschaltung CD und an den Zähler CL2 ab. Gemäß den obigen Annahmen sendet der Zähler CL2, der vom Signal am Leiter 23 getaktet wird, über den Leiter 27

einen ersten Impuls, der in Fig. 3 in der Zeile des Signals 27 gestrichelt eingezeichnet ist und der in der Schaltung gemäß Fig. 2 über das ODER-Glied F7 den Multivibrator F2 erreicht, dessen Ausgang daraufhin eine boolesche 1 abgibt. Der Impuls am Leiter 27 dient außerdem als Speicherbefehl im Pufferspeicher M5 für die dort eingangseeitig anliegende, vom Speicher M3 kommende Information.

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Der vom Multivibrator F2 auegangsseitig erzeugte boolesche Wert 1 läuft über den Leiter 39 zur logischen Schaltung LA und außerdem als Durchsteuersignal zum UND-Clled P4.

Als Folge des Taktsignals am Leiter 23 und mit geringer Verzögerung im Bezug zum Impuls am Leiter 27 gibt der Zähler CL2 Über den Leiter 30 eine boolesche 1 ab, die sich bis zum Ende der Zeitspanne η T (Fig.3b,7) nicht mehr ändert. Auf diese Welse wird die dem Rahmensynchronwort zugeordnete Zeltspanne erkannt. Die am Leiter 30 (Fig.2) liegende boolesche 1 wird zur logischen Schaltung LA und als Durchsteuersignal zum UND-Glied P2 geleitet.

Aufgrund der oben erläuterten Annahme befindet sich die logische Schaltung LA anfänglich im Zustand la (Fig.8). Da sie nun über den Leiter 30 (Flg.2) eine boolesche 1 und über den Leiter 39 eine boolesche 1 empfängt, gelangt sie unabhängig davon, welches Signal am Leiter 42 anliegt, zum Zustand 2a entsprechend dem mit 11X gekennzeichneten Pfeil. Diese Änderung entspricht dem Beginn der Zeitspanne η Τ.

Aufgrund des von der Synchronisierschaltung RS2 empfangenen Taktsignals und des vom Leiter 22 abgenommenen Signals erkennt die Entscheidungsschaltung CD (Fig.2) die modulierbaren Signalbilder und gibt auf einem Leiter 24 einen Impuls in zeitlicher Übereinstimmung mit jedem soeben festgestellten modulierbaren Signalbild ab. Zusätzlich gibt die Entscheidungsschaltung CD am Leiter 25 einen Impuls in zeitlicher Übereinstimmung mit jedem modulierbaren Signalbild, das als Folge der Modulation tatsächlich mit dem booleschen Wert 1 modifiziert worden 1st, wie in Flg. 7 In den Zellen der Signale 24, 25 dargestellt 1st.

Der erste Impuls am Leiter 24 (Fig.2,7) bewirkt die Verschiebung eines Bite Im Register R3 und das anschließende Laden des booleschen Pegels, der an dem mit dem Leiter 25 verbundenen Eingang anliegt, im vorliegenden Fall des booleschen Werts 1, in die erste Speicherzelle. Der Impuls am Leiter 24 erreicht außerdem den Zähler CC2, er bleibt jedoch unauegenützt, da gemäß dem Signal 35 in Flg. 7 angenommen wurde, daß der Zähler CC2 bereits seinen höchsten ZMhlwert erreicht hat, der beim beschriebenen Beispiel 10 beträgt.

Der erste Impuls am Leiter 24 erreicht außerdem über das UND-Glied PI, das durch den booleschen Wert 1 am Leiter 25 durchgeschaltet 1st, weiterhin Über den Leiter 18 und das durch das Signal am Leiter 39 bereit· durchgeechaltete

709851/0693 " ³³ "

UND-Glied P4 sowie den Leiter 40 das Register R2. Er bewirkt in R2 das Verschieben einer Position zum Ausgang der gespeicherten Bitkonfigurationen und das folgende Laden der Bitkonfiguration, die an dem Eingang anliegt, der über die Verbindung 29 mit dem Zähler CL2 verbunden ist. Diese Konfiguration entspricht beim beschriebenen Beispiel der Zahl "2", wie in Fig. 7 dargestellt ist.

Der Impuls am Leiter 25 erreicht außerdem den Speicher M3, wird jedoch hierin nicht gespeichert, da in dieser Phase der Speicher M3 nicht durch das Signal auf der Verbindung 35 adressiert wird. Dies beruht darauf, daß, wie gesagt, der Ausgangswert 10 des Zählers CC2 auf der Verbindung 35 keiner Adresse im Speicher M3 entspricht, der gemäB den gemachten Voraussetzungen aus Zellen besteht, die mit Adressen 0 bis 9 bezeichnet sind.

Der zweite Impuls des Signale am Leiter 24 bewirkt die gleichen Veränderungen wie der erste mit der einzigen Ausnahme, daß er in das Register R3 eine boolesche 0 einschreiben läßt, da in zeitlicher Obereinstimmung mit diesem zweiten Impuls kein Impuls am Leiter 25 vorhanden ist.

Der dritte Impuls am Leiter 24, der von einer 0 abhängt, verhält sich genau gleich wie der zweite Impuls.

Der vierte Impuls am Leiter 24, der zeitlich Übereinstimmend mit dem Wert "8" auf der Verbindung 29 auftritt, trifft außerdem zeitlich mit dem zweiten Impuls am Leiter 25 zusammen, da gleichzeitig ein Symbol 1 der zusätzlichen Information empfangen wird.

Da im festen Teil des Synchronworts beim beschriebenen Beispiel zwei t vorhanden sind, besteht das Register R2 aus nur zwei Speicherstellen. Der zweite Impuls am Leiter 25 bewirkt also in R2 eine Verschiebung des zuvor gespeicherten Werts "2" zu dem an die Verbindung 41 angeschlossenen Ausgang, und bewirkt das gleichzeitige Laden des eingangsseitig auf der Verbindung 29 liegenden Werts "8".

Der vierte Impuls am Leiter 24 bewirkt im Register R3 das Verschieben der gespeicherten Bits um eine Stelle und das anschließende eingangsseitige Laden der booleschen 1 vom Leiter 25. Am Ausgang von R3 liegt also auf der Verbindung 31 die Bitkonfiguration 1001, die dem festen Teil de« Synchronworte ent-

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spricht. Der Komparator CFI identifiziert diese Konfiguration und sendet ausgangsseitig über den Leiter 32 einen Impuls, der über das bereits durchgeschaltete UND-Glied P2, den Leiter 33, das ODER-Glied P3 und den Leiter 34 jeweils als Rückstellsignal zum Zähler CC2 und zum Speicher M3 gelangt. Dieser gleiche vom Komparator CFI über den Leiter 32 abgegebene Impuls gelangt außerdem zum Multivibrator F2 und bewirkt hierin, daß dessen am Leiter 39 liegendes Ausgangssignal vom booleschen Wert 1 zum booleschen Wert 0 umschaltet, wie In der Zeile des Signals 39 in Flg. 7 erkennbar ist. Die nun am Leiter 39 liegende boolesche 0 sperrt das UND-Glied P4 und wird auBerdem zur logischen Schaltung LA geleitet.

Zu dieser Zeit empfängt die logische Schaltung LA vom Leiter 30 eine 1 und vom Leiter 39 eine 0 und wechselt vom Zustand 2a (Fig.8) zum Zustand 3a, unabhängig davon, welchen booleschen Wert sie vom Leiter 42 empfängt. Der Zustand 3a bedeutet also, daß der feste Teil des Synchronworts korrekt empfangen worden ist und daß auf den Empfang des variablen Teils gewartet wird.

Der fünfte Impuls des Signalt 24 (Fig.7) bewirkt, daß der Zähler CC2 (Fig.2) um eine Einheit weiterzählt und von "0" auf "1" kommt. Da am Leiter 25 zur Zeit dieses fünften Impulses eine boolesche 0 liegt, wird in der ersten Zelle dea Speichers M3, der die Adresse 0 entspricht, eine boolesche 0 gespeichert. Außerdem erreicht der fünfte Impuls am Leiter 34 das Register R3 und bewirkt hierin eine Verschiebung der darin gespeicherten Bits zum Ausgang zu und das folgende Laden einer 0 in seine erste Eingangszelle. Die resultierende Bitkonfiguration, die auf der Verbindung 31 am Ausgang des Registers R3 auftritt, entspricht keiner vorgegebenen Konfiguration und bleibt deshalb unausgewertet.

Für die folgenden am Leiter 24 liegende Impulse bis zum Ende der Zeitspanne n.T, das durch die Änderung des Signals am Leiter 30 von 1 nach 0 markiert ist, verhält sich das Register R3 gleich wie im Fall des fünften Impulses.

von/ Weiterhin bewirkt der sechste Impuls am Leiter 24 das Weiterzählen CC2 um eine Einheit zu einem Zählwert "2". Da in diesem Fall eine boolesche 1 am Leiter 25 liegt, wird die boolesche 1 in die der Adresse 1 entsprechende Zelle de· Speichers M3 eingespeichert.

Am Ausgang von M3 auf der Verbindung 36 liegt nun die Binärkonfiguration von 10 Bits: 0100000000, die im Binärkode der Zahl "2" gleichwertig ist. Die

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ersten sechs Ziffern dieser Konfiguration gelangen über den möglicherweise vorhandenen Dekoder C4, der nur dann da ist, wenn senderseitig der Kodierer CI (Fig.1) verwendet wird, und über die Verbindung 38 zum Komparator CF2, der gleichzeitig von seinem anderen, an die Verbindung 41 angeschlossenen Eingang eine Identische Binärkonfiguration vom Register R2 empfängt.

Aufgrund der Identität der beiden Konfigurationen gibt der Komparator CF2 ausgangsseitig über den Leiter 42 an die logische Schaltung LA eine boolesche 1 ab. Die logische Schaltung LA, die sich im Zustand 3a (Fig.8) befunden hat, empfängt nun vom Leiter 42 eine 1, vom Leiter 30 eine 1 und vom Leiter 39 eine 0. Sie empfängt also die Konfiguration 101, die ersichtlich in der Konfiguration 10X enthalten 1st, und verbleibt somit im Zustand 3a.

Die folgenden Impulse am Leiter 24 vom siebten bis einschließlich zum zehnten Impuls bewirken jeweils eine Erhöhung des Zählwerts im Zähler CC2 um eine Einheit und die Speicherung einer booleschen 0 im Speicher M3 in den jeweils durch diese Impulse adressierten Zellen, wobei die Vorgänge gleich den oben beschriebenen Vorgängen sind.

Im einzelnen erreicht beim zehnten Impuls am Leiter 24 der Zähler CC2 den Wert "6", der ausgangsseitig auf der Verbindung 35 zum Speicher M3 und zum Impulsgenerator GP2 gelangt. Es sei erwähnt, daß auch die früheren von CC2 erreichten Zählwerte ausgangsseitig über den Leiter 35 an GP2 abgegeben worden sind, In diesem jedoch keinerlei Folgen ausgelöst haben, da der Wert niedriger als 6 war, also niedriger als die Bitzahl des veränderlichen Teils des Synchronworts.

Der Impulsgenerator GP2, der von der Verbindung 35 eine Binärkonfiguration gleich der Zahl "6" empfangen hat, gibt ausgangsseitig über den Leiter 37 einen Impuls ab, der von der Verzögerungsstrecke L2 verzögert und anschließend über den Leiter 44 zu den Verknüpfungsgliedern P5 und P7 geleitet wird. Am UND-Glied P5 übt der Impuls vom Leiter 44 zu dieser Zeit keine Wirkung aus, da P5 durch das an seinem zweiten, mit dem Leiter 45 verbundenen Eingang anliegende Signal gerade gesperrt ist. Indessen wird der Impuls vom Leiter 44 über das ODER-Glied P7 zum Leiter 49 und weiter zum bistabilen Multivibrator F2 übertragen, dessen am Leiter 39 auftretendes Ausgangssignal hierdurch zum booleschen Wert 1 wird. Diese boolesche 1 am Leiter 39 wird als Durchsteuersignal zum UND-Glied P4 geleitet und erreicht außerdem die logische Scheltung LA, In der sie das

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Wechseln vom Zustand 3a (Flg.8) zum Zustand 4a bewirkt, gemäß dem mit der Konfiguration 111 gekennzeichneten Pfeil.

Der Zustand 4a der logischen Schaltung LA bedeutet, daß das gesamte Synchronwort nun bereits empfangen worden ist und der synchrone oder Ausrichtungszustand bestätigt ist. Diese Situation ändert sich nicht bis zum Ende der Zeitspanne η T, da eine Änderung des Zustande 4a zum Zustand la (Fig.8) nur dann stattfindet, wenn die logische Schaltung IA vom Leiter 30 eine boolesche 0 empfängt, was, wie dargelegt, dem Ende der Zeitspanne n.T entspricht.

Die unmittelbar folgende Zeitspanne n„T trägt die zusätzliche Information, die durch den im folgenden beschriebenen Vorgang extrahiert wird. Während dieser Phase sind nur die folgenden Schaltungsblöcke gemäß Fig. 2 beteiligt: RS2, CD, CL2, P3, CC2, M3, H4, C3, M5. Die Funktion der Blöcke RS2, CD und CL2 ist identisch der Funktion, die bereits im Zusammenhang mit der Zeitspanne n.T beschrieben worden ist.

Der erste am Leiter 26 auftretende Impuls (Fig.3b) wird über das ODER-Glied P3 (Flg.2) und den Leiter 34 zum Zähler CC2 und zum Speicher M3 geleitet und bewirkt deren Rückstellung. Der erste Impuls am Leiter 24, also der erste in Fig. 5 nicht gestrichelt eingezeichnete Impuls des Signals 24, bewirkt im Zähler CC2 das Welterzählen um eine Zähleinheit; da gleichzeitig mit diesem ersten Impuls am Leiter 25 eine boolesche 1 vorhanden ist (Fig.5), wird in der ersten Zelle des Speichers N3, der die Adresse 0 entspricht, eine boolesche 1 gespeichert.

In gleicher Weise ergibt sich für sämtliche übrigen Impulse am Leiter 24 einschließlich des zehnten Impulses jedesmal ein Weiterzählen um eine Einheit im Zähler CC2 und die Speicherung des booleschen Werts am Leiter 25 In den nachfolgenden Zellen des Speichere M3 gemäß deren Adressierung.

Beim elften Impuls steht der Zähler CC2 am Zählwert 10, der seine höchste Zählkapazität darstellt und dem keine Speicheradresse für den Speicher M3 entspricht. Wie beschrieben, bewirken die nachfolgenden Impulse bis zum Ende de· Intervall· n_T keine Veränderung in Zähler CC2 mehr, so daß keine Elnspelcherung mehr la Speicher M3 stattfindet.

Der zweite Impuls am Leiter 27, der In Fig. 3b In der Zeile de· Signal· 27 al· erster nicht gestrichelt eingezeichneter Impuls dargestellt lat, bewirkt das

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Einspeichern der Binärkonfiguration, die am mit dem Speicher M3 verbundenen Eingang des Speichers M5 anliegt, in den Speicher M5 über die Verbindung 36 und gegebenenfalls den Dekoder C3.

Die Abgabe der im Speicher M5 gespeicherten Bits an den Ausgangsleiter 50 der Vorrichtung erfolgt während der nachfolgenden Zeitspanne η T in zeitlicher Übereinstimmung mit dem dritten Impuls am Leiter 28, also dem zweiten in Fig. 3b nicht gestrichelt eingezeichneten Impuls. Der erste nicht gestrichelt eingezeichnete Impuls des Signals am Leiter 28 dient der Emission der vorher gespeicherten Bits, die sich auf die letzte Zeitspanne des vorhergehenden Rahmens beziehen.

Die Darlegungen für die Zeitspanne n_T gelten analog auch für die übrigen Zeitspannen η Τ, η,Τ.

Wie dargelegt, befindet sich im stetigen Zustand bei erkannter Rahmensynchronisation und in jeder der Zeitspannen, die nicht für das Synchronwort vorgesehen sind, die logische Schaltung LA im Zustand la (Fig.8). Zu Beginn der für das Synchronwort bestimmten Zeltspanne wechselt, wie beschrieben, die logische Schaltung LA in den Zustand 2a über, der der Phase des Wartens auf den festen Teil des Synchronworts entspricht, wobei sie dem mit HX bezeichneten Pfeil folgt.

Ist dieser feste Teil korrekt empfangen worden und vor dem Ende der Zeltspanne n.T, die dem Synchronwort zugeordnet ist, also während der Zeltspanne, zu der eine boolesche 1 am Leiter 30 liegt, im Komparator CFI (Fig.2) erkannt worden, was dazu führt, daß am Leiter 39 eine boolesche 0 auftritt, so wechselt die logische Schaltung LA entsprechend dem mit 10X bezeichneten Ubergangspfeil in den Zustand 3a (Fig.8). Solange diese Identifizierung nicht erfolgt, wird der Zustand 2a für die gesamte Dauer der Zeitspanne n.T gemäß dem Pfeil 11X unverändert beibehalten. Am Ende dieser Zeitspanne, das durch den übergang des Signals am Leiter 30 von 1 nach 0 gekennzeichnet ist, geht LA, wenn die Identifizierung nicht stattgefunden hat, entlang dem mit OXX gekennzeichneten Pfeil In einen Zustand IfI über.

Der Zustand IfI kann auch vom Zustand 3a aus erreicht werden, der dem Wartezustand auf dem variablen Teil des Synchronworts entspricht, und zwar in Befolgung des mit 01X bezeichneten Pfeils im Fall, daß nach dem Empfang aller Bits

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des variablen Teils des Synchronworts dieser variable Teil nicht als korrekt erkannt worden ist. Der Zustand IfI bedeutet, daß eine der Zeitspanne η Τ folgende Zeitspanne erreicht worden ist und daß während

dieser Zeitspanne n.T die Rahmenausrichtung nicht bestätigt

worden ist. Der Zustand 1f1 wird bis zum Beginn einer Zeitspanne η ¹T (Fig.3) beibehalten, zu der das Synchronwort des nachfolgenden Rahmens des zusätzlichen Inforamtionssignals erwartet wird.

Änderungen innerhalb eines Dreiecks, dessen Ecken die Zustände IfI, 2f1 und 3f1 (Fig.8) darstellen, finden in derselben Weise statt, wie sie für die übergänge innerhalb des Dreiecks beschrieben wurden, dessen Ecken die Zustände la, 2a und 3a sind. Aus diesen Gründen haben die Übergangspfeile die gleichen Kennzeichnungen.

Aus dem Dreieck 1f1, 2f1, 3f1 führt der Weg über einen mit 111 bezeichneten Übergangspfeil zum Zustand 4a im Fall, daß während der Zeitspanne η 'Τ (Fig.3) das Synchronwort identifiziert worden ist. Andernfalls wird ein weiteres, in Fig. 8 nicht mehr dargestelltes Dreieck mit Ecken 1f2, 2f2, 3f2 erreicht. Von diesem Dreieck kann die Schaltung LA in gleicher Weise zum Zustand 4a übergehen, sofern während einer Zeitspanne η "T, die der Zeitspanne η 'T (Fig.3) zeitlich in der Reihenfolge folgt, das Synchronwort identifiziert worden ist. Andernfalls geht die Schaltung zu einem dritten Dreieck über usw., bis eine gegebene Zahl«caufeinanderfolgender Zeiten erreicht worden ist, in denen das Synchronwort nicht identifiziert worden ist, nämlich bis zu einem Dreieck mit Ecken 1f«t, 2f«, 3fet. Aus diesem letzten Dreieck ist das Wechseln zum Zustand 4a in der gleichen Weise möglich wie bei den vorher beschriebenen Fällen, außerdem kann zu einem Zustand Ir gewechselt werden, der zu einer Phase "Synchronisierungssuche" gehört.

Im Zustand Ir der logischen Schaltung LA ist der Empfänger außer Synchronisation. Die Schaltung LA nimmt also den Zustand der Suche nach der Rahmenausrichtung an. Sie hat als Führung hierfür das einzige Element, das sicher in einem Teil des einlaufenden Signals enthalten sein muß, nämlich den festen Teil des Synchronworts. Die Schaltung LA wird nun auf eine solche Steuerung des Empfängers organisiert, daß dieser diesen festen Teil im ankommenden Signal unabhängig von der Zähl stellung des Zählers CL2 erkennt.

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Im einzelnen gibt die logische Schaltung LA (Fig.2) Im Zustand Ir über den Leiter 45 an die UND-Glieder P5 und P6 eine boolesche 1 zu deren Durchschaltung ab. Das UND-Glied P4 wird durch eine boolesche 1 am Leiter 39 ausgangsseit ig vom Multivibrator F2 durchgeschaltet als Ergebnis der Tatsache, daß nach jedem das Ausgangssignal von F2 auf eine boolesche 0 bringenden Impuls am Leiter 32 notwendigerweise mindestens ein Impuls vom Leiter 49 folgt, der seinerseits das Ausgangssignal von F2 auf eine boolesche 1 bringt. Dieser Impuls am Leiter 49 trifft über das ODER-Glied P7 entweder vom Leiter 27 oder vom Leiter 44 im Rahmen von bereits beschriebenen Vorgängen ein.

In diesem Zustand arbeiten die Schaltungen CC2, P3, P2, R3, CFI, GP2, L2, P7, F2, PI, P4, R2, C4 und M3 in der bereits beschriebenen Arbeitsweise im stetigen Zustand, also Im Zustand der normalen Rahmenausrichtung. Hierbei erreichen die Impulse vom Leiter 24 in zeitlicher Übereinstimmung mit dem Empfang der Symbole 1 der zusätzlichen Information über das UND-Glied PI, den Leiter 18, das UND-Glied P4, den Leiter 40, das UND-Glied P6 und den Leiter 47 auch den Zähler CL2 als Rücksteilsignale.

Als Folge der Rückstellung des Zähleis CL2 tritt am Leiter 30 eine boolesche 1 auf, die für die logische Schaltung LA den übergang vom Zustand Ir (Flg.8) zu einem Zustand 2r mit sich bringt, entsprechend einem mit 11X bezeichneten Ubergangspfeil. Unmittelbar vor jeder Rückstellung des Zählers CL2 liegt auf der Verbindung 29 eine Bitkonfiguration, die die Zahl der Symbole der Haupt Information angibt, die seit dem Empfang des letzten Symbols 1 der zusätzlichen Information aufgetreten sind. Diese Konfigurationen werden in den Zellen des Registers R2 jeweils zeitlich übereinstimmend mit dem Empfang eines folgenden Symbols 1 der zusätzlichen Information gespeichert und werden so, wie sie eintreffen, zum an die Verbindung 41 angeschlossenen Ausgang verschoben bis zum Zeitpunkt, zu dem der Komparator CFI den festen Teil des Synchronworte erkennt.

Unter idealer Verfolgung des Wegs des mit 1IX bezeichneten Pfeile verbleibt die logische Schaltung LA im Zustand 2r (Fig.8), solang die boolesche 1 am Leiter 30 liegt und das Signal am Leiter 39 auf 1 gehalten wird.

Im Fall, daß innerhalb einer Zeit mit der Dauer der Zeltspanne n.T, beginnend vom Zeltpunkt, zu dem die logische Schaltung LA den Zustand 2r erreicht hat, kein Empfang einiger Symbole 1 der zusätzlichen Information stattfindet - was

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auch die Möglichkeit ausschließt, daß Innerhalb des empfangenen Signals der feste Teil des Synchronworts, nämlich 1001, erkannt wird - geht die logische Schaltung LA vom Zustand 2r über den Pfeil OXX zum Zustand Ir zurück, da das Signal am Leiter 30 von der booleschen 1 nach 0 wechselt.

Der übergang vom Zustand 2r zu einem Zustand 3r über einen durch 1OX gekennzeichneten Übergangspfeil erfolgt dann, wenn der feste Teil des Synchronworte vom Komparator CFI (Fig.2) erkannt worden ist. In diesem Fall sendet CFI über den Leiter 32 einen Impuls, der das Ausgangssignal des Multivibrators F2 am Leiter 39 auf eine boolesche 0 bringt. Diese 0 am Leiter 39 sperrt das UND-Glied P4, was den mit dem Leiter 40 verbundenen Ausgang abtrennt und so verhindert, daß der Zähler CL2 weiterhin zurückgestellt wird, daß neue Binärkonfigurationen in daβ Register R2 eingespeichert werden und folglich, daß die bereite vorher eingespeicherten Konfigurationen verschoben werden.

Die Rückkehr vom Zustand 3r zum Zustand Ir (Fig.8) ist entlang einem Pfeil OXX möglich, sofern nicht mindestens sechs Symbole der zusätzlichen Information empfangen worden sind, bevor eine Zeit gleich der Dauer der Zeitspanne n.T verflossen 1st, beginnend vom Zeltpunkt, zu dem der Zähler CL2 das letzte Mal zurUckgestellt worden ist.

Im Zustand 3r werden die ersten sechs empfangenen Bits der zusätzlichen Information in den ersten sechs Zellen des Speichers M3 gespeichert. Wie gesagt, entsprechen diese Bits dem veränderlichen Teil des Synchronworts und geben die Zahl der Symbole der Hauptinformation an, die zwischen dem Beginn des Zusatz-Rahmens und dem ersten Symbol der Hauptinformation, das einem modulierbaren Signalbild entspricht, übertragen werden, wobei dieses erste Symbol in diesem Fall moduliert ist, um die erste 1 des festen Teils des Synchronwort· zu übertragen.

Nach dem Einspeichern des sechsten dieser sechs Bits in den Speicher M3 erzeugt, wie beschrieben wurde, der Impulsgenerator GP2 einen Impuls am Leiter 37 für die Verzögerungsstrecke L2.

über die Verbindung 36, den möglicherweise vorhandenen Dekoder CA und die Verbindung 38 wird die Konfiguration dieser sechs In M3 gespeicherten Bit« zum Addierer AD übertragen, der vom Register R2 über die Verbindung 48 die la vorhergehenden Zustand 2r gespeicherten Binärkonflgurationen empfängt. Die

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Summe dieser Konfigurationen entspricht der Zahl der Symbole der Haupt information, die zwischen der ersten und der letzten 1 des festen Teils des Synchronworts gesendet worden sind. Der Addierer AD summiert die von den Konfigurationen auf den Verbindungen 48 und 38 dargestellten Zahlen und gibt das Ergebnis über die Verbindung 43 an den Zähler CL2 ab. Die Summe gibt die Zahl der Symbole der Hauptinformation an, die zwischen dem Beginn des zusätzlichen Informationsrahmens und der letzten Rückstellung des Zählers CL2 gesendet worden sind.

Der vom Impulsgenerator GP2 am Leiter 37 erzeugte Impuls wird zum Leiter 44 mit einer von der Verzögerungsstrecke L2 bestimmten Verzögerung übertragen, so daß der Addierer AD die Summierung korrekt durchführen kann. Der Impuls vom Leiter 44 erreicht über das UND-Glied P5 und den Leiter 46 den Zähler CL2 und bewirkt hierin eine Erhöhung über das in Gang befindliche Zählen hinaus um einen Wert gleich dem Wert der Zahl, die durch die Binärkonfiguration auf der Verbindung 43 angegeben wird. Auf diese Weise ist der Zähler CL2 auf den tatsächlichen Anfang des Rahmens der zusätzlichen Information abgestimmt worden und ist somit mit dem Zähler CLI (Flg.1) auf der Senderseite synchronisiert.

Der soeben erläuterte Ausgangsimpuls der Verzögerungsstrecke L2 am Leiter 44 trifft auch über das ODER-Glied P7 und den Leiter 49 am Multivibrator F2 ein und bringt dessen Ausgangssignal am Leiter 39 auf eine boolesche 1. Infolgedessen wechselt die logische Schaltung LA entsprechend dem mit 11X bezeichneten Übergangspfeil vom Zustand 3r zu einem Zustand 4r (Fig.8), der der Bedingung entspricht, daß, obwohl man sich noch in der Zeitspanne η Τ befindet, die Suchphase für das Synchronwort als beendet angesehen werden kann.

Am Ende der Zeitspanne η T wechselt das Signal am Leiter 30 von der booleschen 1 nach 0, so daß die logische Schaltung LA vom Zustand 4r zu einem Zustand IpI überwechselt.

Innerhalb eines Dreiecke mit Ecken IpI, 2p1 und 3p1 finden Übergänge nach den gleichen Vorgängen statt, die bereite für die Übergänge Innerhalb des Dreiecks mit den Ecken la, 2a und 3a beschrieben worden sind. Die Ubergangepfeile sind deshalb mit gleichen Bezeichnungen versehen. Die einzigen Unterschiede liegen darin, daß ein mögliche· Verlassen diese· Dreieck· nun zum Zu-

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- 42 -stand Ir oder zu einem Zustand ApI erfolgt.

Das Verlassen zum Zustand Ir findet dann statt, wenn die Ausrichtung immer noch innerhalb der für das Synchronwort vorgesehenen Zeitspanne nicht bestätigt worden ist. Befindet sich also beispielsweise das System im Zustand 2p1, wartet es also auf den Empfang des festen Teils des Synchronworts, und endet dann die betreffende Zeitspanne, bevor die Identifizierung erfolgt, so findet der Wechsel zum Zustand Ir entlang dem mit OXX bezeichneten Pfeil statt. Befindet sich das System im Zustand 3p1, wartet es also auf den Empfang des veränderlichen Teils des Synchronworts, und endet sodann die betreffende Zeitspanne nach Empfang aller sechs Bits dieses veränderlichen Teils, ohne daß die Ausrichtung bestätigt worden ist, da einige Differenzen im Hinblick auf die erwarteten Bits aufgetreten sind, so erfolgt der übergang 3p1 zum Zustand Ir dem mit 01X bezeichneten Pfeil.

Der übergang vom gleichen Zustand 3p1 zum Zustand 4p1 folgt dem mit lit bezeichneten Pfeil und findet statt, wenn innerhalb der für die Ausrichtung vorgesehenen Zeltspanne nach Empfang aller sechs Bits des variablen Teils dee Synchronworts eine Bestätigung der Ausrichtung oder Synchronisation als gegeben angesehen werden muß. Ist jedoch aus irgendwelchem Grund nach der Ausrichtungs-Zeitspanne die Zahl der empfangenen Bits kleiner als sechs, so wechselt die Schaltung LA entsprechend dem Pfeil 0OX wieder zum Zustand IpI.

Vom Zustand 4p1 führt eine Änderung zu einem Zustand 1p2, der zur einfacheren Darstellung in Fig. 8 nicht eingezeichnet 1st. Nach Erreichen eines in der Figur zur Vereinfachung nicht dargestellten Zustandsdreiecks mit Ecken 1p2, 2p2 und 3p2 kann dieses Zustandsdreieck durch Wechseln von Zustand 3p2 zu einem Zustand 4p2 verlassen werden, der dem Zustand 4p1 gleicht, von wo aus ein weiteres Dreieck von Zuständen 1p3, 2p3, 3p3 erreicht werden kann usw. bis zum Eintritt in ein Dreieck mit Zuständen IpB, 2pß und 3p8 als Ecken. Der übergang von einem Dreieck zum nächsten über die Zwischenzustände 4p1 ... 4p(B-t) erfolgt jeweils im Fall, daß die Ausrichtung bestätigt worden ist. Andernfalls wird der Zustand Ir wieder eingenommen.

Die Serie der β Dreiecke wurde so gewählt, daß ßmal die Bestätigung der Ausrichtung erhalten wird, bevor diese als endgültig gesichert angenommen wird und der durch den Zustand 4a gekennzeichnete stetige Zustand eingenommen wird.

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In Übereinstimmung mit jedem der im Zusammenhang mit Fig. 8 untersuchten Zustände gibt die logische Schaltung LA (Fig.2) ausgangsseitig über den Leiter 45 eine 1 ab, wenn sie sich in einem der Synchronisierungssuchzustände Ir, 2r und 3r befindet, und gibt in allen anderen Fällen eine 0 ab. In den drei Fällen, in denen LA eine 1 abgibt, sind die UND-Glieder P5 und P6 durchgeschaltet und ermöglichen entsprechende Rückstellungen und die Zählwerterhöhung des Zählers CL2.

Wie gesagt, bezieht sich das beschriebene spezielle Beispiel auf den einfachen Fall, daß die zusätzliche Information durch einen Fluß binärer Symbole gesendet wird, jedoch ist die Ausdehnung auf Symbole, die zu einem Alphabet beliebiger Dimension gehören, also auf ein System mit einer beliebigen Menge verschiedener Symbole, für den Fachmann nach Studium der gegebenen Beschreibung möglich. Es ist hierfür keine Änderung der beschriebenen Schaltungen erforderlich.

Beim beschriebenen Beispiel wird der Signalverlauf des Hauptinformationssignals durch eine Impulsfolge erhalten, deren Impulse jeweils 1:1 den einzelnen Symbolen, also Elementen des gegebenen Alphabets zugeordnet sind. Bekanntlich ist ein Alphabet durch seinen Zeichenvorrat, also durch die Zahl seiner unterschiedlichen Elemente hinreichend bestimmt. Dieser Zeichenvorrat des Hauptinformationssignals besteht aus vier Symbolen, während der Zeichenvorrat des Alphabets des zusätzlichen Informationssignals am Ausgang der Quelle SS aus 2 Symbolen besteht, die jeweils durch eine Folge von 10 Bits dargestellt sind.

Beim beschriebenen Beispiel sind die den Symbolen des Hauptinformationssignals zugeordneten Signalbilder Rechteckimpulse gleicher Dauer T und unterschiedlicher Spannungshöhe. Die einzelnen Bits des zusätzlichen Informationssignals werden durch Veränderung der die extremen Spannungshöhen aufweisenden Rechteckimpulse des Hauptinformationssignals übertragen.

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Claims (9)

PATENTANWÄLTE 27 Ί 7163 Ing. Eberhardt SPEIDEL · Dipl.-lng. Frhr. Anton RIEDERER von PAAR Postfach 1320 M035Gautlng2 Port«* im D-mat Gaming a Kanzlei: Dianas». 1 Telefon: München (0 89) 8 50 50 88 Telegramm: Germarkpat Qauting CSELT Centro Stud! e Laboratori Telecomunicazioni S.p.A., Turin, Italien Patentansprüche

1. Verfahren zum Hinzufügen und Abnehmen eines zusätzlichen digitalen Informationssignals in ein bzw. von einem ebenfalls digitalen Hauptinformatlonsslgnal bei einer mehrpegeligen Digitalübertragung, dadurch gekennzeichnet, daß man das Hinzufügen senderseitig durch Amplitudenänderungen einiger den Digital Symbolen des Hauptinformationssignals zugeordneter Signalbilder, die aus solchen Signalbildern, die den für das Hauptinformationssignal vorgesehenen Extrempegel haben und als "modulierbare Signalbilder" bezeichnet werden, ausgewählt sind, ohne Störung des Hauptinformationssignals durchführt und daß man zum etnpfängerseltigen Abnehmen diese Änderungen an einem beliebigen Punkt des Hauptinformatione-Signalwegs ohne Bewirken einer Störung desselben feststellt.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß man zum Hinzufügen des zusätzlichen Informationssignals folgende Verfahrensschritte durchführt:

- man stellt die Anwesenheit der modulierbaren Signalbilder Innerhalb des Hauptsignals fest;

- man ordnet das zusätzliche Informationssignal in einer Serie von Rahmen an, die je eine gegebene Anzahl von Informationskanälen und ein Synchronwort enthalten, das von einem für alle Rahmen gleichen festen Teil und von einem veränderlichen Teil gebildet wird, der für jeden Rahmen die Zahl der Symbole des Hauptinformationssignals angibt, die zwischen dem Anfangszeitpunkt dieses Rahmens und dem Zeltpunkt übertragen werden, zu welchem das erste modulierbare Signalbild festgestellt wird:

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INSPECTED

- man legt innerhalb jedes Rahmens die Zuordnung zwischen den digitalen Symbolen des zusätzlichen Signals und den modulierbaren Signalbildern fest;

- man bewirkt die Änderung der Amplitude jedes modulierbaren Signalbilds durch die Summierung dieses Signalbilds mit einem entsprechenden, einem Symbol der zusätzlichen Information zugeordneten Signalbild, das als "zusätzliches Signalbild" bezeichnet wird.

3. Verfahren nach Anspruch ], 2, dadurch gekennzeichnet, daß man zum Abnehmen des zusätzlichen Informationssignals folgende Verfahrensschritte durchführt:

- man stellt die Anwesenheit der modulierbaren Signalbilder fest;

- man leitet entsprechend ihrem Zustand der Änderung oder Nichtänderung die Symbole der zustäzlichen Information ab;

- man erkennt den festen Teil und den veränderlichen Teil des Synchronworts zur Überprüfung der Synchronisation zwischen dem Sender und dem Empfänger und zur Wiederherstellung der einzelnen Rahmen;

- man sucht die Synchronisation im Fall, daß gemäß den gegebenen Kriterien die Synchronisation nicht genau zu sein scheint;

- man nimmt von den Kanälen jedes Rahmens die Information des zusätzlichen Informationssignals ab.

4. Vorrichtung zur Durchführung des Verfahrens nach Anspruch 2, gekennzeichnet durch die folgenden Baugruppen zum Hinzufügen des zusätzlichen Informationssignals:

- einen ersten Impulsgenerator (GP1), der die Anwesenheit der modulierbaren Signalbilder innerhalb des Hauptinformationssignals (auf 10) feststellt und in Übereinstimmung mit jedem dieser Signalbilder einen Impuls (auf 9) abgibt;

- einen ersten Zähler (CLI), der entsprechend der Symbolfrequenz des Hauptinformationssignals, die von einer ersten Taktsynchronisierschaltung (RSI) festgestellt wird, die für die Herstellung des Rahmens der zusätzlichen Information erforderlichen Zeitsignale (auf 2,3,5,6) und den veränderlichen Teil des Synchronworts (auf 4) erzeugt;

- eine erste bistabile Schaltung (F1), die von einem ersten vom ersten Zähler (CLI) abgegebenen Zeitsignal (auf 5) rückstellbar ist und die nach jeder Rückstellung einen Impuls in zeitlicher Übereinstimmung mit dem

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ersten vom ersten Impulsgenerator (GPI) kommend empfangenen Impuls abgibt;

- ein erstes Register (R1), das das Synchronwort erzeugt, indem es den festen Teil dieses Worts festwertmäßig gespeichert enthält und für jeden Rahmen entsprechend dem von der ersten bistabilen Schaltung (FI) kommenden Impuls den vom ersten Zähler (CLI) kommenden veränderlichen Teil des Synchronworts speichert;

- einen ersten Pufferspeicher (M2), der das von einer gegebenen Quelle (SS) erzeugte zusätzliche Informationssignal vorübergehend speichert und gemäß einem zweiten vom ersten Zähler (CL1) abgegebenen Zeitsignal (auf 2) die Symbole der zusätzlichen Information in einer gegebenen für jeden Information skanal vorgesehenen Anzahl abgibt;

- einen ersten Selektor (SEI), der entsprechend einem dritten vom ersten Zähler (CLI) kommenden Zeitsignal (auf 5)' das vom ersten Register (RI) kommende Synchronwort oder die vom ersten Pufferspeicher (M2) könnenden Symbole auswählt;

- einen zweiten Zähler (CCI), der die vom ersten Impulsgenerator (GPI) abgegebenen Impulse beginnend mit dem Zeitpunkt, zu dem er durch ein viertes vom ersten Zähler (CLI) kommendes Zeitsignal (auf 6) rückgestellt worden ist, zählt und ausgangsseitig ein das Ergebnis dieser Zählung anzeigendes Signal abgibt;

- einen zweiten Selektor (SE2), der mit dem zweiten Zähler (CC1) zusammenarbeitet und die Serienanordnung der vom ersten Selektor (SEI) empfangenen Symbole entsprechend dem vom zweiten Zähler empfangenen Signal durchführt;

- einen Signalbildgenerator (GF), der die zusätzlichen Signalbilder in zeitlicher Übereinstimmung mit jedem Symbol (auf 17), das er vom zweiten Selektor (SE2) empfängt, und zwar so festlegt, daß es mit dem Vorzeichen des zu ändernden modulierbaren Signalbilds übereinstimmt;

- einen ersten Addierer (SI), der die Änderung des jeweiligen modulierbaren Signalbilds durch dessen Summierung mit dem vom Signalbildgenerator (GF) empfangenen zusätzlichen Signalbild durchführt.

S. Vorrichtung zur Durchführung des Verfahrene nach Anspruch 3, gekennzeichnet durch die folgenden Baugruppen zum Abnehmen des zusätzlichen Information8slgnal3:

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eine zweite Taktsynchronisierschaltung (RS2), die ein Symbol-Taktsynchronismussignal aus dem Hauptinformationssignal (auf 22) abnimmt; einen dritten Zähler (CL2), der entsprechend dem von der zweiten Taktsynchronisierschaltung (RS2) empfangenen Taktsynchronismussignal die für die Wiederherstellung des Rahmens der zusätzlichen Information benötigten Zeitsignale (auf 26,27,28,30) und ein den erreichten Zählwert angebendes Signal (auf 29) erzeugt;

eine Entscheidungsschaltung (CD), die im ankommenden Signal die Anwesenheit der modulierbaren Signalbilder erkennt und über einen ersten Ausgang einen Impuls (auf 24) für jedes erkannte modulierbare Signalbild abgibt, und die weiterhin den Zustand der Änderung oder der Nichtänderung der erkannten modulierbaren Signalbilder feststellt und über einen zweiten Ausgang dieser Änderung entsprechende, das zusätzliche Informationssymbol angebende Impulse (auf 25) abgibt;

ein zweites Register (R3) und einen ersten Komparator (CFI), die zum Erkennen des festen Teils des Synchronworts mit der Entscheidungsschaltung (CD) zusammenwirken und über den Ausgang des !Comparators einen Impuls (auf 32) abgeben, sobald die Erkennung erfolgt ist; zwei erste Verknüpfungsglieder (P2,P3), die mit dem dritten Zähler (CL2) und mit dem ersten Komparator (CFI) zum Verarbeiten eines ersten Rückstellsignals (auf 32,34) zusammenarbeiten;

einen vierten Zähler (CC2), der die vom ersten Ausgang der Entscheidungeschaltung (CD) kommenden Impulse (auf 24), beginnend vom Zeitpunkt, zu dem er das erste Rückstellsignal (auf 34) empfängt, zählt und ausgangsseitlg ein Signal (auf 35) abgibt, das das Ergebnis dieser Zählung anzeigt;

einen zweiten Pufferspeicher (M3), der die vom zweiten Ausgang der Entscheidungsschaltung (CD) kommenden Impulse (auf 25) als digitale Symbole an der Adresse speichert, die vom vom vierten Zähler (CC2) kommenden Signal angegeben wird, und sie ausgangsseltig (auf 36) abnehmbar macht; einen zweiten Impulsgenerator (GP2), der das vom vierten Zähler (CC2) kommende Signal (auf 35) empfängt und einen Impuls (auf 37,44) abgibt, wenn dieses Signal eine Zahl gleich der Zahl der Symbole des veränderlichen Teils des Synchronworts angibt;

eine zweite bistabile Schaltung (F2), die Im zurückgestellten Zustand eine boolesche 0 und im aufgesteuerten Zustand eine boolesche 1 abgibt,

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und die vom ersten Rückstellsignal (auf 32) zurückgestellt wird und von dem vom zweiten Impulsgenerator (GP2) kommenden Impuls (auf 44) oder von einem vom dritten Zähler (CL2) kommenden Signal (auf 27) aufgesteuert wird;

ein erstes UND-Glied (PI), das die an einem ersten Eingang vom ersten Ausgang der Entscheidungsschaltung (CD) empfangenen Impulse (auf 24) zu Zeitpunkten, zu denen es an seinem zweiten Eingang, der mit dem zweiten Ausgang der selben Entscheidungsschaltung (CD) verbunden ist, einen Impuls (auf 25) entsprechend dem ersten Symbol des festen Teils des Synchronworts empfängt, zum Ausgang durchschaltet; ein zweites UND-Glied (P4), das die vom ersten UND-Glied (PI) abgegebenen Impulse (auf 18) dann, wenn das zweite UND-Glied durch eine von der zweiten bistabilen Schaltung (F2) abgegebene boolesche 1 durchgeschaltet ist, an seinem Ausgang abgibt;

ein drittes Schieberegister (R2), das zu jedem vom zweiten UND-Glied (P4) empfangenen Impuls (auf 40) den vom dritten Zähler (CL2) empfangenen Zählwert (auf 29) einspeichert und gleichzeitig zu einem ersten Ausgang das zuvor gespeicherte Zählsignal (nach 41) überträgt und an einem zweiten Ausgang alle darin gespeicherten Signale mit Ausnahme des zeitlich als erstes gespeicherten Signals abgibt (auf 48); einen zweiten Komparator (CF2), der das vom ersten Ausgang des dritten Registers (R2) empfangene Zählwertsignal (auf 41) mit den vom Ausgang des zweiten Pufferspeichers (M3) empfangenen digitalen Symbolen (auf 36,38) vergleicht und im Fall der Übereinstimmung eine boolesche 1 abgibt (auf 42);

einen zweiten Addierer (AD), der die Zahlen, die den vom zweiten Ausgang des dritten Registers (R2) empfangenen Signalen (auf 48) entsprechen, mit der Zahl, die dem vom Ausgang des zweiten Pufferspeichers (M3) empfangenen Signal (auf 38) entspricht, addiert und das Additionsergebnis (auf 43) an den dritten Zähler (CL3) gibt;

eine logische Schaltung (LA), die den Zustand der Rahmensynchronisation gemäß den vom dritten Zähler (CL2), von der zweiten bistabilen Schaltung (F2) und vom zweiten Komparator (CF2) empfangenen Signalen (auf 30,39,42) überprüft und, wenn keine Synchronisation erkannt wird, Über ein an zwei zweite UND-Glieder (P

5.P6) abgegebenes Durchschaltslgnal (auf 45) den

Beginn des Synchronlsaclonssuchvorgangs bewirkt;

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- einen dritten Pufferspeicher (M5), der einem ersten senderseitigen Pufferspeicher (M2) genau komplementäre Funktionen zum Wiederherstellen und ausgangsseitigen Zugänglichmachen einer Symbolserie der zustäzlichen von einer senderseitigen Quelle (SS) abgegebenen Information ausübt.

6. Vorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die Funktionen der logischen Schaltung (LA) in vier Betriebszuständen (a,f,r,p) eingeteilt sind, die den Zuständen Synchronisation durchgeführt, Synchronisation nicht erkannt, Synchronisation wird gesucht, vorläufige Synchronisation entsprechen, wobei die Zustände Synchronisation nicht erkannt und vorläufige Synchronisation durch eine gegebene Zahl von «. Phasen bzw. B Phasen zur Minimierung der Folgen von Ubertragungsfehlern bei der Synchronisationsüberprüfung gebildet werden und jeder dieser Zustände und Phasen in verschiedene Zustände unterteilt ist, durch die die logische Schaltung entsprechend der booleschen Konfiguration der elngangsseitig empfangenen Signale laufen kann.

7. Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß zur Minimal isierung der zum Senden benötigten Energie der Signalbildgenerator (GF) eine gegebene der Symbolarten des zusätzlichen Informationssignals mit dem zusätzlichen Signalbild 0 zusammenfallen läßt.

8. Vorrichtung nach Anspruch 4 und 5, dadurch gekennzeichnet, daß Einrichtungen (MI,M4) jedem der Kanäle eine unterschiedliche und vorgegebene Zahl von Symbolen des zusätzlichen Informationssignals zuweisen.

9. Vorrichtung nach den Ansprüchen 4, 5 und 7, dadurch gekennzeichnet, daß Vorrichtungen (CI,C2,C3,C4) eine Kodierung und entsprechende Dekodierung der zusätzlichen Information in dem Sinne bewirken, daß im zusätzlichen Informationssignal diejenigen Symbole, die das zusätzliche Signalbild 0 bewirken, in der Überzahl sind.

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