DE2559119B2

DE2559119B2 - Schaltung zur konzentrierung digitaler signale

Info

Publication number: DE2559119B2
Application number: DE19752559119
Authority: DE
Inventors: Donald Cameron Bloomington Minn. Smith (V.StA.)
Original assignee: Sperry Rand Corp New York NY VStA
Current assignee: Unisys Corp
Priority date: 1975-01-09
Filing date: 1975-12-30
Publication date: 1978-01-26
Also published as: GB1539431A; DE2559119A1; FR2300469B1; DE2559119C3; JPS5195749A; US3959595A; JPS5943770B2; IT1062874B; FR2300469A1

Description

Die Erfindung betrifft eine Schaltung zur Konzentrierung digitaler Signale, die als Datenbits bei der Eingabefrequenz F_n auf einem Eingabekanal herankommen und während fester Prüfzeitspannen abwechselnd an den einen oder anderen Abschnitt von zwei einander ähnlichen Abschnitten mit je einem Datenfeldspeicher heranführbar sind, dessen Kapazität so groß ist, daß die maximal während einer Prüfzeitspanne zu erwartende Anzahl Datenbits aufnehmbar ist.

Es ist bekannt, daß die mit Übertragungsleitungen zusammenwirkenden Einrichtungen wirkungsvoller dadurch genutzt werden können, daß die digitalen Datenströme, die auf relativ langsam arbeitenden

Übertragungsleitungen herankommen, von einem MuI-tiplexgerät geprüft werden und die geprüften Daten auf einer einzigen, mit einer relativ hohen Geschwindigkeit arbeitenden Übertragungsleitung weiterlaufen. Zur Serienbildung derartig geprüfter Daten sind zahlreiche Codierungs- und Zeitgabepläne aufgestellt worden, damit am Ort des Senders die Daten in Serie übertragen und am Ort des Empfängers entflochten und zuverlässig rekonstruiert werden können, wie beispielsweise in einem Aufsatz von D. R. Doll mit dem Titel:

»Multiplexing and Concentration«, erschienen in der Zeitschrift: »Proceedings of the IEEE«, Band 60, Nr. 11 (November 1972), Seiten 1313 bis 1321, erläutert ist.

Aus der deutschen Offenlegungsschrift 22 03 408 sind ein Verfahren und eine Vorrichtung zur Datenübertragung mit Pulszahlmodulation bekannt. Zur Herbeiführung einer derartigen Übertragung laufen die z. B. aus einem Rechenautomaten in ununterbrochener Folge abgegebenen Datenbits über eine einzige Eingabeleitung in einen Senderterminal hinein, in dem sie in Abhängigkeit vom Setz- bzw. Rückstellzustand eines Flipflop als Gruppen von 5 oder 7 Datenbits abwechselnd in eines von zwei parallel an der Eingabeleitung liegenden Pufferregistern eingespeist werden. Zwischen den beiden Pufferregistern ist ein Codierer angeschlossen, der einerseits in festen, vorgegebenen Zeitintervallen über ein Verzögerungsglied Taktpulse empfängt und andererseits Schaltimpulse für das zuvor bezeichnete Flipflop abgibt. Zur Erzeugung dieser Schaltimpulse ist es lediglich notwendig, daß der Codierer die Füllung eines Pufferregisters mit 5 oder 7 Datenbits wahrnimmt. Überdies ist aber der Codierer in der Lage, diese Schaltimpulse asynchron hervorzubringen; nach einer Wahrnehmung von 5

Datenbasis in einem Pufferregister und der sich anschließenden Erzeugung des Schaltimpulses tritt für die Erzeugung des nächsten Schaltimpulses eine Verzögerung ein, damit das andere Pufferregister 7 Datenbits aufnehmen kann, ehe dieser nächste Schaltimpuls dem Flipflop zugeführt wird. Diese asynchrone Arbeitsweise wird von einem weiteren Flipflop wahrgenommen, das in Abhängigkeit von seinem Setzbzw. Rückstellzustand in eine achte Bitposition der Pufferregister die Information einschreibt, ob die gerade in diesem Pufferregister befindliche Gruppe 5 oder 7 Datenbits enthält. Im Falle einer Gruppe mit 4 Datenbits werden von einer Vergleichsschaltung die sechste und siebente Bitposition im jeweiligen Pufferregister noch mit Steuerbits gefüllt, ehe die Gruppe aus acht Bits vom jeweiligen Pufferregister auf die Ausgabeleitung gelegt wird.

Die einwandfreie Funktion dieser bekannten Vorrichtimg ist nur dann gegeben, wenn ihr die Datenbits in ununterbrochener Folge von einem Rechenautomaten aus zugeleitet werden können. Sobald die Datenbits gruppenweise anfallen, also kürzere oder längere Pausen bei der Datenbit-Übermittlung eintreten, werden von ihr die ausbleibenden Bits wie Datenbits behandelt und verarbeitet, falls z. B. die O-Bits durch ein fehlendes Signalniveau wiedergegeben werden. Falls beiden Datenbits, also den 1- und O-Bits ein von Null unterschiedliches Signalniveau zugeordnet ist, entstehen durch die Pausen Löcher in den auszugebenden Gruppen aus acht Bits.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltung anzugeben, von der zu den Datenbits, die während einer festen Zeitspanne in Gruppen von unterschiedlicher Länge empfangen werden, vor ihrer Weiterbeförderung eine Information in Form mehrerer Bits hinzugefügt wird, wieviel Bits die jeweilig empfangene Datenbitgruppe enthält.

Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß zum Datenfeldspeicher parallel zumindest ein Bitzähler angeschlossen ist, der die während der Prüfzeitspanne tatsächlich aus dem Eingabekanal empfangenen Datenbits zählt, daß von einem Dekrement-Register die kleinstmögliche Bitzahl, die die aus dem Eingabekanal während einer Prüfzeitspanne zu erwartende Anzahl Datenbits darstellt, einem Subfeld-Generator zuführbar ist, der von der durch den Bitzähler ermittelten Anzahl tatsächlich empfangener Datenbits diese kleinstmögliche Bitzahl subtrahiert und das Ergebnis in Form von Bits eines Subfeldes bei einer größeren Frequenz als der Eingabefrequenz auf den Ausgabekanal bringt, und daß anschließend eine den Bitzähler abtastende Einrichtung einschaltbar ist, die den Bitzähler zur Aufprägung der im Datenfeldspeicher festgehaltenen Datenbits bei der größeren Frequenz auf den Ausgabekanal veranlaßt.

Die Erfindung ist insbesondere auf ein synchron arbeitendes Multiplexgerät anwendbar, von dem auf mehreren parallen Eingabekanälen bei je einer anderen Frequenz F| bis F_n digitale Datensignale empfangen werden, wobei die Ungleichung 0< F„< Fo gilt, und von dem diese digitalen Datensignale zu ihrer konzentrierten Weiterbeförderung mit der Frequenz Fo>2F„ auf einen einzigen Ausgabekanal gelegt werden.

Die einzugebenden Datenbits werden bei ihrer zugehörigen Frequenz Fi bis Fn über je einen gesonderten Eingabekanal zu 1 bis N Konzentratoren herangeführt, die je aus zwei Abschnitten A und B zusammengesetzt sind; die auszugebenden Daten werden über einen einzigen Ansgabekanal mit der Ausgabefrequenz F₀ übertragen, wobei F₀>EFn gilt. Die Zuführung der einzugebenden Datensignal erfolgt an den Abschnitten A während einer Prüfzeitspanne 1 Ts, in der sie zur Bildung eines Datenfeldes DF_n gezähk und gespeichert werden, aus dem durch Berechnung ein Subfeld 5F_n aufgestellt wird, das als binarcodierte Zahl die Differenz zwischen der Anzahl tatsächlicher empfangener Datenbits, die das Datenfeld DF_n bilden,

ίο und der minimalen Anzahl Datenbits darstellt, die erwartungsgemäß während einer typischen Prüfzeitspanne Ts empfangen werden sollen. Die Anzahl erwarteter Datenbits wird hinsichtlich ihres Minimums aus den bekannten Eigenschaften des Systems ermittelt und kann für jeden Eingabekanal Null sein. In der nachfolgenden, zweiten Prüfzeitspanne 2Tj laufen dieselben Speicher-ZZählvorgänge gleichzeitig im Abschnitt B ab; während der hintereinander liegenden Prüfzeitspannen Ts wiederholen sich diese Speicher-/ Zählvorgänge nacheinander in den Abschnitten A. B, A, ßusw. Während der nachfolgenden Prüfzeitspanne 2Ts werden die hintereinander liegenden Subfelder SF_n und Datenfelder DF_n, die zuvor während der unmittelbar vorausgehenden Prüfzeitspanne 1 Ts in den 1 bis N Abschnitten A gespeichert wurden, nacheinander auf den einzigen Ausgabekanal gelegt, damit sie bei einer Ausgabefrequenz Fo konzentriert weiterbefördert werden, während gleichzeitig die Speicher-/Zählvorgänge bei den betreffenden Eingabefrequenzen F\ bis Feinden Abschnitten B stattfinden. Während also ein Signalstrom der Daten gerade bei der Frequenz F_n in dem einen Abschnitt A geprüft wird, werden der geprüfte Abschnitt jenes Datensignals und seine im Abschnitt B zuvor gespeicherte, abgeänderte Bitzahl vom Abschnitt B aus in konzentrierter Form bei der Frequenz Fo weiterbefördert; während der nächsten Prüfzeitspanne wird der Signalstrom der Daten bei der Frequenz F_n gerade im Abschnitt S geprüft, und der geprüfte Teil des Datensignals und die zuvor im Abschnitt A aufbewahrte Zahl werden vom Abschnitt A bei der Frequenz Fo in konzentrierter Form weiterbefördert. Das sich bei der Frequenz Fo ergebende, auf einen einzigen Ausgabekanal gelegte Signal ist aus einer Folge von Wörtern veränderlicher Länge, nämlich je von einer Länge 7YF₀ zusammengesetzt; jedes Wort enthält eine Reihe 1 bis N konstanter, aber nicht unbedingt gleichlanger Subfelder SF_n und eine Reihe von 1 bis N aufeinanderfolgender Datenfelder DF_n veränderlicher Länge, wobei Tr< Ts von der tatsächlichen Anzahl während der Prüfzeitspanne Ts eingegangener Datenbits abhängig ist. Die Größe Tt stellt dabei die tatsächliche Zeitspanne dar, die zur Weiterbeförderung einer einzigen Folge von Ts-Prüfungen der N Datenströme DF_n und der zugehörigen Bitzahlen oder Subfelder SF_n benötigt wird.

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird im folgenden ausführlich erläutert. Es stellt dar:

Fig. 1 ein Blockschaltbild eines Multiplexgerätes zur konzentrierten Übertragung digitaler Signale mit vier Eingabe-Kanälen gemäß der Erfindung,

F i g. 2 das Format der über einen einzigen Ausgabekanal übertragenen Informationen beim System der Fig. 1,

I- i g. 3 zeitliche Beziehungen zwischen den parallelen Prüf- und Rechenvorgängen und den seriellen Übertragungen in dem System mit vier Eingabe-Kanälen der Fig. 1,

Fig.4 eine stärker verallgemeinerte Aufzeichnung

der zeitlichen Beziehungen für die Operationen der F i g. 3 und

Fig.5 ein Blockschaltbild eines der Konzentratoren der Fig. 1.

In der Fig. 1 ist ein Multiplexgerät 10 gemäß der Erfindung für eine konzentrierte Übertragung digitaler Signale mit N gesonderten Eingabe-Kanälen 1 bis N dargestellt, über die bei einer Frequenz F_n ein Datensignal empfangen wird; die Frequenzen der eingehenden Datensignalströme können sich unterscheiden, aber müssen vorgegebene maximale und minimale Grenzen einhalten. Den Eingabe-Kanälen 1 bis N ist einzigen ein Konzentrator 12, 13, 14 und 15 zugeordnet, die gemeinsam an einem Steuergerät 16 und an einem eimzigen Ausgabekanal 20 angeschlossen sind, zu dem über Zweigleitungen 18 die empfangenen Datenbits und die an den N Eingabe-Kanälen ermittelten Bitzahlen (Wortlängen) bei der Frequenz Fo weiterbefördert werden, wobei Fo>2F„ für IF_n an irgendeinem Zeitpunkt gilt. Die Konzentratoren 12, 13, 14,15 sind einander ähnlich, wenn man von Änderungen in Verbindung mit den Frequenzen, Niveaus und Polungen der eingehenden Signale absieht; sie weisen zwei einander ähnliche Abschnitte A und B und eine vom Steuergerät 16 abhängige Steuerschaltung auf, damit während der aufeinanderfolgenden Prüfzeitspannen Ts die empfangenen Ströme eingehender Datenbits abwechselnd in die Abschnitte A, B, A, B usw. hineingeleitet werden können.

Während der ersten Prüfzeitspanne 1 T_s werden alle Datensignale aus den N Eingabe-Kanälen gleichzeitig in ihre gesonderten Konzentratoren, und zwar unter der Steuerung in deren Abschnitt A eingelassen. Während dieser Prüfzeitspanne 17s werden die eingehenden Datenbits dort gezählt und gespeichert, damit ein Datenfeld DF_n entsteht, aus dem ein Subfeld SF_n errechnet wird, das eine binärcodierte Zahl ist, die die Differenz zwischen der Anzahl tatsächlich empfangener Datenbits, die das Datenfeld DF_n aufbauen, und der minimalen Anzahl Datenbits darstellt, die erwartungsgemäß während einer Prüfzeitspanne Ts empfangen werden sollen. In der nächsten Prüfzeitspanne 2Ti laufen in allen Abschnitten B der Konzentratoren zugleich dieselben Speicher-/Zählvorgänge ab, die sich während der nachfolgenden Prüfzeitspannen 7s in den Abschnitten A, B, A, B usw. wiederholen. In dieser zweiten Prüfzeitspanne 27s werden die Subfelder SF_n und die Datenfelder DF_n, die in der unmittelbar vorausgehenden Prüfzeitspanne 1 T? in den Abschnitten A gespeichert wurden, hintereinander auf den einzelnen Ausgabekanal gelegt, damit sie in einer konzentrierten Form bei der Ausgabefrequenz Fo weiterbefördert werden, während gleichzeitig in den Abschnitten ßdie Speicher-/Zähloperationen bei ihren betreffenden Frequenzen F_n stattfinden. Während also das eingehende Datensignal gerade im Abschnitt A eines Konzentrator geprüf; wird, wird der geprüfte Teil des zuvor im Abschnitt B desselben Konzentrators untergebrachten Datensignals aus diesem Abschnitt B in seiner konzentrierten Form weiterbefördert, während in der nächsten Prüfzcilspanne das eingehende Datensignal gerade im selben Abschnitt B geprüft wird, und der geprüfte Teil des zuvor im Abschnitt A desselben Kon/.cntrators untergebrachten Datensignal wird gerade von diesem Abschnitt A in seiner konzentrierten e,5 Form weitergcleilet. Das Signal, das sich bei der Frequenz. F₁) im Ausgabekanal 20 ergibt, ist aus einer Folge von Wörtern veränderlicher Lange mit insgesamt 7VFo Bits zusammengesetzt, wobei TV- die tatsächliche Übertragungszeit einer Summenprüfung von N Kanälen für eine einzige Prüfzeitspanne 7s bedeutet. Alle Wörter bestehen je aus einer Folge von N Subfeldern mit den Längen K\ bis Kn und einer Folge von Datenfeldern DF_n mit einer Länge 7sF bis TsFv, wobei Tt< Ts gilt und eine Funktion der Anzahl tatsächlich empfangener Datenbits während der Prüfzekspanne Ts ist. Wie beachtet sei, sind die Größen K\ bis Ks konstante, aber nicht unbedingt gleiche, feststehende Längen der Subfelder, denen die Eigenschaften der hereinkommenden Signalströme zugrundegelegt sind.

Wenn die über die N Eingabekanäle eingehenden Datensignale aus zusammenhängenden Datenströmen mit der maximal erwarteten Aggregatfrequenz aufgebaut sind, haben die Datenfelder DF_n eine maximale Aggregatlänge von

F_n =2a^FTs ⁼ (^F°^TJ -

Die Größe Tu stellt eine kleine, feststehende Zeitspanne für die inneren Funktionen dar. Falls die Summe der Frequenzen aller eingehenden Signale im Aggregat infolge einer Verminderung einer oder aller Eingabefrequenzen Fi bis Fn oder infolge einer Änderung der Eigenschaften eines oder mehrerer Eingabekanäle innerhalb einer einzelnen Prüfzeitspanne unter das Aggregatmaximum bis auf einen Stoßvorgang (an, aus, an, aus usw.) abfällt, dann gilt:

H](F₀).

Außerdem gilt, daß DF_n = (F_n)(Ts) ist, worin F_n άκ mittlere Frequenz des Eingabekanals der Daten über der unter allen Bedingungen in Frage stehenden, speziellen Prüfzeitspanne Ts darstellt. Wegen der sich ändernden Anzahl Datenbits in den Datenfeldern DF, wird die Anzahl der Bits in den Subfeldern SF_n. die die schrittweise von der tatsächlich im zugehörigen Datenfeld DF_n vorhandenen Anzahl Datenbits verminderten Bitzahlen sind und eine festehende Länge Kt bis Kn, also eine feste Anzahl Bits für jedes Subfeld SF, haben müssen, mit Hilfe der bekannten minimalen und maximalen Länge der Datenfelder DF_n bestimmt, in denen die nicht benutzten Bitpositionen mit Nullen aufgefüllt werden. Wie beachtet sei, soll die Bitzahl des Subfeldes SF_n die minimale binäre Wortlänge sein, die die Zahl der maximalen Länge des eingehenden Datenwortes minus die Zahl der minimalen Länge des eingehenden Datenwortes ist.

In der F i g. 2 ist das auf dem einzigen Ausgabekanal nach den zeitlichen Beziehungen' der Fig.3 und 4 zusammengestellte und übertragene Wortformat wiedergegeben, in dem bei vier Eingabekanälen die Gesamtlänge des in einer Prüfzeitspanne Tvausgegebenen Wortes gleich der Summe der feststehenden, aber nicht unbedingt glcichlangcn Subfelder SF_n und der Summe der Datenfelder unterschiedlicher Länge ist:

oder

In der Fig.4 sind die zeitlichen Beziehungen zwischen den parallelen, gleichzeitigen Speicher-/Zählvnrgängen und der nachfolgenden, seriellen Übertragung in einem System mit vier Eingabe-Kanälen der Fig. 1 während der Prüfzeitspannen 17s, 2T_S ... 5Ts anschaulich gemacht. Wie bereits erwähnt, gelangen die gesonderten Ströme eingehender Datensignale unter der Mitwirkung innerer Steuerglieder zu den jeweiligen Abschnitten A 1, A 2, A 3, A 4 der Konzentratoren 12 bis 15 während der ersten Prüfzeitspanne 1 Ts, in der die Datenbits zur Bildung eines Datenfeldes DF_n gezählt und festgehalten werden, aus dem ein Subfeld SF_n errechnet und gespeichert wird. Das errechnete Subfeld SF_n ist eine binärcodierte Zahl, die die Differenz zwischen der Anzahl tatsächlich empfangener Daten- is bits, die das Datenfeld DF_n aufbauen, und der kleinstrnöglichen Anzahl eingehender Datenbits darstellt, die erwartungsgemäß während einer Prüfzeitspanne Γ5 empfangen werden sollen. Diese kleinstmögliche Anzahl kann zwischen null und einer maximalen Anzahl eingehender Datenbits liegen, die dem Wert F_n(nmx)Ts entspricht, aber in typischer Weise in der Größenordnung von 8/10 der genannten maximalen Anzahl eingehender Datenbits erwartet werden kann.

Obgleich die Speicher-/Zählvorgänge sich in der F i g. 4 über eine vollständige Prüfzeitspanne Ts, z. B. vom Zeitpunkt ίο bis zum Zeitpunkt ii erstrecken, können die eingehenden Datenbits, wie sie tatsächlich gezählt und gespeichert werden, in Form von Stoßen mit einer ziemlich kurzen Dauer empfangen werden, wenn diese mit der Länge der Prüfzeitspanne Ts verglichen werden; in der Darstellung sind die Speicher-/Zählvorgänge jedoch über die gesamte Prüfzeitspanne 7s ausgedehnt, damit das Datenfeld von maximaler Länge empfangen werden kann. Im Zeitpunkt fi endet die Prüfzeitspanne 1 Ts, und während der sich anschließenden zweiten Prüfzeitspanne 2Ts zwischen den Zeitpunkten Λ und t₂ läßt das Steuerglied die eingehenden Datenbits in die zugehörigen Abschnitte Sl,ß2, Ö3undß4ein.

Unmittelbar nach dem Ende der ersten Prüfzeitspanne 1 Ts im Zeitpunkt t\ ist eine kurze Zeitspanne Tu für die inneren Funktionen vorgesehen, während der das Subfeld SF_n errechnet wird und die notwendige Decodierung und Einschaltung der Verknüpfungsglieder und der Konzentratoren stattfindet, worauf die in den betreffenden Abschnitten A 1, A 2, A 3 und A 4 aufbewahrten Sub- und Datenfelder SF_n und DF_n weitergeleitet werden. Nach dieser kurzen Zeitspanne Tu schaltet das Steuergerät 16 wahlweise an den Konzentratoren 12 bis 15 die Taktsignale der Übertragungsfrequenz Fo ein, damit auf dem einzigen Ausgabekanal 20 die Subfelder SF_U SF₂, SF₃ und SFa fester Länge nacheinander weiterbefördert werden; nach diesem Zeitpunkt werden die Datenfelder DFi, DFt, DF3 und DFa, veränderlicher Länge, deren Länge also durch die betreffenden Bitzahlen in den zugehörigen Subfeldern SFi, SF2, SFi und SFa vorgeschrieben sind, auf den einzigen Ausgabekanal 20 gelegt, wobei ihr Format bereits in Verbindung mit der F i g. 2 erläutert ist. Diese Weiterbeförderung der Datenfelder DF_n und ihrer Subfelder SF_n findet bei einer maximalen Dauer während der Prüfzeitspanne Ts zwischen den Zeitpunkten i| und ii statt, wobei die Zeitspanne Th für die inneren Funktionen abzuziehen ist. Da jedoch die Übertragungsfrequenz Fo größer als die Summe der einzelnen mittleren Frequenzen über einer Prüfzeitspanne Ts der eingehenden Ströme von Datenbits gewählt ist, die auf den Eingabekanälen empfangen werden, ist die tatsächliche Übertragungszeit Tt stets geringer als die Prüfzeitspanne Ts.

Maximale Frequenz
Vorhandene Frequenz

Vorhandenes Datenfeld DF₁,

Kanal	Baud
1	Baud
	Bits
10⁴	Bits
10⁴	Bits
10²	Bits
3
7
10²

5 ·	10⁴	Baud	10⁵	Baud	9 ·	10⁵	Baud
4 ·	10⁴	Baud	10⁵	Baud	8 ■	10⁵	Baud
5 ·	10²	Bits	10³	Bits	9 ·	IO¹	Bits
4·	10²	Bits	5 ·	10² Bits	5 ·	IO³	Bits
	7	Bits	9	Bits		12	Bits
4 ·	10²	Bits	10³	Bits	8 ■	10¹	Bits

Unter Anwendung der in der vorstehenden Tabelle als Beispiel gegebenen Werte beträgt die Gesamtzahl tatsächlich übertragener Bits in den Datenfeldern 9500 Bits, während die Gesamtzahl der Bits aus den Subfeldern 35 ist, so daß sich eine Summe von 9535 Bits ergibt. Bei einer Übertragungsfrequenz von 10⁶ Baud wird nur eine Zeitspanne Tt von 9,535 · 10~³ sec zur Übertragung benötigt, verglichen mit einer Prüfzeitspannc 7a- von I₁OsIO-² see, so daß das Verhältnis 7V= 0,95 Ts+ besteht. Wie jetzt beachtet sei, übersteigt die maximale Bitrate des Aggregats

Σ F_n

die Ausgabefrequenz Fo, aber die tatsächliche Rate des Aggregats macht das nicht. In dieser Situation erfordert ein Multiplexgerät eine Kapazität des Ausgabekanals, die größer als die in Verbindung mit der vorausgehenden Tabelle vorgeschriebene Kapazität ist.

Wie bereits erwähnt, gelangen während der ersten Prüfzeitspanne 1 T_s zwischen den Zeitpunkten I₀ und t\ die auf den Eingabe-Kanälen 1 bis 4 herankommenden Datenbits gleichzeitig in ihren zugehörigen Abschnitt /4 1 bis /4 4 und werden in diesem zur Bildung eines

W) Datenfeldes DF_n gespeichert und zur Bildung einer Bitzahl gezählt, aus der ein Subfeld SF_n errechnet wird, das während der nächsten Zeitspanne Tn für die inneren Funktionen gespeichert wird. In der sich anschließenden zweiten Prüfzeitspanne 2Ts wird der Strom der

b^r> Datenbits von den Abschnitten A \ bis AA auf die zugeordneten Abschnitte öl bis 54 umgeschaltet, damit in den letzteren dieselben Spcicher-ZZühlvorgänge wie während der ersten Prüfzeitspannc 1 7s ablaufen

können. Während dieser zweiten zwischen den Zeitpunkten f| und to liegenden Prüfzeitspanne 2TV,- werden die nachfolgenden Sub- und Datenfelder SFi bis SFi und DF] bis DFa, die im unmittelbar vorangehenden Zeitabschnitt von ίο bis /|, also in der ersten Prüfzeitspanne 1 Ts in den Abschnitten Ai bis A4 gespeichert wurden, nach dem Ablauf der Zeitspanne Tu für die inneren Funktionen auf den einzigen Ausgabekanal gelegt, damit ihre Weiterbeförderung bei der Übertragungsfrequenz F₀ erfolgt, wie in Verbindung mit den F i g. 2 und 3 erläutert ist.

Während der nächsten Prüfzeitspannen T& also zwischen den Zeitpunkten i2 und h, ti und U und /5 usw. finden die Speicher-ZZählvorgänge jeweils in dem einen Abschnitt des betreffenden Konzentrator statt, während in einem Teil dieser Periode die zuvor im anderen Abschnitt gespeicherten Datensignale auf den einzigen Ausgabekanal ausgegeben werden. Das sich ergebende Ausgangssignal mit der Frequenz Fo besteht aus einer seriellen Übertragung der ausgegebenen Datenwörter und ist zwischen den Zeitpunkten h und ij als »Übertragung ß« usw. markiert.

In der Fig.5 ist das Blockschaltbild des Konzentrator 12 der Fig. 1 dargestellt, mit dem der Aufbau der Konzentratoren 13, 14 und 15 im wesentlichen übereinstimmt. Der Konzentrator 12 weist außer seinen beiden Abschnitten A 1 und B 1 ein Steuerglied 50 auf, das während der aufeinanderfolgenden Prüfzeitspannen Ts die eintreffenden Datenbits, die das Datensignal auf dem Eingabekanal 1 bilden, den Abschnitten At, Bi, Ai, Bi usw. zuführt.

Für den Arbeitsbeginn sei angenommen, daß sich keine Informationen in den Konzenlratoren 12 bis 15 befinden. Im Zeitpunkt ίο bewirkt ein vom Steuergerät 16 über eine Leitung 52 herankommendes Schaltsignal 54 (Fig.3a), daß die auf dem Eingabekanal 1 empfangenen Datenbits in den Abschnitt A 1 des Konzentrators 12 gelangen. Mit Hilfe von Kabeln 56A und 58Λ werden sie in ein Schieberegister 60/4 eingespeist bzw. in einem Bitzähler 62Λ gezählt. Während der gesamten Prüfzeitspanne 1 Ts werden die Datenbits des Datenfeldes DF\ seriell innerhalb des Schieberegisters 60/4 von links nach rechts verschoben, wobei die Anzahl der empfangenen Datenbits durch ihre am weitesten rechts liegende Bitposition festgehalten wird.

Im Zeitpunkt t\ wird vom Steuergertät 16(Fig. 1) ein Verknüpfungsglied 64/4 eingeschaltet. Die endgültige, dann im Bitzähler 62/4 gerade festgehaltene Bitzahl wird parallel in einen Generator 66/4, einen Decodierer 68/4 und einen Zähler 704 eingeschleust. Vom Generator 66/4 wird die endgültige Bitzahl schrittweise um die Länge des erwartungsgemäß kleinstmöglichen Datenwortes mit Hilfe eines Dekrement-Registers 72A vermindert. Nach dem Zeitpunkt, der durch ein A-Funktionssignal 74 (Fig.3a) angegeben ist, enthält der Generator 66,4 die codierten Bits, die das Subfeld SFi definieren. Während der vom .4-Funktionssignal 74 dargestellten Zeitspanne entschlüsselt der Decodierer 68/4 die Bitzahl und liefert über eine Leitung 96/4 ein Schaltsignal an ein Verknüpfungsglied 75A am Ausgang des Schieberegisters 60/4, das über eine Leitung 77A ein weiteres Schaltsignal heranbringt, und zwar von derjenigen Stufe aus, in der das zuerst empfangene, also am weitesten nach rechts verschobene Datenbit gespeichert ist. Nach der Decodierung der Bitzahl führt das Steuergerät 16(F ig. I) über eine Leitung 82Λ einem Subfeld-Vcrknüpfungsglicd 84/4 ein Schaltsignal 80 (Fig. 3a) zu, wodurch die Bits des Subfeldes SFi hintereinander auf eine Leitung 86/4 gelegt werden und über diese bei der Frequenz Fo zu einer Ausgabe-Datenschiene 18 und dem einzigen Ausgabekanal 20 gelangen. Wie in der Fig. 3 angegeben ist, laufen Vorgänge nacheinander in den Abschnitten A 2, A3 und A 4 der Konzentratoren 13, 14 und 15 ab, wozu auf die sich zeitlich aneinander anschließenden, festen, aber nicht unbedingt gleichlangen Schaltsignale 80a, 806 und 80c aus dem Steuergerät 16 verwiesen sei.

Mit dem Ende des Schaltsignals 80c wird vom Steuergerät 16 ein Schaltsignal 88 einem Datenfeld-Verknüpfungsglied 90/4 Ende des eine Leitung 92A zugeleitet, wodurch der Zähler 70/4 ausgelöst wird und von der darin festgehaltenen Bitzahl abwärts zählt; dabei wird das Schieberegister 60/4, über eine Leitung 94Λ veranlaßt, die Bits des Datenfeldes DFi hintereinander bei der Frequenz Fo über die Leitung 96/4 auf die Ausgabe-Datenschiene 18 zu bringen, wobei sie durch das vom Decodierer 68/4 geöffnete Verknüpfungsglied 75Λ hindurchgehen. Sobald der Zähler 70Λ abwärts bis zur Null gezählt hat, erzeugt er ein Schaltsignal 88a, das über die Leitung 98Λ die Verknüpfungsglieder 100/4, 75Λ und 102.4 am Ausgang des Schieberegisters 60/4 abschaltet. Dieses Schaltsignal 88a wird auch über eine Leitung 104 zum nächsten Konzentrator 13 geleitet, in dem es an einem ähnlich angeordneten Verknüpfungsglied 90/4 des Abschnittes A 2 eine gleiche Funktion übernimmt, nämlich das Datenfeld DF₂ auf die Ausgabe-Datenschiene 18 bringt. Die aufeinanderfolgende Zuführung der Datenfelder DFo, DFi und DF4 steht dabei unter der Mitwirkung der Schaltsignale 88a, 886 und 88c (F i g. 3a). Somit sind am Ende der veränderlichen Zeitspanne 7> für die Übertragung die Subfelder SF\ bis SF_A und die Datenfelder DF\ bis DF_A der Reihe nach bei der Übertragungsfrequenz Fo auf den einzigen Ausgabekanal 20 in dem Format gebracht worden, das in Verbindung mit der F i g. 2 erläutert ist.

Im Zeitpunkt ii wird vom Steuergerät 16 über die Leitung 52 dem Steuerglied 50 ein Schaltsignal 112 (Fig. 3d) zugeführt, damit die auf dem Eingabekanal 1 herankommenden Datenbits in den Abschnitt Bi des Konzentrators 12 eintreten können. Über Kabel 56ß und 585(Fig.5b) werden diese Datenbits dann in ein Schieberegister 60S und in einen Bitzähler 62ß eingelassen, der sie zählt. Im Schieberegister 60ß werden die Datenbits des Datenfeldes DFi hintereinander von links nach rechts innerhalb der Prüfzeitspanne 2 Ti geschoben, wobei die Anzahl der Datenbits durch ihre am weitesten rechts liegende Bitposition im Schieberegister 60ß festgehalten wird.

Im Zeitpunkt i2 wird vom Steuergerät 16 ein Verknüpfungsglied 64ß eingeschaltet, damit die im Bitzähler 62ß dann festgehaltene, endgültige Bitzahl zugleich in den Generator 66ß den Decodierer 68ß und einen Zähler 70ß eingelassen werden kann. Vom Generator 66ß wird die endgültige Bitzahl schrittweise um die Länge des erwartungsgemäß kleinstmöglichen Datenwortes unter Mitwirkung eines Dekrcment-Regi-

W) sters 72ß vermindert. Gegenüber der schrittweise verminderten, endgültigen Bitzahl enthält der Generator 66ß nach einer Zeitspanne, die von einem ß-Funktionssignal 116 eingenommen wird, die codierten Bits, die das Subfeld SFi definieren. In der zuvor

b^r) genannten Zeitspanne entschlüsselt der Decodierer 68ß die Bitzahl und gibt über eine Leitung 76ß ein Schaitsignal an ein Verknüpfungsglied 75ßam Ausgang des Schieberegisters 60ß ab; zu diesem Verknüpfungs-

glied 75ß läuft eine weitere Leitung 77ßvon derjenigen Stufe des Schieberegisters 60S aus, in der das zuerst empfangene, also am weitesten nach rechts verschobene Datenbit des Datenfeldes DFi gespeichert ist. Mit dem Ende der Entschlüsselung der Bitzahl wird vom ·> Steuergerät 16 ein Schaltsignal 118 über eine Leitung 825 einem Subfeld-Verknüpfungsglied 84ß zugeführt, damit die Bits des Subfeldes SF\ seriell über eine Leitung 86ßund die Ausgabe-Datenschiene 18 auf den einzigen Ausgabekanal 20 bei der Frequenz F₀ gelangen, κι Ahnliche Operationen werden nacheinander in den Abschnitten A 2, A 3 und A 4 der Konzentratoren 13,14 und 15 ausgeführt, wie dies durch die konstanten, aber nicht unbedingt gleichlangen Schaltsignale 118a, 1180 und 118c in den Fig. 3d und 3f gezeigt ist, die aus dem i:> Steuergerät 16 (Fig. 1) herangeführt werden. Mit dem Ende des Schaltsignals 118c wird vom Steuergerät 16 über eine Leitung 92ß ein Schaltsignal 120 einem Datenfeld- Verknüpfungsglied 90ß zugeleitet, das den Zähler 7OZ? auslöst, damit er von der in ihm >o festgehaltenen Bitzahl abwärts zählt und über eine Leitung 94ßdas Schieberegister 60ß einschaltet, damit das letztere über die Leitung 96ß die Bits des Datenfeldes DFi bei der Frequenz Fo der Reihe nach auf die Ausgabe-Datenschiene 18 und den Ausgabekanal 20 bringt, wobei alle Datenbits nacheinander durch das Verknüpfungsglied 75ß hindurchgehen, das vom Decodierer 68ß eingeschaltet ist. V/enn der Zähler 70ß bis zur Null abwärts zählt, erzeugt er ein Schaltsignal 120a (F i g. 3d), das über eine Leitung 98ß die Verknüpfungs- jo glieder lOOß, 75ß und 102ß am Ausgang des Schieberegisters 60ß abschaltet. Außerdem wird das Schaltsignal 120a über eine Leitung 104ßdem Abschnitt A 2 des nächsten Konzentrator 13, und zwar einem ähnlich angeordneten Verknüpfungsglied wie dem Verknüpfungsglied 90ß zugeleitet, das eine ähnliche Funktion übernimmt, die darin besteht, daß das Datenfeld DF2 seriell auf die Ausgabe-Datenschiene 18 gebracht wird. Die aufeinanderfolgende Zuführung der Datenfelder DF2, DF_S und DF4 geschieht unter der Steuerung der Schaltsignale 120a, 120ό und 120c (Fig. 3d bis 3f) in den Abschnitten ß2, ß3 und ß4 der Konzentratoren 13 bis 15. Am Ende der Zeitspanne 7> für die Übertragung sind die Subfelder SFi bis SFi und die Datenfelder DFi bis DFi nacheinander bei der Frequenz F« auf den einzigen Ausgabekanal 20 in dem Format gelegt, das bereits an Hand der F i g. 2 erläutert ist.

Im Zeitpunkt ^ wird vom Steuergerät 16 über die Leitung 52 dem Steuerglied 50 ein Schaltsignal 126 (Fig. 3b) zugeleitet, das die im Eingabekanal 1 herankommenden Datenbils in den Abschnitt A 1 des Konzentrator 12 einschleust. Über die Kabel 56,4 und 58/4 treten sie dann in das Schieberegister 60,4 (F i g. 5a) und in den Bitzähler 62Λ ein, in dem sie gezählt werden. Die Datenbits des Datenfeldes DFi werden im Schieberegister 60/1 nacheinander während der Prüfzeitspanne 3 Ty von links nach rechts geschoben, wobei die Anzahl der empfangenen Datenbits durch die am weitesten rechts liegende Bitposition des Schieberegisters 6OA festgelegt ist. Diese parallelen Speicher-/Zählvorgänge A, Übertragungen B und Speicher-ZZählvorgänge ß, Übertragungen A setzen sich in der Weise fort, wie in Verbindung mit der F i g. 4 erläutert ist.

Zusammenfassend betrachtet, wird ein in allen Eingabe-Kanälen ankommender Strom von Datenbits abwechselnd zwei einander ähnlichen Abschnitten A und ß des dem betreffenden Eingabekanal zugeordneten Konzentrators während fester aufeinanderfolgender Prüfzeitspannen Ts- zugeführt. Während die eingehenden Datenbits innerhalb der Prüfzeitspanne 1 Ts im ersten Abschnitt A aufbewahrt werden, werden die in der unmittelbar vorausgehenden Prüfzeitspanne OTs dem zweiten Abschnitt ßzugeleiteten Datenbits in ihrer konzentrierten Form auf dem Ausgabekannl weiterbefördert. In der nachfolgenden Prüfzeitspanne 2T_S werden die hereinkommenden Datenbits im zweiten Abschnitt ß aufbewahrt, während die in der unmittelbar vorausgehenden PrüfzeitEpanne 1 7\im ersten Abschnitt A untergebrachten Datenbits in ihrer konzentrierten Form auf dem Ausgabekanal weitergeleitet werden. Diese abwechselnden Prüf-, Konzentrier- und Weiterleitungsvorgänge dauern während der aufeinanderfolgenden Priifzeitspannen an. Die eingehenden Daten werden geprüft, konzentriert und auf dem Ausgabekanal in einem maximalen Bitlängenformat Ts-[Fn- H\ übertragen, wobei die Konstante H jenen Teil der Ausgabe-Bandbreite darstellt, die sich den laufenden Hauptfunktionen widmet.

Hierzu 10 Blatt Zeichnungen

Claims

Patentansprüche:

1. Schaltung zur Konzentrierung digitaler Signale, die als Datenbits bei der Eingabefrequenz F_n auf einem Eingabekanal herankommen und während fester Prüfzeitspannen abwechselnd an den einen oder anderen Abschnitt von zwei einander ähnlichen Abschnitten mit je einem Datenfeldspeicher heranführbar sind, dessen Kapazität so groß ist, daß die maximal während einer Prüfzeitspanne zu erwartende Anzahl Datenbits aufnehmbar ist, dadurch gekennzeichnet, daß zum Datenfeldspeicher (6OA, 6Gßj parallel zumindest ein Bitzähler (GlA, 625; 7OA TiB) angeschlossen ist, der die während der Prüfzeitspanne (T_s) tatsächlich aus dem Eingabekanal (1,2,3... N) empfangene Datenbits zählt, daß von einem Dekrement-Register (72/4, 723) die kleinstmögliche Bitzahl, die die aus dem Eingabekanal (i—N) während einer Prüfzeitspanne (Ts) zu erwartende Anzahl Datenbits darstellt, einem Subfeld-Generator (66A 66B^ zuführbar ist, der von der durch den Bitzähler (62Λ 62ß; 7OA, 70B) ermittelten Anzahl tatsächlich empfangener Datenbits diese kleinstmögliche Bitzahl subtrahiert und das Ergebnis in Form von Bits eines Subfeldes (SF_n) bei einer größeren Frequenz (F₀) als der Eingabefrequenz (F_n) auf den Ausgabekanal (20) bringt, und daß anschließend eine den Bitzähler (62Λ, 62ß; 7OA 70ß; abtastende Einrichtung (90A 90B) einschaltbar ist, die den Bitzähler (62A 62ß; 70A 70B) zur Aufprägung der im Datenfeldspeicher (6OA QOB) festgehaltenen Datenbits (DF_n) bei der größeren Frequenz (F₀) auf den Ausgabekanal (20) veranlaßt.

2. Schaltung nach dem Anspruch 1, dadurch gekennzeichnet, daß der Bitzähler zwei Abschnitte enthält, zwischen denen ein Verknüpfungsglied (64A MB) liegt, dessen andere Eingangsklemme (t_n) am Steuergerät (16) angeschlossen ist, daß der Ausgang des Verknüpfungsgliedes (64A MB) zusätzlich mit dem Subfeldgenerator (66A 66ßJ und mit einem Decodierer (58A 58ßj verbunden ist, der die Einrichtung (lOOA 75A 102Λ; lOOß, 75ß, 102ß;_Zur Übertragung der Datenbits des Datenfeldes (DF_n) zum Ausgabekanal (20) unter Mitwirkung der Ausgangssignale des zweiten Abschnittes (7OA 70B) des Bitzählers schaltet, und daß dem Subfeldgenerator (66A 66S,) und dem zweiten Abschnitt (7OA 70B) des Bitzählers je ein Verknüpfungsglied (84A 84ß bzw. 9OA 90B) vorgeschaltet ist, dessen einer Eingang (82Λ, 82ß bzw. 92A 92B) am Steuergerät (16) angeschlossen ist und dessen anderer Eingang die Frequenz Fo erhält.

3. Schaltung nach dem Anspruch 1 oder 2, deren Datenfeldspeicher als Schieberegister ausgebildet ist, dadurch gekennzeichnet, daß der eine Abschnitt (62A 62ßj des Bitzählers die Zahl der in der Prüfzeitspanne (Ts) tatsächlich empfangenen Datenbits aufsummiert, während der andere Abschnitt (7OA 70B) des Bitzählers von der Gesamtzahl der während der Prüfzeitspanne (Ts) tatsächlich empfangenen Datenbits nach Null abwärts zählt und seine Zählsignale unmittelbar dem Schieberegister (6OA 60B)zuführbar sind.

4. Schaltung nach dem Anspruch 3, dadurch gekennzeichnet, daß der andere Abschnitt (7OA 70B) des Bitzählers beim Erreichen der Zahl 0 ein Sperrsignal der Einrichtung (lOOA 75A 102A' lOOß, 75ß, tO2B) zur Beendigung der Ausgabe der Datenbits des Datenfeldes (DF_n) an den Ausgabekanal (20) und ein Einschaltsignal demselben Abschnitt (A oder ß^des an einem parallelen Eingabekanal (1, 2 ... N) liegenden Konzentrators zuführt, in dem über das Verknüpfungsglied (9OA 90ß^ der andere Abschnitt (7OA 70B) des dortigen Bitzählers zum Abwärtszählen eingeschaltet wird.

5. Schaltung nach dem Anspruch 1, dadurch gekennzeichnet, daß die Datenbits auf mehreren parallelen Eingabekanälen bei je einer unterschiedlichen Frequenz (F], F2... Fn)herankommen und nach einer Parallel-Serien-Umsetzung auf dem Ausgabekanal (20) bei der Frequenz (F₀) abführbar sind, die größer als die Summe aller auf den Eingabekanälen auftretenden Frequenzen CFi+ F₂-I-F₃ -I- ... + F_n) ist.