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DE102007052217A1 - Integrierter Schaltkreis mit NAND-Speicherzellen-Strängen - Google Patents

Integrierter Schaltkreis mit NAND-Speicherzellen-Strängen Download PDF

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DE102007052217A1
DE102007052217A1 DE102007052217A DE102007052217A DE102007052217A1 DE 102007052217 A1 DE102007052217 A1 DE 102007052217A1 DE 102007052217 A DE102007052217 A DE 102007052217A DE 102007052217 A DE102007052217 A DE 102007052217A DE 102007052217 A1 DE102007052217 A1 DE 102007052217A1
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DE
Germany
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source
drain
memory cell
memory cells
coupled
Prior art date
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Ceased
Application number
DE102007052217A
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English (en)
Inventor
Josef Dr. Willer
Franz Dr. Hofmann
Detlev Richter
Nicolas Dr. Nagel
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Qimonda Flash GmbH
Qimonda AG
Original Assignee
Qimonda Flash GmbH
Qimonda AG
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Publication date
Application filed by Qimonda Flash GmbH, Qimonda AG filed Critical Qimonda Flash GmbH
Publication of DE102007052217A1 publication Critical patent/DE102007052217A1/de
Ceased legal-status Critical Current

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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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Abstract

Ausführungsformen der vorliegenden Erfindung betreffen allgemein integrierte Schaltkreise und Verfahren zum Herstellen eines integrierten Schaltkreises. In einer Ausführungsform der Erfindung wird einbereitgestellt. Die Speicherzelle kann aufweisen: einen Graben in einem Träger, eine Ladungsfänger-Schicht-Struktur in dem Graben, wobei die Ladungsfänger-Schicht-Struktur mindestens zwei getrennte Ladungsfänger-Bereiche aufweist, elektrisch leitfähiges Material, das zumindest teilweise in den Graben gefüllt ist, und Source/Drain-Bereiche neben dem Graben.

Description

  • Ausführungsformen der vorliegenden Erfindung betreffen im Allgemeinen integrierte Schaltkreise und Verfahren zum Herstellen eines integrierten Schaltkreises.
  • Gemäß einem Ausführungsbeispiel der Erfindung ist ein integrierter Schaltkreis mit einer Speicherzellenanordnung vorgesehen, wobei die Speicherzellenanordnung aufweist: eine erste Bit-Leitung, eine zweite Bit-Leitung, eine dritte Bit-Leitung, einen ersten Speicherzellen-Strang, der eine Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen aufweist, einen zweiten Speicherzellen-Strang, der eine Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen aufweist, wobei die erste Bit-Leitung mit einem Source/Drain-Bereich einer ersten Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen des ersten Strangs gekoppelt ist, wobei die zweite Bit-Leitung mit einem Source/Drain-Bereich einer ersten Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen des zweiten Strangs gekoppelt ist, und wobei die dritte Bit-Leitung mit einem Source/Drain-Bereich einer letzten Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen des ersten Strangs und mit einem Source/Drain-Bereich einer letzten Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen des zweiten Strangs gekoppelt ist.
  • Gemäß einer Ausgestaltung können die Speicherzellen Vertiefter-Kanal-Speicherzellen sein.
  • Ferner können die Speicherzellen-Stränge NAND-Speicherzellen Stränge sein.
  • Gemäß einer Weiterbildung der Erfindung können die Speicherzellen nichtflüchtige Speicherzellen sein.
  • Ferner kann vorgesehen sein, dass die nichtflüchtigen Speicherzellen Ladungs-Speicherungs-Speicherzellen sind.
  • Gemäß einer weiteren Ausgestaltung der Erfindung können die Ladungs-Speicherungs-Speicherzellen Ladungsfänger-Speicherzellen sein.
  • Gemäß noch einer Weiterbildung der Erfindung kann der integrierte Schaltkreis ferner eine Mehrzahl von Wortleitungen aufweisen, wobei jede Wortleitung mit einem Steuerbereich von mindestens einer Speicherzelle gekoppelt ist, der den Leitungszustand der mindestens einen Speicherzelle steuert.
  • Ferner kann vorgesehen sein, dass jede Wortleitung mit einem Steuerbereich einer Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen des ersten Strangs und mit einem Steuerbereich einer Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen des zweiten Strangs gekoppelt ist.
  • Gemäß einer Ausgestaltung der Erfindung kann der integrierte Schaltkreis ferner aufweisen: einen dritten Speicherzellen-Strang, der eine Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen aufweist, einen vierten Speicherzellen-Strang, der eine Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen aufweist, wobei die erste Bit-Leitung mit einem Source/Drain-Bereich einer ersten Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen des dritten Strangs gekoppelt ist, wobei die zweite Bit-Leitung mit einem Source/Drain-Bereich einer ersten Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen des vierten Strangs gekoppelt ist, und wobei die dritte Bit-Leitung mit einem Source/Drain-Bereich einer letzten Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen des dritten Strangs und mit einem Source/Drain-Bereich einer letzen Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen des vierten Strangs gekoppelt ist.
  • Ferner kann vorgesehen sein, dass die Speicherzellen aktive Bereiche aufweisen, die die Source/Drain-Bereiche aufweisen, und dass die aktiven Bereiche eine Zickzack-Struktur aufweisen.
  • Gemäß einer weiteren Ausführungsform der Erfindung kann ein Verfahren zum Herstellen eines integrierten Schaltkreises vorgesehen sein, der eine Speicherzellenanordnung aufweist, wobei das Verfahren aufweist: Bilden von Gräben in aktiven Bereichen eines Trägers, Bilden einer Ladungsfänger-Schicht-Struktur in den Graben, wobei die Ladungsfänger-Schicht-Struktur mindestens zwei getrennte Ladungsfänger-Bereiche aufweist, zumindest teilweises Füllen der Graben mit elektrisch leitfähigem Material, und Bilden von Source/Drain-Bereichen neben den Graben.
  • Gemäß einer anderen Weiterbildung der Erfindung kann vorgesehen sein, dass das Bilden der Ladungsfänger-Schicht-Struktur in den Graben das Bilden der mindestens zwei getrennten Ladungsfänger-Bereiche zumindest teilweise an gegenüberliegenden Seitenwänden der Graben aufweist.
  • Gemäß einer weiteren Ausführungsform der Erfindung kann ferner vorgesehen sein: Bilden einer ersten Hilfsmaske auf oder über der Hauptprozessierungs-Fläche des Trägers, Bilden einer zweiten Hilfsmaske auf oder über der ersten Hilfsmaske, und Bilden von Flache-Graben-Isolations-Strukturen in dem Träger.
  • Gemäß einer weiteren Ausführungsform der Erfindung kann das Bilden der Ladungsfänger-Schicht-Struktur in den Gräben das Bilden einer ersten dielektrischen Schicht in den Gräben aufweisen.
  • Ferner kann vorgesehen sein, dass das Bilden der ersten dielektrischen Schicht in den Graben das Bilden einer Oxid-Schicht in den Gräben aufweist.
  • Weiterhin kann das Bilden der Ladungsfänger-Schicht-Struktur in den Graben das Bilden einer Ladungsfänger-Schicht auf oder über der ersten dielektrischen Schicht aufweisen.
  • Gemäß noch einer Weiterbildung der Erfindung kann das Bilden der Graben in aktiven Bereichen eines Trägers das Bilden einer Grabenstruktur aufweisen, die sich in einer Längsrichtung der Grabenstruktur erstrecken, so dass eine Mehrzahl von Speicherzellen aus jeder Grabenstruktur gebildet werden kann.
  • Weiterhin kann vorgesehen sein, dass das zumindest teilweise Füllen der Gräben mit elektrisch leitfähigem Material das zumindest teilweise Füllen der Grabenstruktur mit elektrisch leitfähigem Material aufweist.
  • Gemäß einer weiteren Ausgestaltung der Erfindung kann vorgesehen sein: nach dem zumindest teilweisen Füllen der Grabenstruktur mit elektrisch leitfähigem Material das Bilden von Flache-Graben-Isolations-Strukturen in dem Träger durch die Grabenstruktur, so dass eine Mehrzahl von Graben in der Grabenstruktur gebildet wird, wobei die Graben voneinander durch die Flache-Graben-Isolations-Strukturen isoliert sind.
  • Ferner kann vorgesehen sein, dass die Ladungsfänger-Schicht-Struktur an den Wänden des Grabens gebildet ist, auf welchem keine Flache-Graben-Isolations-Struktur gebildet ist.
  • Gemäß einer Ausführungsform der Erfindung kann ein integrierter Schaltkreis mit einer Speicherzelle vorgesehen sein, wobei die Speicherzelle aufweist: einen Graben in einem Träger, eine Ladungsfänger-Schicht-Struktur in dem Graben, wobei die Ladungsfänger-Schicht-Struktur mindestens zwei getrennte Ladungsfänger-Bereiche aufweist, elektrisch leitfähiges Material, das zumindest teilweise in den Graben gefüllt ist, und Source/Drain-Bereiche neben dem Graben.
  • Gemäß einer anderen Weiterbildung der Erfindung kann die Ladungsfänger-Schicht-Struktur aufweisen: eine erste dielektrische Schicht, die zumindest teilweise über den Seitenwänden und dem Boden des Grabens angeordnet ist, und eine Ladungsfänger-Schicht, die zumindest teilweise über der ersten dielektrischen Schicht angeordnet ist.
  • Ferner kann die Ladungsfänger-Schicht-Struktur eine zweite dielektrische Schicht aufweisen, die zumindest teilweise über der Ladungsfänger-Schicht angeordnet ist.
  • Gemäß noch einer Ausführungsform der Erfindung kann ein Speichermodul vorgesehen sein, aufweisend: eine Vielzahl von integrierten Schaltkreisen, wobei zumindest ein integrierter Schaltkreis der Vielzahl von integrierten Schaltkreisen eine Speicherzellenanordnung aufweist, wobei die Speicherzellenanordnung aufweist: eine erste Bit-Leitung, eine zweite Bit-Leitung, eine dritte Bit-Leitung, einen ersten Speicherzellen-Strang, der eine Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen aufweist, einen zweiten Speicherzellen-Strang, der eine Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen aufweist, wobei die erste Bit-Leitung mit einem Source/Drain-Bereich einer ersten Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen des ersten Strangs gekoppelt ist, wobei die zweite Bit-Leitung mit einem Source/Drain-Bereich einer ersten Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen des zweiten Strangs gekoppelt ist, und wobei die dritte Bit-Leitung mit einem Source/Drain-Bereich einer letzten Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen des ersten Strangs und mit einem Source/Drain- Bereich einer letzten Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen des zweiten Strangs gekoppelt ist.
  • Ferner kann vorgesehen sein, dass das Speichermodul ein stapelbares Speichermodul ist, wobei mindestens einige der integrierten Schaltkreise übereinander gestapelt sind.
  • In den Zeichnungen beziehen sich gleiche Bezugszeichen im Allgemeinen auf die gleichen Teile durch die verschiedenen Ansichten. Die Zeichnungen sind nicht zwangsläufig maßstabsgetreu, stattdessen liegt der Schwerpunkt im Allgemeinen darauf, die Prinzipien der Erfindung zu veranschaulichen. In der folgenden Beschreibung sind verschiedene Ausführungsformen der Erfindung unter Bezugnahme auf die folgenden Figuren beschrieben.
  • Es zeigen
  • 1 ein Schaltungsschema einer Ausführungsform der Erfindung;
  • 2 das Schaltungsschema gemäß 1 mit Programmierspannungen eines direkten Ansatzes für einen Programmierprozess durch Heißes-Loch-Injektion (Hot Hole Injektion)
  • 3 ein Schaltungsschema einer weiteren Ausführungsform der erfindungsgemäßen Speichervorrichtung für den Löschvorgang;
  • 4 das Schaltungsschema gemäß 3 für den Schreib-Vorgang mit Sperrung;
  • 5 das Schaltungsschema gemäß 3 für den Lesevorgang;
  • 6 ein Schaltungsschema gemäß 1 für eine andere Ausführungsform der erfindungsgemäßen Speichervorrichtung;
  • 7 ein Schaltungsschema gemäß 1 für eine weitere Ausführungsform der erfindungsgemäßen Speichervorrichtung;
  • 8 eine Draufsicht auf eine Ausführungsform der erfindungsgemäßen Speichervorrichtung gemäß dem Schaltungsschema der 4, die die Anordnung der NAND-Stränge, Bit-Leitungen und Wortleitungen zeigt;
  • 9 eine Draufsicht gemäß 8 auf eine Ausführungsform gemäß dem Schaltungsschema der 6;
  • 10 eine Draufsicht gemäß 8 auf eine Ausführungsform gemäß dem Schaltungsschema der 7;
  • 11 eine Draufsicht gemäß 8 auf eine weitere Ausführungsform gemäß dem Schaltungsschema der 7;
  • 12 ein Schaltbild, das einen NAND-Strang mit einer zu beschreibenden Speicherzelle darstellt;
  • 13A ein Schaltbild, das den Spiegel-NAND-Strang gemäß dem NAND-Strang der 12 darstellt;
  • 14A eine erste Ausführungsform einer Vertiefter-Kanal-Speicherzelle zur Verwendung mit der Speichervorrichtung gemäß der Erfindung;
  • 14B ein beispielgebendes Verfahren zum Herstellen der Speicherzelle der 14A gemäß der Erfindung;
  • 15A bis 15G Querschnitts-Ansichten eines Array-Abschnitts, unter Anwendung der in 14A gezeigten Vertiefter-Kanal-Speicherzelle in verschiedenen Herstellungszuständen gemäß einer Ausführungsform der Erfindung;
  • 16A eine zweite Ausführungsform einer Vertiefter-Kanal-Speicherzelle zur Verwendung mit einer Speichervorrichtung gemäß der Erfindung;
  • 16B ein beispielgebendes Verfahren zum Herstellen der Speicherzelle der 16A gemäß der vorliegenden Erfindung;
  • 17A bis 17E Ansichten eines Array-Abschnitts unter Anwendung der in 16A gezeigten Vertiefter-Kanal-Speicherzelle in verschiedenen Herstellungszuständen gemäß der Erfindung; und
  • 18A und 18B ein Speichermodul (18A) und ein stapelbares Speichermodul (18B) gemäß einer Ausführungsform der Erfindung.
  • Im Rahmen dieser Beschreibung werden die Begriffe "verbunden", "angeschlossen" sowie "gekoppelt" verwendet zum Beschreiben sowohl einer direkten als auch einer indirekten Verbindung, eines direkten oder indirekten Anschlusses sowie einer direkten oder indirekten Kopplung.
  • In einer Ausführungsform der Erfindung wird eine Speicherzellenanordnung bereitgestellt, die Ladungsfänger-Speicherzellen aufweist, die als ein Virtuelle-Masse-NAND-Array, allgemein als ein nichtflüchtiges NAND-Array angeordnet und verbunden sind. Eine "nichtflüchtige Speicherzelle" kann als Speicherzelle verstanden werden, die Daten speichert, selbst wenn sie nicht aktiv ist. In einer Ausführungsform der Erfindung kann eine Speicherzelle als nicht aktiv verstanden werden, wenn zum Beispiel gegenwärtig der Zugriff auf den Inhalt der Speicherzelle inaktiv ist. In einer anderen Ausführungsform kann eine Speicherzelle als nicht aktiv verstanden werden, wenn zum Beispiel die Energieversorgung inaktiv ist. Ferner können die gespeicherten Daten in regelmäßigen zeitlichen Abständen aktualisiert werden, jedoch nicht wie bei einer "flüchtigen Speicherzelle" alle wenigen Pikosekunden oder Nanosekunden oder Millisekunden, sondern eher in einem Bereich von Stunden, Tagen, Wochen oder Monaten. Alternativ kann es in manchen Ausführungen auch überhaupt nicht erforderlich sein, die Daten zu aktualisieren.
  • 1 zeigt ein Schaltungsschema eines Abschnitts einer ersten Ausführungsform. Dieses Schema zeigt eine Anzahl von Speicherzellen MC, die Teil eines Speicherzellen-Arrays ist. Jede Speicherzelle MC ist eine Ladungsfänger-Speicherzelle, die zwei Speicherstellen SS aufweist, die benachbart zu beiden Source/Drain-Übergängen sind. In 1 sind die Speicherzellen auf einer horizontalen Linie gezeichnet, was nicht die tatsächliche physikalische Anordnung der Speicherzellen innerhalb des Arrays darstellen könnte. Die Wortleitungen WL verlaufen entlang den Zeilen von Speicherzellen und die Bit-Leitungen BL (in 1 sind eine erste Bit-Leitung BLm-1, eine zweite Bit-Leitung BLm und eine dritte Bit-Leitung Bm+1 dargestellt) verlaufen entlang den Spalten quer zu den Wortleitungen. Die Speicherzellen, die in dem Abschnitt der 1 dargestellt sind, die zwischen Bit-Leitungen Bm-1 und BLm angeordnet sind, gehören alle zu derselben Spalte von Speicherzellen. Ihre Abfolge entlang einem Strang kann von ihren Verbindungen mit den gezeichneten Wortleitungen abgeleitet werden. Die Bit-Leitungen sind mittels Auswähl-Transistoren ST mit einer von zwei globalen Bit-Leitungen verbunden. Die Speicherzellen sind in Reihe zwischen den Verbindungen von zwei benachbarten Bit-Leitungen gekoppelt. In diesem Beispiel weist jeder NAND-Strang (im Folgenden auch als NAND-Speicherzellen-Strang bezeichnet, der sich auf eine Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen beziehen kann) vier Speicherzellen auf. Das Programmieren wird durch Heißes-Loch-Injektion (Hot Hole Injection) durchgeführt, da die Source/Drain-Spannung der Speicherzellen entlang der Reihenschaltung ungünstig niedrig für eine konventionelle Kanal-Heißes-Elektron-Injektion ist.
  • 2 zeigt das Schaltungsschema gemäß 1, wobei die Programmierspannungen eingefügt sind. Die Speicherzelle und die Speicherstelle, die programmiert werden soll, sind durch den Pfeil auf der rechten Seite angezeigt. Auf der gleichen Seite (rechte Seite der zweiten Bit-Leitung BLm in 2) wird die Schreibspannung von 4 V als die zu programmierende Speicherstelle an den Source/Drain-Übergang am Ende des NAND-Strangs angelegt (zum Beispiel mittels eines Anlegens der Schreibspannung von 4 V an die zweite Bit-Leitung BLm und dadurch an den Source/Drain-Übergang der ersten Speicherzelle des NAND-Strangs, betrachtet aus der Perspektive der zweiten Bit-Leitung BLm). Das andere Ende des NAND-Strangs ist auf 0 V eingestellt (zum Beispiel mittels eines Anlegens von 0 V an die dritte Bit-Leitung BLm-1 und dadurch an den Source/Drain-Übergang der letzten Speicherzelle des NAND-Strangs, betrachtet aus der Perspektive der zweiten Bit-Leitung BLm). Die Gate-Übergänge sind auf eine hohe Spannung VH von beispielsweise üblicherweise 5 V eingestellt, mit Ausnahme des Gate-Übergangs der zu programmierenden Speicherzelle, der über die Wortleitung WL auf die Progammier-Spannung VP von üblicherweise beispielsweise –7 V gesetzt wird. Obwohl die nächste Bit-Leitung, das heißt zum Beispiel die dritte Bit-Leitung BLm+1 auf Schwebepotential ist, ist eine Programmstörung (in 2 angezeigt mittels eines Kreises) an der Spiegelzelle der programmierten Zelle zwischen der Schreibspannung und dem Schwebepotential zu erwarten. Dieses Problem wird durch einen besonderen Betriebsmodus und somit durch spezielle Schaltkreise vermieden, die an dieses Speicherzellen-Array angepasst sind und in Verbindung mit 4 im Einzelnen beschrieben werden.
  • 3 zeigt ein Schaltungsschema gemäß 1 einer anderen Ausführungsform für den Löschvorgang, wobei die Spannungen gemäß dem besonderen Betriebsmodus eingesetzt sind. Alle Wortleitungen WL sind auf eine hohe Spannung gesetzt, von typischerweise beispielsweise 15 V. Wenn eine niedrigere Spannung, in diesem Beispiel 0 V, an die Bit-Leitungen BLm-1, BLm, BLm+1 und das Substrat angelegt wird, beginnt ein Fowler-Nordheim-Tunneln von Elektronen von dem Kanalbereich der Speicherzellen in die Speicherschicht, so dass die Schwellenspannung der Speichertransistoren vergrößert wird. Wenn die Schwellenspannung ausreichend hoch ist, befinden sich alle Speicherzellen in einem Zustand, der als Löschen betrachtet wird.
  • 4 zeigt das Schaltungsschema gemäß 3 für den Schreib-Vorgang. Die Wortleitung der ausgewählten Zelle, die programmiert werden soll, wird auf eine geeignete negative Spannung gesetzt, die Programmierspannung VP von typischerweise beispielsweise –7 V. Die anderen Speicherzellen dieses NAND-Strangs werden von einer geeigneten positiven Spannung aufgeschaltet, zum Beispiel der hohen Spannung VH von typischerweise 5 V. Um eine Heißes-Loch-Injektion zu erhalten, muss der Source/Drain-Übergang an der Speicherstelle der ausgewählten Speicherzelle, wo das Programmieren erfolgen muss, auf eine positive Schreibspannung Vw von typischerweise zum Beispiel 4 V gesetzt werden. Aus diesem Grund wird die Bit-Leitung, die mit dem in 4 dargestellten Source/Drain-Übergang A gekoppelt ist (zum Beispiel die zweite Bit-Leitung BLm) auf 4 V gesetzt, wenn zum Beispiel die Speicherstelle, die von dem nach oben zeigenden Pfeil angezeigt ist, programmiert werden soll, während die Bit-Leitung, die mit dem anderen Ende des NAND-Strangs gekoppelt ist (Verbindung B) (zum Beispiel die dritte Bit-Leitung BLm+1) auf Schwebepotential gehalten wird. Das Schwebepotential beträgt üblicherweise 0 V, da die nicht adressierten Bit-Leitungen auf 0 V gehalten werden, und der Schreib-Vorgang ist kurz, so dass das Schwebepotential sich während dieses kurzen Zeit-Intervalls nicht wesentlich ändert. In jedem Fall ist die Potential-Differenz zwischen den Source/Drain-Übergängen der zu programmierenden Speicherzelle groß genug, um mittels des so genannten GIDL-Effekts (Gate Induced Drain Leckage Effect, Gate-Induzierter-Drain-Leck-Effekt) Löcher zu erzeugen. Diese Löcher werden anschließend in die Speicherschicht injiziert. Das bedeutet, dass die Schwellenspannung der ausgewählten Speicherzelle auf der relevanten Seite verringert wird, so dass der Zustand der relevanten Speicherstelle in den programmierten Zustand geändert wird.
  • Wenn keine Gegenmaßnahmen ergriffen werden, erfolgt ein unerwünschtes Programmieren in der Speicherzelle, die in einer Spiegelposition in Bezug auf die auf Schreibspannung zu setzende Bit-Leitung angeordnet ist (zum Beispiel in Bezug auf die zweite Bit-Leitung BLm). Der unerwünschte Schreib-Vorgang wird durch das Anlegen einer Sperr-Spannung Vi von typischerweise beispielsweise ungefähr 2 V an die nächste Bit-Leitungsverbindung C an dem anderen Ende des Spiegel-NAND-Strangs (zum Beispiel die erste Bit-Leitung BLm-1) gesperrt. In jedem Fall ist die Sperr-Spannung so gewählt, dass keine Speicherzelle der NAND-Stränge, die an der Verbindung C enden, programmiert wird. Die Spannungsdifferenz von 2 V zwischen der Schreibspannung Vw und der Sperr-Spannung Vi und zwischen der Sperr-Spannung Vi und dem Schwebepotential von ungefähr 0 V ist zu gering, um eine Heißes-Loch-Injektion in den Speicherzellen der NAND-Stränge zu erzeugen, die an der Verbindung C enden. Die Schwellenspannungen dieser Speicherzellen bleiben somit im Wesentlichen unverändert. Mittels der Sperr-Spannung Vi kann eine Programmstörung von Speicherzellen, die von der gleichen Bit-Leitung adressiert werden, jedoch nicht programmiert werden sollen, verhindert werden. Dieser Betriebsmodus ermöglicht einen angemessenen Betrieb der Speicherzellen-Architektur gemäß einer Ausführungsform der Erfindung, wobei dadurch eine angemessene Leistung selbst in einem Array mit einer extrem erhöhten Speicherdichte gewährleistet wird.
  • Der Lese-Vorgang wird gemäß dem Schaltungsschema der 5 durchgeführt, das die entsprechenden Spannungen anzeigt. Die Wortleitung, die die zu lesende Speicherzelle adressiert, wird auf die Lesespannung VR von typischerweise zum Beispiel 3 V gesetzt. Die anderen Wortleitungen des gleichen NAND-Strangs werden auf die hohe Spannung VR von typischerweise zum Beispiel ungefähr 5 V gesetzt. Die Speicherstelle, die gelesen werden soll, wird durch den Pfeil angezeigt, der in 5 nach oben zeigt. Die Bit-Leitung (zum Beispiel die zweite Bit-Leitung BLm), die beim Programmieren dieser Speicherstelle auf die Schreibspannung gesetzt wurde, wird auf ein niedriges Potential, typischerweise 0 V gesetzt, während die Bit-Leitung (zum Beispiel die dritte Bit-Leitung BLm+1) an dem anderen Ende des NAND-Strangs auf eine entsprechende Drain-Spannung von typischerweise zum Beispiel 1,6 V gesetzt wird.
  • Aufgrund der erzeugten Raumladungszone in der ausgewählten Speicherzelle auf der Seite der Drain-Spannung ist der Einfluss der nicht ausgewählten Speicherstelle dieser Speicherzelle ausreichend gering. Aus diesem Grund wird der Strom durch diese Speicherzelle im Wesentlichen von der ausgewählten zu lesenden Speicherstelle definiert und kann ausgewertet werden, um den programmierten Zustand dieser Speicherstelle zu prüfen und somit das gespeicherte Informations-Bit zu lesen. Auf diese Weise können die beiden Speicherstellen der 2-Bit-Ladungsfänger-Speicherzellen beim Lese-Vorgang unterschieden werden.
  • Die typischen Spannungen, die beim Schreib- und Lese-Vorgang angelegt werden, werden in der folgenden Tabelle zum Zweck einer einfachen Bezugnahme wiederholt.
    Verbindung/Vorgang Schreiben Lesen
    Gate der ausgewählten Zelle –7 V 3 V
    andere Gates des ausgewählten NAND-Strangs 5 V 5 V
    Source/Drain der ausgewählten Zelle, adressierte Seite (A) 4 V (Vw) 0 V
    Source/Drain der ausgewählten Zelle, nicht adressierte Seite (B) schwebend (≈ 0 V) 1,6 V
    Source/Drain der gestörten Zelle, Seite gegenüber der ausgewählten Zelle (C) 2 V (Vi) schwebend
    Bulk 0 V 0 V
  • 6 zeigt das Schaltungsschema für eine andere Ausführungsform des Arrays, wobei die Abfolge der Verbindungen der Wortleitungen nicht Achsen-symmetrisch zu der zweiten Bit-Leitung BLm ist, wie in der ersten Ausführungsform. Die Abfolge von Verbindungen der Wortleitungen wird nach jeder Verbindung mit einer Bit-Leitung wiederholt. Somit ist die Abfolge von Verbindungen periodisch von einer Bit-Leitung zu der nächsten. Die Betriebsmodi, die in Verbindung mit der ersten Ausführungsform beschrieben wurden, werden in einer entsprechenden Weise in dieser zweiten Ausführungsform angewendet. Die angelegten Spannungen können die gleichen sein. Lediglich die Position der Speicherzelle, in welcher eine Programmstörung auftreten würde, wenn keine Sperr-Spannung angelegt würde, wird geändert.
  • 7 zeigt das Schaltungsschema für eine andere Ausführungsform des Arrays, wobei die Abfolge von Verbindungen der Wortleitungen nach jeder Verbindung mit einer Bit-Leitung wiederholt wird. Diese Ausführungsform unterscheidet sich von der Ausführungsform gemäß 6, wobei dies aus der folgenden Beschreibung der Draufsichten beispielgebender Vorrichtungsstrukturen ersichtlich wird.
  • 8 ist eine Draufsicht auf eine Ausführungsform der Speichervorrichtung gemäß dem Schaltungsschema der 3. Sie zeigt die Anordnung der NAND-Stränge, der Bit-Leitungen und der Wortleitungen auf eine schematische Weise. Die Speicherzellen sind in aktiven Bereichen AA des Substrats angeordnet, die durch Flache-Graben-Isolierungen STI getrennt sind. Die Grenzen der Flache-Graben-Isolierungen sind durch die parallelen gestrichelten Linien dargestellt, die sich in großer Nähe befinden. Die Wortleitungen WL verlaufen entlang den Zeilen von Speicherzellen und bedecken im Wesentlichen die Kanalbereiche. Die Source/Drain-Bereiche sind auf beiden Seiten der Wortleitungen angeordnet, können zum Beispiel selbstjustierend sein. Die Source/Drain-Bereiche, die die Source/Drain-Übergänge der Speicherzellen bilden, sind Speicherzellen gemeinsam, die entlang den Spalten aufeinander folgen. Auf diese Weise sind die Speicherzellen in Reihe angeordnet, um die NAND-Stränge zwischen den beiden aufeinander folgenden Bit-Leitungs-Verbindungen BC zu bilden. Die Bit-Leitungen BL verlaufen entlang den Spalten von Speicherzellen und sind parallel in einem Abstand von einander als gerade Streifen angeordnet. Der Pitch p des Speicherzellen-Arrays ist zwischen den entsprechenden Abgrenzungen von zwei benachbarten Bit-Leitungen angezeigt.
  • Die Bit-Leitungsverbindungen BC sind auf solch eine Art angeordnet, dass jede Bit-Leitung mit den Source/Drain-Übergängen gekoppelt ist, die den vier benachbarten Speicherzellen gemeinsam sind, die in einem Quadrat angeordnet sind. Entlang jeder der Spalten sind die Source/Drain-Übergänge, die von Bit-Leitungen kontaktiert sind, abwechselnd mit zwei benachbarten Bit-Leitungen gekoppelt. Jeder NAND-Strang in dem in 7 dargestellten Beispiel weist vier Speicherzellen auf, und alle NAND-Stränge gehören zu den gleichen Gruppen von Zeilen, die in diesem Beispiel alle vier Zeilen und vier Wortleitungen aufweisen. Die Enden der NAND-Stränge sind auch Enden der NAND-Stränge, die auf beiden Seiten in der gleichen Spalte folgen. Innerhalb der gleichen Gruppe von Zeilen bilden die NAND-Stränge eine Abfolge von NAND-Strängen, die durch ihre gemeinsamen Source/Drain-Übergänge, die durch die Bit-Leitungen gekoppelt sind, in Reihe gekoppelt sind. Dies ist in 8 durch die Schraffur einer Abfolge von NAND-Strängen auf der linken Seite hervorgehoben, wobei dies auch durch die Abfolge von Doppelpfeilen auf der rechten Seite angezeigt ist. Diese Abfolge von Doppelpfeilen entspricht der Anordnung von Speicherzellen, die auf einer geraden horizontalen Linie in 3 bis 5 dargestellt sind.
  • 9 ist eine Draufsicht gemäß 8 auf eine Ausführungsform gemäß dem Schaltungsschema der 6. Die Spalten von Speicherzellen sind in aktiven Bereichen AA angeordnet, in einem kleinen Winkel zu den geraden Bit-Leitungen BL, die quer zu den Wortleitungen WL angeordnet sind. Wenn man einer Spalte in 9 von oben nach unten folgt, koppeln die aufeinander folgenden Bit-Leitungs-Verbindungen BC die Source/Drain-Übergänge der zu der relevanten Spalte gehörenden Auswahl mit folgenden Bit-Leitungen, die in dem in 9 gezeigten Beispiel von links nach rechts aufeinander folgen.
  • 10 ist eine Draufsicht gemäß der in 8 gezeigten Struktur auf eine Ausführungsform gemäß dem Schaltungsschema der 7. In dieser Ausführungsform verlaufen die Bit-Leitungen BL im Zickzack im Wesentlichen entlang den Spalten. Die Bit-Leitungs-Verbindungen BC entlang einer einzelnen Bit-Leitung sind abwechselnd mit den Source/Drain-Übergängen von zwei benachbarten Spalten von Speicherzellen gekoppelt. Die Abfolge von NAND-Strängen, die in geraden horizontalen Linien in 6 dargestellt sind, ist wieder durch die Schraffierung hervorgehoben. Die Source/Drain-Übergänge an den Enden der NAND-Stränge dieser Abfolge der zweiten Ausführungsform überschneiden sich nicht, sind jedoch elektrisch durch die Bit-Leitungen gekoppelt. Dies kann an den Doppelpfeilen auf der rechten Seite erkannt werden. Die Doppelpfeile zeigen die Abfolge von NAND-Zellen, die entlang den Doppelpfeilen angeordnet sind, die vertikal geführt werden, und die durch Abschnitte der Bit-Leitungen gekoppelt sind, die durch die leicht gekippten Doppelpfeile angezeigt sind. Der Pitch p der Speicherzellenanordnung und der Pitch p' der Bit-Leitungen sind in 10 angezeigt, ebenso wie die Längs-Abmessung L der NAND-Stränge entlang den Säulen, einschließlich entsprechender Teile der Bit-Leitungs-Kontakte auf den Source/Drain-Übergängen an den Enden der NAND-Stränge.
  • 11 ist eine Draufsicht gemäß der in 8 dargestellten Struktur auf eine weitere Ausführungsform gemäß dem Schaltungsschema der 7. In dieser Ausführungsform sind die aktiven Bereiche AA, in welchen die Spalten von Speicherzellen angeordnet sind, im Zickzack angeordnet, während die Bit-Leitungen gerade sind. Die relative Anordnung der aktiven Bereiche AA, der Bit-Leitungen BL und der Bit-Leitungs-Verbindungen BC ist mit der Ausführungsform der 10 vergleichbar. Es ist auch möglich, dass sowohl die aktiven Bereiche als auch die Bit-Leitungen von der streng geraden Anordnung abweichen, damit es möglich ist, den benötigten Vorrichtungsbereich weiter zu minimieren, gemäß dem minimalen Pitch, der durch die Prozess-Technologie realisiert werden kann.
  • Die verschiedenen Widerstände der elektrischen Verbindungen mit den verschiedenen Speicherzellen führen zu einer größeren Verteilung der Schwellenspannungen der programmierten Speicherzellen. Dies kann entweder durch die Anzahl von Programmier-Impulsen kombiniert mit einem Verifizierungs-Ablauf kompensiert werden, was Betriebszeit verbraucht, oder durch lokale Anpassung der Programmier-Bedingungen. Letztere Möglichkeit wird im Einzelnen erläutert. Dieses Verfahren passt die Spannungen während des Schreib-Vorgangs an die Lokalisierung der geschriebenen Speicherzelle innerhalb des NAND-Strangs an.
  • 12 zeigt ein Schaltbild, das einen NAND-Strang zwischen den in 4 angezeigten Verbindungen A und B darstellt. Die Speicherzellen sind in der Richtung von Verbindung B zu Verbindung A durch die Zahlen 0, 1, 2, ..., n – 1, n nummeriert und durch ihre Widerstände R0, R1, R2, ..., Rn dargestellt. Wenn die linke Speicherstelle der Speicherzelle Nummer k mit dem Widerstand Rk programmiert werden soll, dann muss zum Beispiel die Schreibspannung Vw an den linken Source/Drain-Übergang der k-ten Speicherzelle angelegt werden, der auf der Seite der Verbindung A positioniert ist, und in einer Ausführungsform der Erfindung kann ein Schwebepotential an den rechten Source/Drain-Übergang der k-ten Speicherzelle angelegt werden, der sich auf der Seite der Verbindung B befindet. Das Schwebepotential an der Verbindung B kann als 0 V betrachtet werden, was die übliche Bit-Leitungs-Spannung ist, die an die Bit-Leitungen in den Intervallen zwischen den Schreib- und Lese-Vorgängen angelegt wird.
  • Wenn der Gate-Übergang der k-ten Speicherzelle auf ein negatives Potential gesetzt wird, in dem Beispiel auf –7 V, dann hat diese Speicherzelle einen hohen Widerstand Rk = RSchreib. Die anderen Speicherzellen dieses NAND-Strangs werden mittels der Hochspannung von typischerweise 5 V an ihren Gate-Übergängen offen geschaltet. Aus diesem Grund weisen alle anderen Widerstände R0, R1, R2, ..., Rk-1, Rk+1, Rn niedrige Werte auf, die als der gleiche Durchschnittswert genommen werden können, im Folgenden durch RDurchschnitt dargestellt. Die in 12 dargestellte Reihe von Widerständen funktioniert als Spannungsteiler zwischen den Verbindungen A und B. Um die gewünschte Schreibspannung Vw an der bezeichneten Position der zu programmierenden Speicherstelle zu haben, ist es erforderlich, eine höhere Spannung c1Vw an die Verbindung A anzulegen. Der Wert der Konstante c1 kann gemäß den Standardgesetzen elektrischer Schaltkreise berechnet werden.
  • 13 zeigt den Spiegel-NAND-Strang zwischen den Verbindungen A und C, wie in 4 angegeben. Die Spiegel-Speicherzellen sind in der Richtung von Verbindung C zu Verbindung A durch die Zahlen 0, 1, 2, ..., n – 1, n nummeriert, und durch ihre Widerstände R'0, R'1, R'2, ..., R'n dargestellt. Die Sperr-Spannung Vi muss auf die linke Seite der k-ten Spiegel-Speicherzelle angelegt werden, die in dem Schaltbild der 13 durch ihren Widerstand R'k = RSperr dargestellt ist. Die Widerstände R'0, R'1, R'k-1, R'k+1, ..., R'n der anderen Spiegel-Speicherzellen können als gleich RDurchschnitt angenommen werden. Die Konstante c2 kann auf eine Standard-Weise berechnet werden zum Finden der Spannung, die an die Verbindung C angelegt werden muss, wenn die Spannung c1Vw an die Verbindung A angelegt wird, und die k-te Speicherzelle der Spiegel-NAND-Zelle muss auf die Sperr-Spannung Vi gesetzt werden.
  • Die Berechnung erfolgt folgendermaßen. Wenn Ri den Widerstand der Speicherzelle Nummer i bezeichnet, gezählt von Verbindung B zu Verbindung A, i ganzzahlig und 0 ≤ i ≤ n, und R'i den Widerstand der Spiegel-Speicherzelle Nr. i auf der gegenüberliegenden Seite der Verbindung A bezeichnet, gezählt in der entgegengesetzten Richtung von Verbindung C zu Verbindung A, sei R = R0 + R1 + R2 + ... + Rk + ... + Rn – 2 + Rn – 1 + Rn, Ri; j = Ri + Ri + 1 + Ri + 2 + ... + Rj – 2 + Rj - 1 + Rj, R' = R'0 + R'1 + R'2 + ... + R'k + ... + R'n – 2 + R'n – 1 + R'n, und R'i; j = R'i + R'i + 1 + R'i + 2 + ... + R'j – 2 + R'j – 1 + R'j, wobei i und j ganze Zahlen sind und 0 ≤ i ≤ j ≤ n.
  • Wenn Zelle Nummer k, 0 ≤ k ≤ n, programmiert werden soll und Vw die Schreib-Spannung und Vi die Sperr-Spannung bezeichnet,
    c1 = R/R0;k und c2 = (R' – c0·R'0;k-1)/R'k;n mit c0 = c1·Vw/Vi.
  • Mit der Notation Rk = RSchreib, R'k = RSperr und der Annahme Ri = R'i = RDurchschnitt für i ≠ k, c1 = (RSchreib + n·RDurchschnitt)/RSchreib + k·RDurchschnitt)und c2 = (RSperr) + (n – c0·k)·RDurchschnitt)/RSperr + (n – k)·RDurchschnitt).
  • Diese Multi-Bit Speichervorrichtung gemäß einer beispielhaften Ausführungsform der Erfindung stellt eine Anordnung von Ladungsfänger-Flash-Speicherzellen in einem Virtuelle-Masse-NAND-Array in verschiedenen Architektur-Arten dar. Ein beispielhafter Betriebsmodus wird auf die Struktur und Gestaltung der Anordnung angewendet. Die folgenden Wirkungen resultieren aus diesen Merkmalen gemäß verschiedenen Ausführungsformen der Erfindung: die Kombination von Ladungsfänger-Flash-Speicherzellen in einem Virtuelle-Masse-NAND-Array ermöglicht eine hohe Speicherdichte; aufgrund der positiven Schwellenspannungen ist kein Auswähl-Transistor in den NAND-Strängen erforderlich, im Gegensatz zu herkömmlichen NAND-Arrays; und der niedrige Energieverbrauch aufgrund eines Betriebsmodus auf der Basis von Heißes-Loch-Injektion ermöglicht die Anwendung dieser Speichervorrichtung als Datenspeicher. Der Begriff "Multi-Bit"-Speicherzelle, wie er hier verwendet wird, soll zum Beispiel Speicherzellen mit einschließen, die eingerichtet sind zum Speichern einer Mehrzahl von Bits durch räumlich getrennte elektrische Ladungs-Speicher-Bereiche oder Strom-Leitfähigkeits-Bereiche, wodurch eine Mehrzahl von logischen Zuständen dargestellt wird.
  • In einer Ausführungsform der Erfindung können die Speicherzellen als "Mehrfach-Pegel"("Multi-Level")-Speicherzellen eingerichtet sein. Der Begriff "Mehrfach-Pegel"("Multi-Level")-Speicherzelle, wie er hier verwendet wird, soll beispielsweise Speicherzellen mit einschließen, die eingerichtet sind zum Speichern einer Mehrzahl von Bits durch das Aufweisen von unterscheidbaren Spannungen oder Stromstärken, abhängig von der Menge an elektrischer Ladung, die in der Speicherzelle gespeichert ist, oder von der Menge an elektrischem Strom, der durch die Speicherzelle fließt, wodurch eine Mehrzahl von logischen Zuständen repräsentiert wird.
  • Besondere Ausführungsformen einer Virtuelle-Masse-NAND-Speichervorrichtung der vorliegenden Erfindung sind weiter beschrieben.
  • In einer ersten Ausführungsform weist die Speichervorrichtung ein Array von Speicherzellen auf, die in Zeilen und Spalten angeordnet sind, wobei die Zeilen in Gruppen dieser Zeilen angeordnet sind, wobei jede der Speicherzellen einen Gate-Übergang, zwei gegenüberliegende Source/Drain-Übergänge und zum Beispiel zwei getrennte Speicherstellen aufweist, wobei eine der Speicherstellen nahe bei einem der Source/Drain-Übergänge angeordnet ist und die andere der Speicherstellen nahe dem gegenüberliegenden der Source/Drain-Übergänge angeordnet ist. Die Speicherzellen der Spalten sind durch Source/Drain-Übergänge in Reihe gekoppelt, und eine Auswahl dieser Source/Drain-Übergänge ist durch Source/Drain-Übergänge gebildet, die Speicherzellen von zwei benachbarten der Gruppen von Zeilen gemeinsam sind. Das Array weist ferner eine Mehrzahl von Bit-Leitungen auf, die teilweise parallel in einem Abstand voneinander entlang der Strang-Richtung angeordnet sind. Zusätzlich ist die Auswahl von Source/Drain- Übergängen entlang jedem der Stränge abwechselnd mit einer der Bit-Leitungen und einer benachbarten der Bit-Leitungen gekoppelt. Auf diese Weise wird eine Mehrzahl von in Reihe gekoppelten NAND-Strängen von Speicherzellen (das heißt Zellen-Strängen zwischen benachbarten BC-Bit-Leitungs-Kontaktpunkten) gebildet, wobei jeder der NAND-Stränge entlang einzelnen Strängen und aus der gleichen Gruppe von Zeilen zwischen der Auswahl von Source/Drain-Übergängen des NAND-Strangs gebildet ist. Innerhalb des Speicher-Arrays ist jede der Wortleitungen mit den Gate-Übergängen der Speicherzellen von einer der Zeilen gekoppelt.
  • In einer weiteren Verbesserung der ersten Ausführungsform sind die Bit-Leitungen entlang den Strängen im Zickzack angeordnet und jede Bit-Leitung ist abwechselnd mit Source/Drain-Übergängen von Speicherzellen von einem von zwei benachbarten Strängen gekoppelt. In einer weiteren Verbesserung der ersten Ausführungsform weist jede der Gruppen von Zeilen die gleiche Anzahl von Zeilen auf.
  • In einer weiteren Verbesserung kann die erste Ausführungsform auch einen elektronischen Schaltkreis aufweisen, der vorgesehen ist für ein Anlegen von Spannungen an den Gate-Übergang und die Source/Drain-Übergänge von Speicherzellen bei Lese-Vorgängen Schreib-Vorgängen und Lösch-Vorgängen, wobei der elektronische Schaltkreis eingerichtet ist, um eine Schreib-Spannung an irgendeine der Bit-Leitungen und eine Sperr-Spannung an eine benachbarte Bit-Leitung anzulegen, wobei die Sperr-Spannung geeignet ist zum Sperren eines Schreib-Vorgangs an den Speicherzellen, die zu NAND-Strängen gehören, die mit der jeweiligen benachbarten Bit-Leitung gekoppelt sind. Optionale Zugaben zu dieser Verbesserung schließen Auswähl-Transistoren mit ein, die als ein Schalter in jeder Bit-Leitung vorgesehen sind, sowie zwei globale Bit-Leitungen, wodurch jede zweite Bit-Leitung in Folge mit der ersten der globalen Bit-Leitungen mittels der Auswähl-Transistoren gekoppelt ist, und die anderen Bit-Leitungen mit der zweiten der globalen Bit-Leitungen mittels der Auswähl-Transistoren gekoppelt sind.
  • In einer Ausführungsform der Erfindung können die Auswähl-Gates in einem jeweiligen Strang angeordnet sein.
  • Eine zweite Ausführungsform der Virtuelle-Masse-NAND-Speichervorrichtung weist ein Array von Speicherzellen auf, die in Zeilen und Spalten angeordnet sind, wobei die Zeilen in Gruppen der Zeilen angeordnet sind. Jede der Speicherzellen weist einen Gate-Übergang, zwei gegenüberliegende Source/Drain-Übergänge und zwei getrennte Speicherstellen auf, wobei eine der Speicherstellen nahe bei einem der Source/Drain-Übergänge angeordnet ist und die andere der Speicherstellen nahe bei dem gegenüberliegenden der Source/Drain-Übergänge angeordnet ist. Die Speicherzellen der Spalten sind durch die Source/Drain-Übergänge in Reihe gekoppelt, und eine Auswahl der Source/Drain-Übergänge ist durch Source/Drain-Übergänge gebildet, die Speicherzellen von zwei benachbarten der Gruppen von Zeilen gemeinsam sind. Bit-Leitungen sind parallel in einem Abstand voneinander in einem Winkel zu den Spalten angeordnet, und entlang jeder der Spalten ist die Auswahl von Source/Drain-Übergängen in Reihe mit aufeinander folgenden der Bit-Leitungen gekoppelt, wodurch NAND-Stränge von Speicherzellen der gleichen Spalte und der gleichen Gruppe von Zeilen zwischen aufeinander folgenden aus der Auswahl von Source/Drain-Übergängen gebildet werden. Das Array weist ferner Wortleitungen auf, die die Gate-Übergänge der Speicherzellen von einer der Zeilen koppeln
  • In einer Verbesserung der zweiten Ausführungsform weist jede der Gruppen von Zeilen die gleiche Anzahl von Zeilen auf. In einer weiteren Verbesserung weist das Array ferner einen elektronischen Schaltkreis auf, der vorgesehen ist für ein Anlegen von Spannungen an den Gate-Übergang und die Source/Drain-Übergänge von Speicherzellen bei Lese-Vorgängen, Schreib-Vorgängen und Lösch-Vorgängen, wodurch der elektronische Schaltkreis eingerichtet ist, um eine Schreib-Spannung an eine der Bit-Leitungen und eine Sperr-Spannung an eine benachbarte Bit-Leitung anzulegen, wobei die Sperr-Spannung geeignet ist, einen Schreib-Vorgang an den Speicherzellen zu sperren, die zu NAND-Strängen gehören, die mit der benachbarten Bit-Leitung gekoppelt sind. Ferner kann das Array Auswähl-Transistoren als einen Schalter in jeder Bit-Leitung und zwei globale Bit-Leitungen aufweisen, wodurch jede zweite Bit-Leitung in Folge mit der ersten der globalen Bit-Leitungen mittels der Auswähl-Transistoren gekoppelt ist und die anderen Bit-Leitungen mit der zweiten der globalen Bit-Leitungen mittels der Auswähl-Transistoren gekoppelt sind.
  • In einer dritten Ausführungsform weist das Array eine erste Gruppe von Speicherzellen auf, wobei jede Speicherzelle einen ersten Source/Drain-Bereich, einen zweiten Source/Drain-Bereich und ein Gate aufweist, wobei die Speicherzellen der ersten Gruppe in Reihe gekoppelt sind, so dass der erste Source/Drain einer Zelle mit dem zweiten Source/Drain-Bereich einer benachbarten Zelle gekoppelt ist. Das Array weist ferner eine zweite Gruppe von Speicherzellen auf, wobei jede Speicherzelle einen ersten Source/Drain-Bereich, einen zweiten Source/Drain-Bereich und ein Gate aufweist, wobei die Speicherzellen der zweiten Gruppe in Reihe gekoppelt sind, so dass der erste Source/Drain-Bereich einer Zelle mit dem zweiten Source/Drain-Bereich einer benachbarten Zelle gekoppelt ist. Eine dritte Gruppe von Speicherzellen ist in dem Array enthalten, wobei jede Speicherzelle einen ersten Source/Drain-Bereich, einen zweiten Source/Drain-Bereich und ein Gate aufweist, wobei die Speicherzellen der dritten Gruppe in Reihe gekoppelt sind, so dass der erste Source/Drain-Bereich einer Zelle mit dem zweiten Source/Drain-Bereich einer benachbarten Zelle gekoppelt ist. Das Array weist ferner eine vierte Gruppe von Speicherzellen auf, wobei jede Speicherzelle einen ersten Source/Drain-Bereich, einen zweiten Source/Drain-Bereich und ein Gate aufweist, wobei die Speicherzellen der vierten Gruppe in Reihe gekoppelt sind, so dass der erste Source/Drain einer Zelle mit dem zweiten Source/Drain-Bereich einer benachbarten Zelle gekoppelt ist.
  • Die dritte Ausführungsform des Arrays weist ferner eine erste globale Bit-Leitung auf, die mit dem ersten Source/Drain-Bereich einer Speicherzelle in der ersten Gruppe, mit dem zweiten Source/Drain-Bereich einer Speicherzelle in der zweiten Gruppe, mit dem ersten Source/Drain-Bereich einer Speicherzelle in der dritten Gruppe, und mit dem zweiten Source/Drain-Bereich einer Speicherzelle in der vierten Gruppe gekoppelt ist. Das Array weist ferner eine zweite globale Bit-Leitung auf, die durch einen ersten Auswähl-Transistor mit dem zweiten Source/Drain-Bereich einer zweiten Speicherzelle in der ersten Gruppe und mit dem ersten Source/Drain-Bereich einer zweiten Speicherzelle in der zweiten Gruppe gekoppelt ist, wobei die zweite globale Bit-Leitung durch einen zweiten Auswähl-Transistor mit dem zweiten Source/Drain-Bereich einer zweiten Speicherzelle in der dritten Gruppe und mit dem ersten Source/Drain-Bereich einer zweiten Speicherzelle in der vierten Gruppe gekoppelt ist. Das Array weist ferner eine erste Gruppe von Wortleitungen auf, wobei jede Wortleitung in der ersten Gruppe mit dem Gate einer Speicherzelle in der ersten Gruppe von Speicherzellen und mit dem Gate einer Speicherzelle in der dritten Gruppe von Speicherzellen gekoppelt ist. Das Array weist ferner eine zweite Gruppe von Wortleitungen auf, wobei jede Wortleitung in der zweiten Gruppe mit dem Gate einer Speicherzelle in der zweiten Gruppe von Speicherzellen und mit dem Gate einer Speicherzelle in der vierten Gruppe von Speicherzellen gekoppelt ist.
  • In einer Verbesserung des Arrays gemäß der dritten Ausführungsform weist jede der Speicherzellen zwei getrennte Speicherstellen auf, wobei eine der Speicherstellen nahe dem ersten Source/Drain-Bereich angeordnet ist und die zweite der Speicherstellen nahe dem zweiten Source/Drain-Bereich angeordnet ist. In einer weiteren Verbesserung weist jede der Speicherzellen eine Ladungsfänger-Schicht auf.
  • In einer weiteren Verbesserung weist das Array gemäß der dritten Ausführungsform Lösch-Schaltkreise auf, die eingerichtet sind, um zu bewirken, dass zumindest eine ausgewählte Speicherzelle der Speicherzellen durch Fowler-Nordheim-Tunneln von Elektronen von der ausgewählten mindestens einen Speicherzelle der Speicherzellen gelöscht wird. In einer weiteren Verbesserung verursachen die Lösch-Schaltkreise, dass jede der Wortleitungen in der ersten Gruppe von Wortleitungen auf eine hohe Spannung gesetzt wird, und verursachen ferner, dass die erste globale Bit-Leitung und die zweite globale Bit-Leitung mit einer niedrigen Spannung versorgt werden. In einer weiteren Verbesserung beträgt die hohe Spannung ungefähr 15 V, wobei die niedrige Spannung ungefähr 0 V beträgt. Die dritte Ausführungsform des Arrays kann ferner Schreib-Schaltkreise aufweisen, die eingerichtet sind, um zu verursachen, dass eine ausgewählte der Speicherzellen durch Heißes-Loch-Injektion beschrieben wird. In solch einer Ausführungsform weist die ausgewählte Speicherzelle der Speicherzellen eine Speicherzelle in der vierten Gruppe von Speicherzellen auf, die erste globale Bit-Leitung wird auf eine Schreibspannung gesetzt, die zweite globale Bit-Leitung wird auf eine niedrige Spannung gesetzt, der erste Auswähl-Transistor wird deaktiviert, der zweite Auswähl-Transistor wird aktiviert, die Wortleitung in der zweiten Gruppe von Wortleitungen, die mit dem Gate der ausgewählten einen der Speicherzellen gekoppelt ist, wird auf eine negative Spannung gesetzt, die niedriger als die niedrige Spannung ist, die an der zweiten globalen Bit-Leitung bereitgestellt wird, und jede der anderen Wortleitungen in der in der zweiten Gruppe von Wortleitungen wird auf eine Spannung gesetzt, die höher ist, als die niedrige Spannung, die an der zweiten globalen Bit-Leitung vorgesehen ist. In einer weiteren Verbesserung beträgt die Schreibspannung ungefähr 4 V, die niedrige Spannung beträgt ungefähr 0 V und die negative Spannung beträgt ungefähr –7 V.
  • In einer anderen Ausführungsform der Erfindung ist eine Speicherzellenanordnung vorgesehen, aufweisend: eine erste Bit-Leitung, eine zweite Bit-Leitung, eine dritte Bit-Leitung, einen ersten NAND-Speicherzellen-Strang, der eine Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Speicherzellen aufweist, einen zweiten NAND-Speicherzellen-Strang, der eine Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Speicherzellen aufweist, wobei die erste Bit-Leitung mit einem Source/Drain-Bereich einer ersten nichtflüchtigen Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Speicherzellen des ersten NAND-Strangs gekoppelt ist, die zweite Bit-Leitung mit einem Source/Drain-Bereich einer ersten nichtflüchtigen Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Speicherzellen des zweiten NAND-Strangs gekoppelt ist, und die dritte Bit-Leitung mit einem Source/Drain-Bereich einer letzten nichtflüchtigen Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Speicherzellen des ersten NAND-Strangs und mit einem Source/Drain-Bereich einer letzten nichtflüchtigen Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Speicherzellen des zweiten NAND-Strangs gekoppelt ist.
  • Die nichtflüchtigen Speicherzellen können Ladungs-Speicherungs-Speicherzellen sein, zum Beispiel Ladungsfänger-Speicherzellen, zum Beispiel Multi-Bit-Nichtflüchtige-Speicherzellen, wobei die Multi-Bit-Nichtflüchtige-Speicherzellen mindestens zwei getrennte Ladungs-Speicherstellen aufweisen können.
  • Ferner kann eine Mehrzahl von Wortleitungen vorgesehen sein, wobei jede Wortleitung mit einem Steuerbereich von mindestens einer nichtflüchtigen Speicherzelle gekoppelt ist, der den Leitungs-Zustand der mindestens einen nichtflüchtigen Speicherzelle steuert.
  • Jede Wortleitung kann mit einem Steuerbereich einer nichtflüchtigen Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Speicherzellen des ersten NAND-Strangs und mit einem Steuerbereich einer nichtflüchtigen Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Speicherzellen des zweiten NAND-Strangs gekoppelt sein.
  • In einer Ausführungsform der Erfindung weist die Speicherzellenanordnung ferner auf: einen dritten NAND-Speicherzellen-Strang, der eine Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Speicherzellen aufweist, einen vierten NAND-Speicherzellen-Strang, der eine Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Speicherzellen aufweist, wobei die erste Bit-Leitung mit einem Source/Drain-Bereich einer ersten nichtflüchtigen Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Speicherzellen des dritten NAND-Strangs gekoppelt ist, und die zweite Bit-Leitung mit einem Source/Drain-Bereich einer ersten nichtflüchtigen Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Speicherzellen des vierten NAND-Strangs gekoppelt ist. Die dritte Bit-Leitung ist mit einem Source/Drain-Bereich einer letzten nichtflüchtigen Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Speicherzellen des dritten NAND-Strangs und mit einem Source/Drain-Bereich einer letzten nichtflüchtigen Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Speicherzellen des vierten NAND-Strangs gekoppelt.
  • In einer Ausführungsform der Erfindung weisen die nichtflüchtigen Speicherzellen aktive Bereiche auf, die die Source/Drain-Bereiche aufweisen, und die aktiven Bereiche weisen eine Zickzack-Struktur auf.
  • In einer weiteren Ausführungsform der Erfindung weisen die erste Bit-Leitung, die zweite Bit-Leitung und die dritte Bit-Leitung eine Zickzack-Struktur auf.
  • Ferner kann ein elektronischer Schaltkreis vorgesehen sein, der den Wortleitungen und den Bit-Leitungen bei Lese-Vorgängen, Schreib-Vorgängen und Lösch-Vorgängen Spannung bereitstellt.
  • Der elektronische Schaltkreis kann so eingerichtet sein, dass er eine Schreib-Spannung an die dritte Bit-Leitung und eine Sperr-Spannung an die erste Bit-Leitung anlegt, wodurch ein Schreib-Vorgang an den nichtflüchtigen Speicherzellen der Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Speicherzellen des ersten NAND-Strangs gesperrt wird, oder dass er eine Schreib-Spannung an die dritte Bit-Leitung und eine Sperr-Spannung an die erste Bit-Leitung anlegt, wodurch ein Schreib-Vorgang an den nichtflüchtigen Speicherzellen der Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Speicherzellen des zweiten NAND-Strangs gesperrt wird.
  • Der elektronische Schaltkreis kann ferner so eingerichtet sein, dass er Schreibspannungen an die Bit-Leitungen und die Wortleitungen anlegt, um eine nichtflüchtige Speicherzelle mittels Heißes-Loch-Injektion zu beschreiben.
  • Der elektronische Schaltkreis kann so eingerichtet sein, dass er Lösch-Spannungen an die Bit-Leitungen und die Wortleitungen anlegt, um die nichtflüchtige Speicherzelle mittels Fowler-Nordheim-Tunnelns zu löschen.
  • Der elektronische Schaltkreis kann so eingerichtet sein, dass er Lesespannungen an die Bit-Leitungen und die Wortleitungen anlegt, um den Inhalt einer nichtflüchtigen Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Speicherzellen des ersten NAND-Strangs durch Detektieren eines Stromflusses durch die Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Speicherzellen des ersten NAND-Strangs zu lesen; oder dass er Lese-Spannungen an die Bit-Leitungen und die Wortleitungen anlegt, um den Inhalt einer nichtflüchtigen Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Speicherzellen des zweiten NAND-Strangs durch Detektieren eines Stromflusses durch die Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Speicherzellen des zweiten NAND-Strangs zu lesen.
  • Jede Bit-Leitung kann einen Auswähl-Transistor aufweisen, der die jeweilige Bit-Leitung einzeln auswählt.
  • In einer beispielhaften Ausführungsform der Erfindung wird eine erste globale Bit-Leitung bereitgestellt, die mit der ersten Bit-Leitung und der zweiten Bit-Leitung über die Auswähl-Transistoren der ersten Bit-Leitung beziehungsweise der zweiten Bit-Leitung gekoppelt ist. Ferner ist eine zweite globale Bit-Leitung vorgesehen, die mit der dritten Bit-Leitung über einen Auswähl-Transistor der dritten Bit-Leitung gekoppelt ist.
  • In einer weiteren Ausführungsform der Erfindung ist ein Verfahren zum Schreiben einer Speicherzelle einer Speicherzellenanordnung vorgesehen. Gemäß dem Verfahren werden Spannungen an Bit-Leitungen und Wortleitungen der Speicherzellenanordnung angelegt, die aufweist: eine erste Bit-Leitung, eine zweite Bit-Leitung, eine dritte Bit-Leitung, einen ersten NAND-Speicherzellen-Strang, der eine Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Speicherzellen aufweist, einen zweiten NAND-Speicherzellen-Strang, der eine Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Speicherzellen aufweist, wobei die erste Bit-Leitung mit einem Source/Drain-Bereich einer ersten nichtflüchtigen Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Speicherzellen des ersten NAND-Strangs gekoppelt ist, die zweite Bit-Leitung mit einem Source/Drain-Bereich einer ersten nichtflüchtigen Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Speicherzellen des zweiten NAND-Strangs gekoppelt ist, die dritte Bit-Leitung mit einem Source/Drain-Bereich einer letzten nichtflüchtigen Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Speicherzellen des ersten NAND-Strangs und mit einem Source/Drain-Bereich einer letzten nichtflüchtigen Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Speicherzellen des zweiten NAND-Strangs gekoppelt ist, und eine Mehrzahl von Wortleitungen, wobei jede Wortleitungen mit einem Steuerbereich von mindestens einer nichtflüchtigen Speicherzelle gekoppelt ist, der den Leitungs-Zustand der mindestens einen nichtflüchtigen Speicherzelle steuert. Eine Schreibspannung wird an die dritte Bit-Leitung und eine Sperr-Spannung wird and die erste Bit-Leitung angelegt, wodurch ein Schreib-Vorgang an den nichtflüchtigen Speicherzellen der Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Speicherzellen des ersten NAND-Strangs gesperrt wird, oder eine Schreibspannung wird an die dritte Bit-Leitung und eine Sperr-Spannung wird an die erste Bit-Leitung angelegt, wodurch ein Schreib-Vorgang an den nichtflüchtigen Speicherzellen der Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Speicherzellen des zweiten NAND-Strangs gesperrt wird.
  • Die Spannungen an den Bit-Leitungen und den Wortleitungen können angelegt werden, um mittels Heißes-Loch-Injektion auf eine nichtflüchtige Speicherzelle zu schreiben.
  • Gemäß einer weiteren Ausführungsform der Erfindung ist ein Verfahren zum Löschen von Speicherzellen einer Speicherzellenanordnung vorgesehen, wobei Spannungen an Bit-Leitungen und Wortleitungen der Speicherzellenanordnung angelegt werden, die aufweist: eine erste Bit-Leitung, eine zweite Bit-Leitung, eine dritte Bit-Leitung, einen ersten NAND-Speicherzellen-Strang, der eine Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Speicherzellen aufweist, einen zweiten NAND-Speicherzellen-Strang, der eine Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Speicherzellen aufweist, wobei die erste Bit-Leitung mit einem Source/Drain-Bereich einer ersten nichtflüchtigen Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Speicherzellen des ersten NAND-Strangs gekoppelt ist, die zweite Bit-Leitung mit einem Source/Drain-Bereich einer ersten nichtflüchtigen Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Speicherzellen des zweiten NAND-Strangs gekoppelt ist, die dritte Bit-Leitung mit einem Source/Drain-Bereich einer letzten nichtflüchtigen Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Speicherzellen des ersten NAND-Strangs und mit einem Source/Drain-Bereich einer letzten nichtflüchtigen Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Speicherzellen des zweiten NAND-Strangs gekoppelt ist, und eine Mehrzahl von Wortleitungen, wobei jede Wortleitung mit einem Steuerbereich von mindestens einer Speicherzelle gekoppelt ist, der den Leitungs-Zustand von der mindestens einen nichtflüchtigen Speicherzelle steuert. Lösch-Spannungen werden an die Bit-Leitungen und die Wortleitungen angelegt, um die nichtflüchtigen Speicherzellen mittels Fowler-Nordheim-Tunnelns zu löschen.
  • Gemäß einer anderen Ausführungsform der Erfindung wird ein Verfahren zum Lesen des Inhaltes einer Speicherzelle einer Speicherzellenanordnung bereitgestellt, wobei Spannungen an Bit-Leitungen und Wortleitungen der Speicherzellenanordnung angelegt werden, die aufweist: eine erste Bit-Leitung, eine zweite Bit-Leitung, eine dritte Bit-Leitung, einen ersten NAND-Speicherzellen-Strang, der eine Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Speicherzellen aufweist, einen zweiten NAND-Speicherzellen-Strang, der eine Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Speicherzellen aufweist, wobei die erste Bit- Leitung mit einem Source/Drain-Bereich einer ersten nichtflüchtigen Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Speicherzellen des ersten NAND-Strangs gekoppelt ist, die zweite Bit-Leitung mit einem Source/Drain-Bereich einer ersten nichtflüchtigen Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Speicherzellen des zweiten NAND-Strangs gekoppelt ist, die dritte Bit-Leitung mit einem Source/Drain-Bereich einer letzten nichtflüchtigen Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Speicherzellen des ersten NAND-Strangs und mit einem Source/Drain-Bereich einer letzten nichtflüchtigen Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Speicherzellen des zweiten NAND-Strangs gekoppelt ist, und eine Mehrzahl von Wortleitungen, wobei jede Wortleitung mit einem Steuerbereich von mindestens einer nichtflüchtigen Speicherzelle gekoppelt ist, der den Leitungs-Zustand der mindestens einen nichtflüchtigen Speicherzelle steuert. Lesespannungen werden an die Bit-Leitungen und die Wortleitungen angelegt, um den Inhalt einer nichtflüchtigen Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Speicherzellen des ersten NAND-Strangs durch Detektieren eines Stromflusses durch die Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Speicherzellen des ersten NAND-Strangs zu lesen. In einer anderen Ausführungsform der Erfindung werden Lesespannungen an die Bit-Leitungen und die Wortleitungen angelegt, um den Inhalt einer nichtflüchtigen Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Speicherzellen des zweiten NAND-Strangs durch Detektieren eines Stromflusses durch die Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Speicherzellen des zweiten NAND-Strangs zu lesen.
  • In einer Ausführungsform der Erfindung sind die Speicherzellen Vertiefter-Kanal-Speicherzellen, wie weiter unten im Einzelnen erläutert wird.
  • 14A stellt eine erste Ausführungsform einer Vertiefter-Kanal-Speicherzelle 1400 zur Verwendung mit der Speichervorrichtung gemäß der vorliegenden Erfindung dar. Die Ansicht stellt eine Querschnitts-Ansicht der Zelle 1400 dar, die aus ersten und zweiten Source/Drain-Übergängen (auch als Source/Drain-Bereiche bezeichnet) 1410 und 1420 und einem Bereich 1430 gebildet ist, der zum Teil in einer eingesetzten Wanne 1440 eines Bulk-Halbleiter-Substrats gebildet ist. In einer besonderen Ausführungsform weist die Speicherzelle eine n-Kanal-Vorrichtung auf, in welchem Fall der erste Source/Drain-Übergang 1410 und der zweite Source/Drain-Übergang 1420 implantierte n-Typ-Übergänge sind, die sich zum Beispiel 30 nm bis 40 nm unter die Oberfläche des Bulk-Substrats erstrecken. Selbstverständlich kann die Speicherzelle 1400 aus einer p-Kanal-Vorrichtung bestehen, in welchem Fall der erste Source/Drain-Übergang 1410 und der zweite Source/Drain-Übergang 1420 implantierte p-Typ-Übergänge sind. In einer besonderen Ausführungsform der Erfindung werden der erste Source/Drain-Übergang 1410 und der zweite Source/Drain-Übergang 1420 nach dem Bilden des Gate-Übergangs implantiert. Ein Beispiel dieses Prozesses ist weiter unten beschrieben.
  • Der Bereich 1430 der Speicherzelle weist einen aktiven Bereich 1431 auf, der in dem implantierten Wannenbereich 1440 zwischen dem ersten und zweiten Source/Drain-Übergang 1410 und 1420 angeordnet ist. Der aktive Bereich 1431 weist einen vertieften Kanal auf, der in Antwort auf eine geeignete Spannungs-Anlegung an eine Gate-Kontakt-Schicht 1439 (die an späterer Stelle ausführlich beschrieben wird) und an den ersten und zweiten Source/Drain-Übergang 1410 und 1420 elektrisch leitfähig gemacht wird. Ferner weist der Bereich 1430 eine erste dielektrische Schicht 1434, eine Ladungsfänger-Schicht 1436a und 1436b, eine zweite dielektrische Schicht 1438 und eine Gate-Kontakt-Schicht 1439 auf. Der aktive Bereich 1431 weist optional ein Anreicherungs-Implantat, wie zum Beispiel ein HALO-Implantat auf, um die Kanal-Dotier-Konzentration anzureichern. Beispielsweise können die Endabschnitte des aktiven Bereichs 1431, die benachbart zu dem ersten Source/Drain-Übergang 1410 und dem zweiten Source/Drain-Übergang 1420 einer n-Kanal-Vorrichtung sind, ein HALO-Implantat aufweisen, das eine p-Typ-Dotierung aufweist, die etwas höher ist als die der P-Wanne im Wannenbereich 1440. Ähnlich kann ein n-Typ HALO-Implantat an dem Endabschnitt des aktiven Bereichs 1431 angewendet werden, der benachbart zu dem ersten Source/Drain-Übergang 1410 und dem zweiten Source/Drain-Übergang 1420 einer p-Kanal-Vorrichtung ist, wobei der implantierte HALO eine leicht höhere Dotier-Konzentration aufweist als die n-Wanne des Wannenbereichs 1440 im aktiven Bereich 1431. Zusätzlich kann die erste Wanne der Speichervorrichtung (zum Beispiel eine p-Wanne) in einer zweiten Wanne (zum Beispiel einer n-Wanne) ausgebildet sein, wodurch eine in der Technik an sich bekannte Dreifach-Wannen-Struktur gebildet wird, wenn ein p-Substrat verwendet wird.
  • In der dargestellten beispielgebenden Ausführungsform erstreckt sich der aktive Bereich 1431 (in einer vertikalen Richtung gesehen) unter dem ersten Source/Drain-Übergang 1410 und dem zweiten Source/Drain-Übergang 1420 und ist in einer gerundeten Geometrie ausgebildet. Die gerundete aktive Bereichsgeometrie stellt eine tatsächliche Gate-Länge bereit, die länger ist als die gerade Leitungs-Länge (horizontale Abmessungen) zwischen dem ersten Source/Drain-Übergang 1410 und dem zweiten Source/Drain-Übergang 1420, wodurch ein herkömmlicher Gate-Längen-Kanal (der aufgrund von relativ hohen Betriebsspannungen oder um die Ziel-Zellen-Lebensdauer zu erreichen erforderlich sein kann) in einer kleineren lateralen Basisfläche (Footprint) bereitgestellt wird. Der Grad bis zu welchem eine Basisfläche verkleinert wird, wird durch den Radius des aktiven Bereichs 1431 bestimmt. Insbesondere wenn der aktive Bereich 1431 so geformt ist, dass ein Radius R gebildet wird, der halb so groß wie der Abstand zwischen dem ersten und dem zweiten Source/Drain-Übergang 1410 und 1420 ist, bildet der aktive Bereich 1431 einen Halbkreis zwischen dem ersten Source/Drain-Übergang 1410 und dem zweiten Source/Drain-Übergang 1420, und die laterale Basisfläche wird um 2/π kürzer, oder um ungefähr 64% der tatsächlichen Länge des aktiven Bereichs 1431. Größere Radien können ebenfalls verwendet werden, mit einer entsprechend kleineren Differenz zwischen der lateralen Basisfläche und der effektiven Länge des aktiven Bereichs 1431.
  • Der Bereich 1430 weist ferner eine Ladungsfänger-Schicht 1436a, 1436b auf, die mit dem aktiven Bereich 1431 über eine erste dielektrische Schicht 1434 gekoppelt ist. Die erste dielektrische Schicht 1434 ist eine Oxid-Schicht, zum Beispiel eine Silizium-Oxid-Schicht, die thermisch zu einer Dicke (dargestellte vertikale Abmessungen) von 2 nm bis 6 nm, in einer beispielhaften Ausführungsform zum Beispiel zu 3 nm bis 4 nm gewachsen ist. Andere Materialien und Abmessungen können in alternativen Ausführungsformen zur Anwendung kommen.
  • Die Ladungsfänger-Schicht 1436a, 1436b kann aus einem einzelnen Speicherabschnitt bestehen, der mit dem aktiven Bereich 1431 (über die erste dielektrische Schicht 1434) gekoppelt ist, oder aus mehreren Speicherabschnitten 1436a und 1436b, die jeweils, wie dargestellt, mit dem aktiven Bereich 1431 gekoppelt sind. In jedem Beispiel kann die Ladungsfänger-Schicht 1436a, 1436b aus einer mit einer Dicke von zwischen 3 nm bis 8 nm, zum Beispiel 4 nm bis 6 nm (zum Beispiel durch ein LPCVD-Verfahren [Low Pressure Chemical Vapor Deposition, chemische Niederdruck-Gasphasenabscheidung]) abgeschiedenen Schicht aus Silizium-Nitrid bestehen. Mehrere Speicherabschnitte werden, wenn sie verwendet werden, um eine vordefinierte Entfernung entlang der Grabenform, zum Beispiel um 15 nm bis 30 nm getrennt. Die erste dielektrische Schicht 1434 ist gerundet, um allgemein dem gerundeten Umriss des aktiven Bereichs 1431 zu folgen, wodurch ein Anschluss-Pfad zwischen der Ladungsfänger-Schicht 1436a, 1436b und dem aktiven Bereich 1431 bereitgestellt wird.
  • In einer weiteren besonderen Ausführungsform ist die Ladungsfänger-Schicht 1436a, 1436b von einer benachbart angeordneten Flache-Graben-Isolation (STI, Shallow Trench Isolation) entfernt (das heißt nicht in Kontakt mit dieser). Diese Anordnung stellt eine größere Isolierung im Vergleich zu einer anderen Ausführungsform der Speicherzelle 1400 dar, in welcher die Ladungsfänger-Schicht 1436a, 1436b in Kontakt mit der STI ist. Diese Merkmale werden nachfolgend weiter beschrieben.
  • Der Bereich 1430 weist ferner eine Gate-Kontakt-Schicht 1439 auf, die mit der Ladungsfänger-Schicht 1436a, 1436b über eine zweite dielektrische Schicht 1438 gekoppelt ist. Die zweite dielektrische Schicht 1438 kann ein Hochtemperatur-Oxid (HTO, High Temperature Oxide) sein, das eine Dicke von 4 nm bis 15 nm, zum Beispiel 6 nm bis 10 nm aufweist, und kann mittels einer Kombination von thermischem Wachstum und einem chemischen Gasphasenabscheidungs-Prozess (CVD, Chemical Vapor Deposition) gebildet werden, um die Schicht-Dicke genau zu steuern. Andere Materialien und Abmessungen können in alternativen Ausführungsformen verwendet werden. In der gezeigten veranschaulichten Ausführungsform ist die zweite dielektrische Schicht 1438 so gebildet, dass sie dem Umriss der Ladungs-Speicher-Schicht 1436 folgt.
  • Die Gate-Kontakt-Schicht 1439 wird über der zweiten dielektrischen Schicht 1438 zumindest in den Bereichen benachbart zu der Ladungsfänger-Schicht 1436a, 1436b abgeschieden, wobei die Abscheidung in einer Ausführungsform in einer Weise im Allgemeinen konform mit der zweiten dielektrischen Schicht 1438 ist. Die Gate-Kontakt-Schicht 1439 kann aus einer Vielfalt von Materialien gebildet sein, wie zum Beispiel Poly-Si, Ge, Ge-Si-Gemischen, TiN, TaN und ähnlichen Materialien, die bei dem besonderen verwendeten Herstellungsprozess verfügbar sind.
  • Ein Abschnitt einer Wortleitung 1460 wird über der Gate-Kontakt-Schicht 1439 in dem vertieften Kanal 1442 abgeschieden, wodurch die Bildung des Gate-Übergangs abgeschlossen ist. Die Wortleitung 1460 kann aus einer Vielzahl von Materialien gebildet sein, zum Beispiel aus Co, Ti, Poly-Si oder anderen leitfähigen Materialien, die bei dem besonderen verwendeten Herstellungsprozess verfügbar sind. Ferner kann ein Salizidierungs-Prozess verwendet werden, um die Leitfähigkeit der Wortleitung in besonderen Ausführungsformen noch weiter zu verbessern.
  • Wie zu erkennen ist, ist die Wortleitung 1460 in einer selbstjustierenden Weise mit der Gate-Kontakt-Schicht 1439 der Speicherzelle und dem Bereich 1430 gebildet. Eine Implantierung der Source/Drain-Übergänge 1410 und 1420 kann auf eine selbstjustierende Weise mit der Gate-Kontakt-Schicht 1439 und dem Bereich 1430 erfolgen, wenn die Source/Drain-Implantierung nach der Ausbildung der Gate-Kontakt-Schicht 1439 erfolgt. Ein Beispiel für diesen Prozess wird nachfolgend weiter veranschaulicht.
  • 14B stellt ein beispielhaftes Verfahren zum Herstellen der Speicherzelle 1400 der 14A gemäß der vorliegenden Erfindung in einem Ablaufdiagram 1470 dar.
  • Bei 1472 werden Gräben in aktiven Bereichen eines Trägers ausgebildet. Im Zusammenhang mit dieser Beschreibung kann der aktive Bereich so verstanden werden, dass er den Bereich mit einschließt, in welchem die Source/Drain-Bereiche gebildet werden, ebenso wie einen aktiven Bereich, welcher der Bereich zwischen den Source/Drain-Bereichen eines Transistors ist, in welchem ein elektrisch leitfähiger Kanal in Antwort auf geeignete Spannungen gebildet werden kann, die an die Gate-Kontakt-Schicht 1439 und die Source/Drain-Bereiche eines Transistors oder einer Speicherzelle, die durch einen Transistor gebildet ist, angelegt werden.
  • In einer Ausführungsform der Erfindung kann der Träger ein Substrat, zum Beispiel ein Halbleiter-Substrat sein. In einer Ausführungsform der Erfindung ist das Halbleiter-Substrat ein Bulk-Halbleiter-Substrat, in einer alternativen Ausführungsform der Erfindung ist das Halbleiter-Substrat ein Silizium-auf-Isolator-Halbleiter-Substrat (SOI, Silicon-on-Insulator). Das Halbleiter-Material kann Silizium sein, in einer alternativen Ausführungsform der Erfindung kann das Halbleiter-Material ein Halbleiter-Material-Verbund sein, wie zum Beispiel IV-IV-Halbleiter-Material (wie zum Beispiel Silizium-Germanium (Si-Ge)), ein III-V-Halbleiter-Material (wie zum Beispiel Gallium-Arsenid (GaAs)) oder ein II-VI-Halbleiter-Material. Andere geeignete Halbleiter-Materialien können auch in alternativen Ausführungsformen der Erfindung verwendet werden.
  • Bei 1474 wird eine Ladungsfänger-Schicht-Struktur in den Gräben gebildet, wobei die Ladungsfänger-Schicht-Struktur mindestens zwei getrennte Ladungsfänger-Bereiche aufweist. In einer Ausführungsform der Erfindung weist die Ladungsfänger-Schicht-Struktur eine dielektrische Schicht auf, die aus einem Material hergestellt ist, das aus einer Gruppe ausgewählt ist, bestehend aus Silizium-Nitrid (Si3N4), Aluminium-Oxid (Al2O3), Hafnium-Oxid (HfO2), Zirkonoxid (ZrO2), Yttriumoxid (Y2O3), Lanthanoxid (LaO2), amorphem Silizium, Tantaloxid (Ta2O5), Titanoxid (TiO2) und einem Aluminat. Ein Beispiel für ein Aluminat ist eine Legierung aus den Bestandteilen Aluminium, Zirkonium und Sauerstoff (AlZrO). In einer alternativen Ausführungsform der Erfindung weist die Ladungsfänger-Schicht-Struktur eine, zwei, drei, vier oder sogar mehr dielektrische Schichten auf, die über einander oder aufeinander gebildet sind. Ferner weist die Ladungsfänger-Schicht-Struktur in einer alternativen Ausführungsform der Erfindung eine Nitrid-Oxid-Schicht-Struktur auf, wodurch eine ONO-Struktur zusammen mit der Gate-Isolations-Schicht gebildet wird, die aus einem Oxid hergestellt sein kann.
  • Bei 1476 werden die Gräben zumindest teilweise mit elektrisch leitfähigem Material, wie zum Beispiel Poly-Silizium gefüllt. Das elektrisch leitfähige Material bildet in einer Ausführungsform der Erfindung die Gate-Kontakt-Schicht 1439.
  • Bei 1478 werden Source/Drain-Bereiche neben den Gräben gebildet.
  • In einer Ausführungsform der Erfindung wird der Bereich 1430 der Speicherzelle gebildet, wobei der Bereich 1430 aufweist: einen aktiven Bereich 1431, eine Ladungsfänger-Schicht 1436, die mit dem aktiven Bereich 1431 über eine erste dielektrische Schicht 1434 gekoppelt ist, und eine Gate-Kontakt-Schicht 1439, die mit der Ladungsfänger-Schicht 1436 über eine zweite dielektrische Schicht 1438 gekoppelt ist. In einer besonderen Ausführungsform wird das Bilden des aktiven Bereichs 1431 durch das Bilden einer implantierten Wanne (einer n-Wanne oder p-Wanne) 1440 in ein Bulk-Halbleiter-Substrat 1450 und durch das anschließende Bilden eines vertieften Kanals 1432 in der implantierten Wanne erreicht, wobei sich der vertiefte Kanal 1432 um eine vordefinierte Tiefe in die implantierte Wanne 1440 erstreckt. Die Ladungsfänger-Schicht 1436 kann in einem einzelnen Abschnitt gebildet werden, verwendbar zum Speichern eines einzigen Bits, oder sie kann in mehreren Abschnitten gebildet sein, zum Speichern von mehreren Bits. In einer Ausführungsform der Erfindung können die mehreren Abschnitte voneinander mittels eines anderen dielektrischen Materials getrennt sein, wie zum Beispiels mittels eines Oxids, wodurch getrennte Ladungsfänger-Bereiche gebildet werden, wobei ein Informations-Bit in jedem Ladungsfänger-Bereich gespeichert wird. Ferner kann die Ladungsfänger-Schicht 1436 so gebildet sein, dass sie in Kontakt mit einer benachbarten Flache-Graben-Isolations-Barriere ist.
  • 15A bis 15G stellen beispielhafte Prozesse dar, durch die die erste dielektrische Schicht 1434, die Ladungsfänger- Schicht 1436, die zweite dielektrische Schicht 1438 und die Gate-Kontakt-Schicht 1439 gebildet werden, zum Beispiel auf eine Weise, wie sie nachfolgend im Einzelnen veranschaulicht wird.
  • In einer Ausführungsform der Erfindung werden ein erster Drain/Source-Übergang 1410 und ein zweiter Drain/Source-Übergang 1420 auf gegenüberliegenden Seiten von und gekoppelt mit dem aktiven Bereich 1431 gebildet. In einer besonderen Ausführungsform der Erfindung werden die Source/Drain-Übergänge 1410 und 1420 in einer Tiefe implantiert, die flacher ist als der Boden des vertieften Kanals 1432, und in einer besonderen Ausführungsform werden die Source/Drain-Übergänge 1410 und 1420 in einer Tiefe von um "einen Radius" flacher als die Tiefe des vertieften Kanals implantiert, wobei der "eine Radius" sich auf den Radius des aktiven Bereichs 1431 bezieht.
  • 15A bis 15G stellen beispielhafte Prozesse dar, durch welche der erste Source/Drain-Übergang 1410 und der zweite Source/Drain-Übergang 1420 gebildet werden.
  • Ferner wird in einer Ausführungsform der Erfindung eine Wortleitung 1460 gebildet, die mit der Gate-Kontakt-Schicht 1439 gekoppelt ist. In einer spezifischen Ausführungsform der Erfindung wird die Wortleitung derart abgeschieden, dass sie mit der Gate-Kontakt-Schicht 1439 selbstjustierend ist. Ein Beispiel dieses Prozesses ist in 15A bis 15G nachfolgend veranschaulicht.
  • 15A stellt eine Draufsicht auf einen Speicher-Array-Abschnitt 1500 dar, in welchem die Speicherzelle 1400 gemäß einer Ausführungsform der Erfindung verwendet wird. Der Speicher-Array-Abschnitt 1500 kann einen Abschnitt der hier beschriebenen Speicher-Arrays aufweisen, beispielsweise der Speicher-Arrays, die in 8 bis 11 beschrieben und veranschaulicht sind.
  • Der Speicher-Array-Abschnitt 1500 weist Ansichten AA und STI auf, die die Querschnittsansichten des aktiven Bereichs (AA) und der Flache-Graben-Isolation (STI) anzeigen, sowie W/L und S/D, die Querschnittsansichten des Wortleitungs-Bereichs (W/L) und des Source/Drain-Bereichs (S/D) anzeigen.
  • 15B bis 15G stellen den Array-Abschnitt 1500 in verschiedenen Herstellungs-Zuständen gemäß einer Ausführungsform der vorliegenden Erfindung dar. Jede von 15B bis 15G stellt vier Ansichten dar, die den Ansichten AA, STI, W/L und S/D entsprechen, deren Ausrichtungen in 15A gezeigt sind.
  • Zunächst wird ein Träger (zum Beispiel ein Bulk-Substrat) 1450 mit einer implantierten Wanne 1440 bereitgestellt. Das Wannen-Implantat 1440 kann von einer n-Typ- oder p-Typ-Dotierung sein, abhängig von den Anforderungen des gewünschten besonderen Typs von Gate-Bereich. Anschließend wird eine Pad-Oxid-Schicht 1512 auf dem Substrat in dem implantierten Bereich 1440 gewachsen (oder abgeschieden), entlang welchem die Wortleitungen zu bilden sind. Anschließend werden eine erste Hartmaske 1513 (zum Beispiel Poly) und anschließend eine zweite Hartmaske 1514 (zum Beispiel Nitrid) sequentiell über dem Array abgeschieden. Anschließend wird ein konventionelles STI-Modul initiiert, um Flache-Graben-Isolationen (STI) 1520 zwischen aktiven Bereichen bereitzustellen. Eine dritte Hartmaske 1515 (zum Beispiel Nitrid) wird über der zweiten Hartmaske 1514 abgeschieden. Wortleitungs-Strukturen werden in der ersten Hartmaske 1513, der zweiten Hartmaske 1514 und der dritten Hartmaske 1515 auf dem Array gebildet, wobei die Wortleitungsmuster in einer senkrechten Struktur ausgerichtet sind, die die STI 1520 kreuzt und die letztendliche Position der leitfähigen Wortleitungen 1460 definiert, die später in dem Prozess gebildet werden. Anschließend werden vertiefte Kanäle 1432 in den Wannen-implantierten Bereich 1440 geätzt. Die STI-Gräben werden anschließend gefüllt. 15B stellt die sich ergebende Struktur in jeder der Ansichten AA, STI, W/L und S/D dar. Obwohl die Masken-Schichten oben als Hartmaske beschrieben sind, kann in alternativen Ausführungsformen der Erfindung jede geeignete Hilfsmaske vorgesehen sein. In einer Ausführungsform der Erfindung können die Hilfsmasken zum Beispiel aus Silizium-Oxid, Silizium-Nitrid oder Kohlenstoff hergestellt sein. In einer Ausführungsform der Erfindung können die jeweiligen Schichten auch vorgesehen sein, ohne dass sie in einem lithographischen Prozess als Masken-Schicht verwendet werden, sondern sie können zu anderen Zwecken verwendet werden.
  • Unter Bezugnahme auf 15C setzt sich der Prozess fort, wobei die erste dielektrische Schicht 1434 entlang der Richtung der Wortleitungen abgeschieden/gewachsen wird. Anschließend wird die Ladungsfänger-Schicht 1436a und 1436b über dem Array-Abschnitt abgeschieden/gewachsen. Anschließend wird eine Masken-Schicht 1532 über den Bereichen in vertieften Kanälen 1432 gebildet, wo die Ladungsfänger-Schicht 1436a und 1436b zu beizubehalten ist. Die Masken-Schicht 1532 kann eine Vielfalt von Materialien sein, zum Beispiel Kohlenstoff, Silizium-Dioxid, Silizium-Nitrid, sowie ähnliche Materialien, die für den besonderen Herstellungsprozess verfügbar sind. Die Masken-Schicht 1532 ist als ein Seitenwand-Abstandsstück strukturiert, mittels eines lithographischen Prozesses einschließlich eines Abstandsstück-Ätz-Prozesses.
  • Die ONO-Schichten, die auf der Rückwand der STI-Struktur als Ergebnis der vorhergehenden Prozesse gebildet werden, werden entfernt. In dieser Ausführungsform ist eine Hartmaske in dem vertieften Kanal strukturiert, die die Ladungsfänger-Schicht 1436a und 1436b nur auf Abschnitten der Seitenwände des Substrat-Materials bedeckt, jedoch nicht auf der exponierten Seitenwand, die die STI 1520 kontaktiert. Anschließend wird das Innere des vertieften Kanals geätzt, bis die Schicht 1436 der Rückwand des vertieften Kanals entfernt wird. 15C stellt die sich ergebende Struktur in jeder der Ansichten AA, STI, W/L und S/D dar.
  • Anschließend werden die ungeschützten Abschnitte der Ladungsfänger-Schicht 1436a und 1436b, mit anderen Worten die Abschnitte, die nicht von der Masken-Schicht 1532 bedeckt sind, entfernt, und die zweite dielektrische Schicht 1438 wird über dem Array-Abschnitt abgeschieden. 15D stellt die sich ergebene Struktur für jede der Ansichten AA, STI, W/L und S/D dar.
  • Der Prozess setzt sich fort, wodurch Gate-Kontakt-Material 1439 entlang der Richtung der Wortleitungen abgeschieden wird. Chemisch-mechanisches Polieren wird anschließend durchgeführt, um das Gate-Kontakt-Material 1439 dort, wo es abgeschieden ist, zu planarisieren, wobei auf der oberen Fläche der dritten Hartmaske 1515 gestoppt wird. 15E stellt die sich ergebende Struktur in jeder der Ansichten AA, STI, W/L und S/D dar.
  • Anschließend werden die erste, zweite und dritte Hartmaske 1513, 1514 und 1515 von dem Array entfernt. Anschließend werden die Source/Drain-Übergänge implantiert (zum Beispiel n + Dotier-Profil) und erhitzt (beispielsweise getempert). 15F stellt die sich ergebende Struktur in jeder der Ansichten AA, STI, W/L und S/D dar.
  • Der Prozess setzt sich fort, wobei Wortleitungen 1460 in Kontakt mit den Gate-Kontakt-Schichten 1439 übereinstimmend mit der vorher definierten Wortleitungsstruktur abgeschieden werden. In dem Fall, dass ein metallisches Gate-Material mit einem ausreichend niedrigen Widerstand, wie zum Beispiel Wolfram (W) verwendet wurde, kann ein zusätzliches Wortleitungs-Leiter-Material in einer alternativen Ausführungsform der Erfindung weggelassen werden. In einer besonderen Ausführungsform werden die Wortleitungen in einer mit dem Bereich 1430 selbstjustierenden Weise abgeschieden. Ein Salizidierungs-Prozess kann den Wortleitungs-Abscheidungs-Prozess begleiten, um die Leitfähigkeit der Wortleitung weiter zu verstärken. Optional können die Source/Drain Bereiche 1410 und 1420 einen Salizidierungs-Prozess aufweisen, um diese Bereichs-Leitfähigkeit zu Bit-Leitungs-Kontakten zu verstärken, wo verwendet. 15G stellt die sich ergebende Struktur in jeder der Ansichten AA, STI, W/L und S/D dar.
  • Zusätzliche in der Technik bekannte Prozesse, wie zum Beispiel das Abscheiden von Isolierungs-Füllungen zwischen den Wortleitungs- und Bit-Leitungs-Ebenen, das Bilden der Bit-Leitungen und Bit-Leitungskontakte zu den Source/Drain-Übergängen werden in dieser Beschreibung aus Gründen der Klarheit der Beschreibung weggelassen.
  • 16A stellt eine zweite Ausführungsform einer Vertiefter-Kanal-Speicherzelle 1600 zur Verwendung mit der Speichervorrichtung gemäß der vorliegenden Erfindung dar. Die Ansicht stellt eine Querschnittsansicht der Zelle 1600 dar, die aus ersten und zweiten Source/Drain-Bereichen 1610 und 1620 und einem Bereich 1620 gebildet ist, der in der implantierten Wanne 1640 (n-Typ oder p-Typ, oder einer n-Wanne in einer p-Wanne oder einer p-Wanne in einer n-Wanne zum Ausbilden einer Dreifach-Wannen-Struktur) eines Bulk-Halbleiter-Substrats gebildet ist. In einer besonderen Ausführungsform der Erfindung werden der erste Source/Drain-Bereich 1610 und der zweite Source/Drain-Bereich 1620 nach der Ausbildung des Gate-Übergangs implantiert und erhitzt (beispielsweise getempert). Ein Beispiel für diesen Prozess wird nachfolgend beschrieben.
  • Der Aufbau der Speicherzelle ähnelt weitestgehend dem Aufbau der Speicherzelle der ersten Ausführungsform, wobei der Bereich 1630 der Speicherzelle aufweist: eine Ladungsfänger-Schicht 1636a und 1636b (als zwei Abschnitte 1636a und 1636b dargestellt, obwohl ein einzelner Abschnitt alternativ verwendet werden kann), die mit einem aktiven Bereich 1631 über eine erste dielektrische Schicht 1634 gekoppelt ist, und eine Gate-Kontakt-Schicht 1639, die mit der Ladungsfänger-Schicht 1636 über eine zweite dielektrische Schicht 1638 gekoppelt ist. Die erste dielektrische Schicht 1634 und zweite dielektrische Schicht 1638, die Ladungsfänger-Schicht 1636 und die Gate-Kontakt-Schicht 1639 können wie oben in der ersten vertiefte-Speicherzelle-Ausführungsform aufgebaut sein.
  • Ein Merkmal des Gate-Übergangs, das sich von der ersten Ausführungsform 1400 unterscheidet, ist, dass die Ladungsfänger-Schicht 1636 von der STI-Barriere entfernt wird. Dieses Merkmal ist nachfolgend weiter beschrieben.
  • Als weitere Unterscheidung sind Aussparungen 1612 und 1622 über dem ersten Source/Drain-Bereich 1610 bzw. dem zweiten Source/Drain-Bereich 1620 gebildet. Die Aussparungen 1612 und 1622 ermöglichen einen Bit-Leitungs-Kontakt zu den Source/Drain-Bereichen 1610 und 1620 auf eine selbstjustierende Weise. Diese Prozesse sind nachfolgend weiter veranschaulicht und beschrieben. Optional werden HALO-Implantate in dem ersten Source/Drain-Bereich 1610 und dem zweiten Source/Drain-Bereich 1620 verwendet, um Drain/Source-Leckströme zu verringern, deren Implantierung mit dem vorgeformten aktiven Bereich selbstjustierend ist. In einer besonderen Ausführungsform bestehen die HALO-Implantate aus B+-Implantaten, BF2 +-Implantaten oder In+-Implantaten für n-Kanal-Vorrichtungen und P+-Implantaten und As+-Implantaten für p-Kanal-Vorrichtungen. Das HALO-Implantat wird durch einen Implantierungs-Prozess mittels Energie gebildet, die stark genug ist, um die Aktiver-Bereich-Dotierungs-Konzentration zu verbessern (das heißt der Bereich, in welchem der Kanal gebildet werden kann), nach thermischen Verfahren unter (in vertikalen Abmessungen) und nahe bei den stark dotierten Source/Drain-Übergängen.
  • 16B stellt ein beispielgebendes Verfahren zum Herstellen der Speicherzelle 1600 der 16A gemäß der vorliegenden Erfindung dar. Bei 1672 wird ein Speicherzellen-Bereichs-Strang gebildet, wobei der Speicherzellen-Bereichs-Strang einen aktiven Bereich 1631, eine Ladungsfänger-Schicht 1636, die mit dem aktiven Bereich 1631 mittels einer ersten dielektrischen Schicht 1634 gekoppelt ist, und eine Gate-Kontakt-Schicht 1639 aufweist, die mit der Ladungsfänger-Schicht 1636 mittels einer zweiten dielektrischen Schicht 1638 gekoppelt ist. In einer besonderen Ausführungsform wird das Bilden des aktiven Bereichs 1631 durch das Bilden einer implantierten Wanne (einer n-Wanne oder p-Wanne) 1640 in ein Bulk-Halbleiter-Substrat 1650 erreicht, und durch das anschließende Bilden eines vertieften Kanals in der implantierten Wanne, wobei sich der vertiefte Kanal in einer vordefinierten Tiefe in die implantierte Wanne hinein erstreckt. Der Speicherzellen-Bereichs-Strang erstreckt sich in einer ersten Richtung und ist in die einzelnen Speicherzellen 1630 hinein durch STI gebildet, die in einer überkreuzenden Weise in einer zweiten Richtung gebildet ist.
  • Die Ladungsfänger-Schicht 1636a und 1636b kann in einem einzelnen durchgehenden Bereich gebildet sein, verwendbar zum Bereitstellen einer einzigen Schwellenspannungs-Höhe, um ein einzelnes Bit zu speichern, oder sie kann in mehreren Bereich gebildet sein, die voneinander getrennt sind, um mehrere Schwellenspannungs-Höhen zum Speichern einer Mehrzahl von Bits durch das Speichern eines Bits in jedem der mehreren Bereiche bereitzustellen. Ferner kann die Ladungsfänger-Schicht 1636a und 1636b derart ausgebildet sein, dass sie von einer benachbarten Flache-Graben-Isolierung entfernt wird. 17B bis 17E stellen beispielhafte Prozesse dar, durch die die erste dielektrische Schicht 1636, die Ladungsfänger-Schicht 1636a und 1636b, die zweite dielektrische Schicht 1638 und die Gate-Kontakt-Schicht 1639 gebildet werden.
  • Bei 1674 werden der erste Drain/Source-Übergang 1610 und der zweite Drain/Source-Übergang 1620 auf gegenüberliegenden Seiten von und mit dem aktiven Bereich 1631 für jede Speicherzelle 1630 gekoppelt, gebildet. In einer besonderen Ausführungsform der Erfindung weist jeder Drain/Source-Bereich des ersten Drain/Source-Bereichs 1610 und des zweiten Drain/Source-Bereichs 1620 eine Aussparung auf, die einen selbstjustierenden Kontakt zu einer Bit-Leitung ermöglicht. Zusätzlich werden die Source/Drain-Bereiche 1610 und 1620 in einer Tiefe implantiert, die flacher ist, als der Boden des vertieften Kanals, und in einer besonderen Ausführungsform werden die Source/Drain-Bereiche 1610 und 1620 in eine Tiefe implantiert, die um "einen Radius" flacher ist, als die Tiefe des vertieften Kanals, wobei sich "ein Radius" auf den Radius des aktiven Bereichs 1631 bezieht. Ferner weisen der erste Drain/Source-Übergang 1610 und der zweite Drain/Source-Übergang 1620 im Besonderen ein HALO-Implantat auf, anwendbar, um Drain/Source-Leckströme abzumildern. 17B bis 17E stellen beispielhafte Prozesse dar, durch welche der erste Drain/Source-Übergang 1610 und der zweite Source/Drain-Übergang 1620 gebildet werden.
  • In einer Ausführungsform der Erfindung weist der Prozess ferner bei 1676 das Ausbilden einer Bit-Leitung auf, die mit dem ersten Drain/Source-Bereich 1610 und dem zweiten Drain/Source-Bereich 1620 gekoppelt ist, wobei die Bit-Leitung zu den Aussparungen 1612 und 1622 des ersten Drain/Source-Bereichs 1610 und des zweiten Drain/Source-Bereichs 1620 in einer bestimmten Ausführungsform auf eine selbstjustierende Weise gebildet ist. Ein Beispiel für diesen Prozess ist nachfolgend in 17A bis 17E dargestellt.
  • 17A bis 17E stellen den Array-Abschnitt 1600 in verschiedenen Herstellungszuständen gemäß der vorliegenden Erfindung dar. Zunächst werden mittels erster Hartmasken-Schichten (zum Beispiel Nitrid) in Verbindung mit Standard-Strukturierungs- und Ätz-Techniken Wortleitungs-Furchen gebildet. Der Bereich 1630 ist in einem implantierten Wannen-Bereich 1640 durch die Gate-Übergangs/Wortleitungs-Strang gebildet. Anschließend wird mittels einer zusätzlichen Hartmaske (zum Beispiel einer Kohlenstoffschicht auf Nitrid) die aktive Bereichs-(AA)-Maske gebildet und eine Maskenöffnung für die STI-Leitungen wird eingesetzt, wobei die STI-Leitungen sich (zum Beispiel senkrecht) zu dem Gate- Übergangs/Wortleitungs-Strang überkreuzen. STI-Gräben werden mittels einer Ätz-Chemie reaktiv Ionen-geätzt, welche die Materialien von den Substraten in den Bereichen, in welchen die STI gebildet werden soll, und die Speicherzellen-Bereichs-Stränge im Allgemeinen in der selben Geschwindigkeit entfernt. Der Ätz-Prozess lässt eine ausreichende Menge der Nitrid-Maske zurück, so dass sie als eine CMP-Stopp-Schicht fungiert. Die STI-Gräben werden dann oxidiert, das heißt dünnes thermisches Oxid wird gewachsen bevor die STI-Gräben mit STI-Material, wie zum Beispiel mit Plasmaoxid mit hoher Dichte gefüllt werden. Anschließend wird der Wafer mittels eines CMP-Prozesses planarisiert. Die Hartmasken werden zum Beispiel mittels Phosphorsäure selektiv entfernt. Gleichzeitig werden Source/Drain-Aussparungen 1612 und 1622 über den Bereichen gebildet, die später als Source/Drain-Übergänge 1610 und 1620 implantiert und erhitzt (beispielsweise getempert) werden. In einer besonderen Ausführungsform werden der Gate-Bereich 1631, die erste dielektrische Schicht 1634, die Ladungsfänger-Schicht 1636 und die zweite dielektrische Schicht 1638 gemäß den vorgenannten Prozessen der Speicherzelle 1400 gebildet. Die sich ergebende Struktur ist in 17A dargestellt.
  • In einer zu den in 17B genannten Prozessen alternativen Ausführungsform besteht der Hartmasken-Stapel, der zum Definieren der STI-Strukturen verwendet wird, eher aus Oxid als aus Nitrid. Dann dient die erste Hartmaske (Nitrid) als die CMP-Stopp-Schicht. Die vorgenannten Prozesse des STI-Ätzens, -Füllens und -Planarisierens werden wie oben beschrieben wiederholt. Die sich ergebende Struktur weist keinen Schritt zwischen der Oberfläche des Gate-Kontakts und der polierten STI auf, da die Masken-Schicht (Oxid) während des Planarisierens entfernt wird. Die sich ergebende Struktur ist in 17C dargestellt.
  • Anschließend werden Wortleitungen 1660 in Kontakt mit den Gate-Kontakt-Schichten 1629 gebildet, wie in 17D dargestellt. In einer beispielhaften Ausführungsform weisen die Wortleitungen Poly-Silizium 1460, eine Metall-Schicht 1732, zum Beispiel WSi, oder eine Kombination aus WN/W (oder Ti-Kontaktmaterial) und die Wortleitungs-Hartmaske 1734 auf. Isolations-Strukturen 1740 zwischen den Wortleitungen werden entlang den Wortleitungen 1460 abgeschieden und planarisiert. 17E zeigt eine Querschnittsansicht des Array-Abschnitts 1600 entlang einer Bit-Leitung 1740.
  • In einer Ausführungsform der vorliegenden Erfindung wird eine Ladungsfänger-Speicherzellenanordnung bereitgestellt, die ein Array von Multi-Bit-Speicherzellen aufweist, die eine höhere Speicherdichte als vorherige Virtuelle-Masse-Arrays aufweist.
  • In einer weiteren Ausführungsform der Erfindung ist ein Betriebsmodus der Speichervorrichtung zum Erzielen einer entsprechenden Leistung der Vorrichtung offenbart.
  • Diese Multi-Bit-Speichervorrichtung weist ein Array von Speicherzellen auf, die in Zeilen und Spalten angeordnet sind und eine Virtuelle-Masse-NAND-Architektur bilden. Die Speicherzellen sind Ladungsfänger-Speicherzellen, die jeweils zwei getrennte Speicherstellen aufweisen, wobei eine der Speicherstellen nahe bei einem der Source/Drain-Übergänge angeordnet ist und wobei die andere der Speicherstellen nahe dem gegenüberliegenden Source/Drain-Übergang angeordnet ist.
  • Die Zeilen der Speicherzellen sind in Gruppen angeordnet, zum Beispiel von der gleichen Zeilenzahl. Entlang den Spalten sind die Speicherzellen durch ihre Source/Drain-Übergänge in Reihe gekoppelt. Die Source/Drain-Übergänge, die Speicherzellen von zwei benachbarten Zeilengruppen gemeinsam sind, das heißt die Source/Drain-Übergänge, die zwischen den Gruppen von Zeilen angeordnet sind, bilden eine besondere Auswahl von Source/Drain-Übergängen, die durch eine Bit-Leitung aus einer Mehrzahl von Bit-Leitungen gekoppelt sind. Die Bit-Leitungen sind parallel in einem Abstand voneinander entlang der Spalten angeordnet. Wortleitungen sind parallel in einem Abstand voneinander quer zu den Bit-Leitungen entlang den Zeilen angeordnet.
  • Entlang jeder Spalte sind die Source/Drain-Übergänge der Auswahl, angeordnet zwischen der Gruppe von Zeilen, entweder abwechselnd mit einer der Bit-Leitungen und einer benachbarten dieser Bit-Leitung oder in Reihe mit aufeinander folgenden Bit-Leitungen gekoppelt. Auf diese Weise wird eine Mehrzahl von in Reihe gekoppelten NAND-Strängen von Speicherzellen gebildet, wobei jeder NAND-Strang entlang einer Spalte gebildet ist und die gleiche Gruppe von Zeilen zwischen der Auswahl von Source/Drain-Übergängen überkreuzt.
  • Jede der Wortleitungen ist mit den Gate-Übergängen der Speicherzellen von einer der Zeilen gekoppelt. Das bedeutet, dass jeder der Gate-Übergänge der Speicherzellen eines NAND-Strangs mit einer anderen der Wortleitungen gekoppelt ist, die zu diesem NAND-Strang gehören. Die NAND-Stränge haben in einer Ausführungsform der Erfindung die gleiche Länge und weisen somit die gleiche Anzahl von Speicherzellen auf.
  • In einer Ausführungsform sind die Bit-Leitungen entlang den Spalten zum Beispiel im Wesentlichen gerade angeordnet, und jede Bit-Leitung ist mit den Source/Drain-Übergängen gekoppelt, die vier Speicherzellen gemeinsam sind, die in einem Quadrat angeordnet sind und somit zu zwei Zeilen und zwei Spalten gehören.
  • Eine andere Ausführungsform weist Bit-Leitungen auf, die im Zickzack entlang den Spalten angeordnet sind. Jede Bit-Leitung ist abwechselnd mit Source/Drain-Übergängen von Speicherzellen von einer oder zwei benachbarten Spalten gekoppelt.
  • Eine weitere Ausführungsform weist Spalten von Speicherzellen in aktiven Bereichen auf, die im Zickzack angeordnet sind, während die Bit-Leitungen gerade oder zumindest hauptsächlich gerade sein können. Auch in dieser Ausführungsform ist jede Bit-Leitung abwechselnd mit Source/Drain-Übergängen von Speicherzellen von einer oder zwei benachbarten Spalten gekoppelt.
  • Eine weitere Ausführungsform weist zum Beispiel gerade Bit-Leitungen auf, die parallel in einem Abstand voneinander in einem kleinen Winkel zu den Spalten von Speicherzellen angeordnet sind. Somit passieren die Spalten eine Bit-Leitung nach der anderen. Entlang jeder Spalte sind die Source/Drain-Übergänge der Auswahl sequentiell mit darauf folgenden Bit-Leitungen gekoppelt.
  • Ein elektronischer Schaltkreis, der für ein Anlegen von Spannungen an die Speicherzellen zum Durchführen von Lese-, Schreib-Vorgängen und Lösch-Vorgängen vorgesehen ist, wird zum Beispiel mit Mitteln zum Anlegen einer Schreibspannung an eine der Bit-Leitungen und einer Sperr-Spannung an eine benachbarte Bit-Leitung bereitgestellt, die geeignet ist, einen Schreib-Vorgang an den Speicherzellen zu sperren, die zu NAND-Strängen gehören, die mit der benachbarten Bit-Leitung gekoppelt sind.
  • Ausführungsformen mit Auswahl-Transistoren werden bereitgestellt, die als Schalter funktionieren, um eine gekoppelte Verbindung von jeder Bit-Leitung individuell mit einer der beiden globalen Bit-Leitungen zu ermöglichen. In diesen Ausführungsformen ist jede zweite Bit-Leitung in Folge mit der ersten Bit-Leitung der globalen Bit-Leitungen mittels des Auswahl-Transistors gekoppelt, und die anderen Bit-Leitungen sind mit der anderen der globalen Bit-Leitungen gekoppelt.
  • In einer anderen Ausführungsform weist eine Virtuelle-Masse-NAND-Speicher-Vorrichtung der Erfindung ein Array von Speicherzellen auf, in Zeilen und Spalten angeordnet. Die Zeilen des Arrays sind in Gruppen dieser Zeilen angeordnet und jede der Speicherzellen weist eine Vertiefter-Kanal-Speicherzelle auf, die einen ersten Source/Drain-Übergang, einen zweiten Source/Drain-Übergang und einen Gate-Übergang aufweist, der zwischen dem ersten Source/Drain-Übergang und dem zweiten Source/Drain-Übergang gekoppelt ist. Die Speicherzellen der Spalten sind durch die Source/Drain-Übergänge in Reihe gekoppelt und eine Auswahl der Source/Drain-Übergänge wird durch Source/Drain-Übergänge gebildet, die Speicherzellen von zwei benachbarten der Gruppen von Zeilen gemeinsam sind. Eine Mehrzahl von Bit-Leitungen ist parallel in einem Abstand voneinander entlang den Spalten angeordnet, und entlang jeder der Spalten ist die Auswahl von Source/Drain-Übergängen abwechselnd mit einer der Bit-Leitungen und einer benachbarten der Bit-Leitungen gekoppelt, wodurch eine Mehrzahl von in Reihe gekoppelten NAND-Strängen von Speicherzellen gebildet wird, wobei jeder NAND-Strang entlang einer Spalte gebildet ist und die gleiche Gruppe von Zeilen zwischen der Auswahl von Source/Drain-Übergängen überkreuzt.
  • In einer Ausführungsform der Erfindung wird eine Speicherzellenanordnung bereitgestellt, aufweisend: eine erste Bit-Leitung, eine zweite Bit-Leitung, eine dritte Bit-Leitung, einen ersten NAND-Speicherzellen-Strang, der eine Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Vertiefter-Kanal-Speicherzellen aufweist, einen zweiten NAND-Speicherzellen-Strang, der eine Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Vertiefter-Kanal-Speicherzellen aufweist, wobei die erste Bit-Leitung mit einem Source/Drain-Bereich einer ersten nichtflüchtigen Vertiefter-Kanal-Speicherzelle Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Vertiefter-Kanal-Speicherzellen des ersten NAND-Strangs gekoppelt ist, die zweite Bit-Leitung mit einem Source/Drain-Bereich einer ersten nichtflüchtigen Vertiefter-Kanal-Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Vertiefter-Kanal-Speicherzellen des zweiten NAND-Strangs gekoppelt ist und die dritte Bit-Leitung mit einem Source/Drain-Bereich einer letzten nichtflüchtigen Vertiefter-Kanal-Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Vertiefter-Kanal-Speicherzellen des ersten NAND-Strangs und mit einem Source/Drain-Bereich einer letzten nichtflüchtigen Vertiefter-Kanal-Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Vertiefter-Kanal-Speicherzellen des zweiten NAND-Strangs gekoppelt ist.
  • Die nichtflüchtigen Vertiefter-Kanal-Speicherzellen können Ladungs-Speicherungs-Vertiefter-Kanal-Speicherzellen sein, zum Beispiel Ladungsfänger-Vertiefter-Kanal-Speicherzellen. Ferner können die nichtflüchtigen Vertiefter-Kanal-Speicherzellen Multi-Bit-Nichtflüchtige-Vertiefter-Kanal-Speicherzellen sein, die mindestens zwei getrennte Ladungsspeicherstellen aufweisen können.
  • In einer anderen Ausführungsform der Erfindung weist die Speicherzellenanordnung eine Mehrzahl von Wortleitungen auf, wobei jede Wortleitung mit einem Steuerbereich von mindestens einer nichtflüchtigen Vertiefter-Kanal-Speicherzelle gekoppelt ist, der den Leitungs-Zustand der mindestens einen nichtflüchtigen Vertiefter-Kanal-Speicherzelle steuert. Jede Wortleitung kann mit einem Steuerbereich einer nichtflüchtigen Vertiefter-Kanal-Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Vertiefter-Kanal-Speicherzellen des ersten NAND-Strangs und mit einem Steuerbereich einer nichtflüchtigen Vertiefter-Kanal-Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Vertiefter-Kanal-Speicherzellen des zweiten NAND-Strangs gekoppelt sein.
  • In einer beispielgebenden Ausführungsform der Erfindung weist die Speicherzellenanordnung einen dritten NAND-Speicherzellen-Strang auf, mit einer Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Vertiefter-Kanal-Speicherzellen, sowie einen vierten NAND-Speicherzellen-Strang, mit einer Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Vertiefter-Kanal-Speicherzellen. Die erste Bit-Leitung ist mit einem Source/Drain-Bereich einer ersten nichtflüchtigen Vertiefter-Kanal-Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Vertiefter-Kanal-Speicherzellen des dritten NAND-Strangs gekoppelt. Die zweite Bit-Leitung ist mit einem Source/Drain-Bereich einer ersten nichtflüchtigen Vertiefter-Kanal-Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Vertiefter-Kanal-Speicherzellen des vierten NAND-Strangs gekoppelt. Die dritte Bit-Leitung ist mit einem Source/Drain-Bereich einer letzten nichtflüchtigen Vertiefter-Kanal-Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Vertiefter-Kanal-Speicherzellen des dritten NAND-Strangs und mit einem Source/Drain-Bereich einer letzten nichtflüchtigen Vertiefter-Kanal-Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Vertiefter-Kanal-Speicherzellen des vierten NAND-Strangs gekoppelt.
  • Die nichtflüchtigen Vertiefter-Kanal-Speicherzellen können aktive Bereich aufweisen, die die Source/Drain-Bereiche aufweisen, und die aktiven Bereiche können eine Zickzack-Struktur aufweisen.
  • Alternativ können die erste Bit-Leitung, die zweite Bit-Leitung und die dritte Bit-Leitung eine Zickzack-Struktur aufweisen.
  • In einer Ausführungsform der Erfindung ist ein elektronischer Schaltkreis in die Speicherzellenanordnung aufgenommen, wobei der elektronische Schaltkreis Spannungen an die Wortleitungen und Bit-Leitungen bei Lese-, Schreib- und Löschvorgängen bereitstellt.
  • Der elektronische Schaltkreis kann so eingerichtet sein, dass eine Schreibspannung an die dritte Bit-Leitung und eine Sperr-Spannung an die erste Bit-Leitung angelegt wird, wodurch ein Schreib-Vorgang an den nichtflüchtigen Vertiefter-Kanal-Speicherzellen der Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Vertiefter-Kanal- Speicherzellen des ersten NAND-Strangs gesperrt wird, oder dass eine Schreibspannung an die dritte Bit-Leitung und eine Sperr-Spannung an die erste Bit-Leitung angelegt werden, wodurch ein Schreib-Vorgang an den nichtflüchtigen Vertiefter-Kanal-Speicherzellen der Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Vertiefter-Kanal-Speicherzellen des zweiten NAND-Strangs gesperrt wird.
  • Ferner kann der elektronische Schaltkreis so eingerichtet sein, dass Schreibspannungen an die Bit-Leitungen und die Wortleitungen angelegt werden, um eine nichtflüchtige Vertiefter-Kanal-Speicherzelle mittels Heißes-Loch-Injektion zu beschreiben.
  • In einer anderen Ausführungsform der Erfindung ist der elektronische Schaltkreis eingerichtet zum Anlegen von Lösch-Spannungen an die Bit-Leitungen und die Wortleitungen zum Löschen der nichtflüchtigen Vertiefter-Kanal-Speicherzellen mittels Fowler-Nordheim-Tunnelns.
  • In einer weiteren Ausführungsform der Erfindung ist der elektronische Schaltkreis eingerichtet zum Anlegen von Lesespannungen an die Bit-Leitungen und die Wortleitungen, um den Inhalt einer nichtflüchtigen Vertiefter-Kanal-Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Vertiefter-Kanal-Speicherzellen des ersten NAND-Strangs durch das Detektieren eines Stromflusses durch die Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Vertiefter-Kanal-Speicherzellen des ersten NAND-Strangs zu lesen; oder zum Anlegen von Lesespannungen an die Bit-Leitungen und Wortleitungen, um den Inhalt einer nichtflüchtigen Vertiefter-Kanal-Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Vertiefter-Kanal-Speicherzellen des zweiten NAND-Strangs zu lesen, durch Detektieren eines Stromflusses durch die Mehrzahl von in Reihe Source-zu-Drain gekoppelten nichtflüchtigen Vertiefter-Kanal-Speicherzellen des zweiten NAND-Strangs.
  • Jede Bit-Leitung kann mit einem Auswähl-Transistor vorgesehen sein, der die jeweilige Bit-Leitung einzeln auswählt.
  • Die Speicherzellenanordnung kann ferner eine erste globale Bit-Leitung aufweisen, die mit der ersten Bit-Leitung und der zweiten Bit-Leitung über die Auswähl-Transistoren der ersten Bit-Leitung bzw. der zweiten Bit-Leitung gekoppelt ist, sowie eine zweite globale Bit-Leitung, die mit der dritten Bit-Leitung über den Auswähl-Transistor der dritten Bit-Leitung gekoppelt ist.
  • In einer anderen Ausführungsform der Erfindung wird ein Verfahren zum Herstellen einer Speicherzellenanordnung bereitgestellt. Das Verfahren weist auf: Bilden von Gräben in aktiven Bereichen eines Trägers, Bilden einer Ladungsfänger-Schicht-Struktur in den Graben, wobei die Ladungsfänger-Schicht-Struktur mindestens zwei getrennte Ladungsfänger-Bereiche aufweist, zumindest teilweises Füllen der Graben mit elektrisch leitfähigem Material und Bilden von Source/Drain-Bereichen neben den Graben.
  • Mindestens zwei getrennte Ladungsfänger-Bereiche können zumindest teilweise an gegenüberliegenden Seitenwänden der Gräben gebildet sein.
  • Ferner kann eine erste Hilfsmaske auf oder über der Hauptprozessierungsfläche des Trägers gebildet sein, eine zweite Hilfsmaske kann auf oder über der ersten Hilfsmaske gebildet sein und Flache-Graben-Isolations-Strukturen können in dem Träger gebildet sein.
  • Elektrisch leitfähiges Material kann als erste Hilfsmaske auf oder über der Hauptprozessierungsfläche des Trägers gebildet sein.
  • Dielektrisches Material kann als die zweite Hilfsmaske auf oder über der ersten Hilfsmaske gebildet sein.
  • Ferner kann eine dritte Hilfsmaske auf oder über der zweiten Hilfsmaske gebildet sein.
  • Das Bilden der Ladungsfänger-Schicht-Struktur in den Gräben kann das Bilden einer ersten dielektrischen Schicht, zum Beispiel einer Oxid-Schicht in den Gräben aufweisen.
  • In einer Ausführungsform der Erfindung weist das Bilden der Ladungsfänger-Schicht-Struktur in den Gräben das Bilden einer Ladungsfänger-Struktur, zum Beispiel einer Nitrid-Struktur, zum Beispiel einer Niederdruck-Chemische-Gasphasenabscheidungs-Nitrid-Schicht auf oder über der ersten dielektrischen Schicht auf.
  • Ferner kann das Bilden der Ladungsfänger-Schicht-Struktur in den Gräben das Bilden einer vierten Hilfsmaske auf oder über der Ladungsfänger-Schicht aufweisen.
  • In einer Ausführungsform der Erfindung wird die vierte Hilfsmaske teilweise entfernt, so dass ein Abschnitt der Ladungsfänger-Struktur am Boden der Gräben freigelegt ist. Ferner kann der freigelegte Abschnitt der Ladungsfänger-Schicht zumindest teilweise entfernt werden, so dass ein Abschnitt der ersten dielektrischen Schicht am Boden der Gräben freigelegt wird. In einer Ausführungsform der Erfindung kann eine zweite dielektrische Schicht auf oder über der Ladungsfänger-Schicht und dem freigelegten Abschnitt der ersten dielektrischen Schicht ausgebildet sein.
  • Ferner können die Source/Drain-Bereiche neben den Gräben durch Implantieren von Dotier-Atomen mittels der zumindest teilweise gefüllten Gräben als Implantierungs-Maske gebildet werden.
  • Die Graben können in aktiven Bereichen eines Trägers durch Bilden einer Grabenstruktur gebildet werden, die sich in einer Längsrichtung der Grabenstruktur erstreckt, so dass eine Mehrzahl von Speicherzellen aus jeder Grabenstruktur gebildet werden kann. Die Grabenstruktur kann zumindest teilweise mit elektrisch leitfähigem Material gebildet sein.
  • Nach dem zumindest teilweisen Füllen der Grabenstruktur mit elektrisch leitfähigem Material, können ferner Flache-Graben-Isolations-Strukturen in dem Träger durch die Grabenstruktur gebildet werden, so dass eine Mehrzahl von Gräben in der Grabenstruktur gebildet wird, wobei die Gräben durch Flache-Graben-Isolations-Strukturen voneinander isoliert sind.
  • In einer Ausführungsform der Erfindung weist das Bilden der Flache-Graben-Isolations-Strukturen in dem Träger das Bilden der Flache-Graben-Isolations-Strukturen in der Querrichtung der Grabenstruktur auf.
  • In einer anderen Ausführungsform der Erfindung wird eine Speicherzelle bereitgestellt, die aufweist: einen Graben in einem Träger, eine Ladungsfänger-Schicht-Struktur in dem Graben, wobei die Ladungsfänger-Schicht-Struktur mindestens zwei getrennte Ladungsfänger-Bereiche aufweist, elektrisch leitfähiges Material, das zumindest teilweise in den Graben gefüllt ist, und Source/Drain-Bereiche neben dem Graben.
  • Die Ladungsfänger-Schicht-Struktur kann eine erste dielektrische Schicht, die zumindest teilweise über den Seitenwänden und dem Boden des Grabens angeordnet ist, und eine Ladungsfänger-Schicht, die zumindest teilweise über der ersten dielektrischen Schicht angeordnet ist, aufweisen.
  • Die Ladungsfänger-Schicht-Struktur kann ferner eine zweite dielektrische Schicht aufweisen, die zumindest teilweise über der Ladungsfänger-Schicht angeordnet ist.
  • In einer anderen Ausführungsform der Erfindung wird ein Computer-Programm-Produkt, das sich auf einem Computerlesbaren Medium befindet, zum Bereitstellen von Befehlscode zum Herstellen einer Speicherzellenanordnung bereitgestellt.
  • Das Computerprogramm-Produkt weist auf: Befehlscode zum Bilden von Gräben in aktiven Bereichen eines Trägers, Befehlscode zum Bilden einer Ladungsfänger-Schicht-Struktur in den Gräben, wobei die Ladungsfänger-Schicht-Struktur mindestens zwei getrennte Ladungsfängerbereiche aufweist, Befehlscode zum zumindest teilweisen Füllen der Gräben mit elektrisch leitfähigem Material, und Befehlscode zum Bilden von Source/Drain-Bereichen neben den Gräben.
  • Wie in 18A und 18B dargestellt, können in manchen Ausführungsformen Speichervorrichtungen wie die hier beschriebenen Speichervorrichtungen in Modulen verwendet werden.
  • In 18A ist ein Speichermodul 1800 dargestellt, auf welchem eine oder mehrere Speichervorrichtungen 1804 auf einem Substrat 1802 angeordnet sind. Die Speichervorrichtung 1804 kann zahlreiche Speicherzellen aufweisen, von denen jede ein Speicherelement gemäß einer Ausführungsform der Erfindung verwendet. Das Speichermodul 1800 kann auch eine oder mehrere elektronische Vorrichtungen 1806 aufweisen, die einen oder mehrere Speicher, einen oder mehrere Verarbeitungsschaltkreise, einen oder mehrere Steuerschaltkreise, einen oder mehrere Adressierungsschaltkreise, einen oder mehrere Bus-Verbindungsschaltkreise oder einen oder mehrere andere Schaltkreise oder elektronische Vorrichtungen aufweisen können, die auf einem Modul mit einer Speichervorrichtung, wie zum Beispiel der Speichervorrichtung 1804 kombiniert werden können. Zusätzlich weist das Speichermodul 1800 mehrere elektrische Anschlüsse 1808 auf, die zum Verbinden des Speichermoduls 1800 mit anderen elektronischen Bauteilen einschließlich anderen Modulen verwendet werden können.
  • Wie in 18B dargestellt, können diese Module in manchen Ausführungsformen stapelbar sein, um einen Stapel 1850 auszubilden. Beispielweise kann ein stapelbares Speichermodul 1852 eine oder mehrere Speichervorrichtungen 1856 aufweisen, die auf einem stapelbaren Substrat 1854 angeordnet sind. Die Speichervorrichtung 1856 weist Speicherzellen auf, die Speicherelemente gemäß einer Ausführungsform der Erfindung verwenden. Das stapelbare Speichermodul 1852 kann auch eine oder mehrere elektronische Vorrichtungen 1858 aufweisen, die einen oder mehrere Speicher, einen oder mehrere Verarbeitungsschaltkreise, einen oder mehrere Steuerschaltkreise, einen oder mehrere Adressierungsschaltkreise, einen oder mehrere Busverbindungsschaltkreise oder einen oder mehrere andere Schaltkreise oder elektronische Vorrichtungen aufweisen können, die auf einem Modul mit einer Speichervorrichtung, wie zum Beispiel der Speichervorrichtung 1856 verwendet werden können. Elektrische Anschlüsse 1860 werden verwendet, um das stapelbare Speichermodul 1852 mit anderen Modulen in dem Stapel 1850 oder mit anderen elektronischen Vorrichtungen zu verbinden. Andere Module in dem Stapel 1850 können zusätzliche stapelbare Speichermodule aufweisen, ähnlich dem oben beschriebenen stapelbaren Speichermodul 1852, oder andere Typen von stapelbaren Modulen, wie zum Beispiel stapelbare Verarbeitungsmodule, Steuermodule, Kommunikationsmodule oder andere Module, die elektronische Bauteile aufweisen.
  • In einer Ausführungsform der Erfindung wird ein integrierter Schaltkreis mit einer Speicherzellenanordnung bereitgestellt. Die Speicherzellenanordnung kann aufweisen: eine erste Bit-Leitung, eine zweite Bit-Leitung, eine dritte Bit-Leitung, einen ersten Speicherzellen-Strang mit einer Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen (zum Beispiel Vertiefter-Kanal-Speicherzellen), einen zweiten Speicherzellen-Strang mit einer Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen (zum Beispiel Vertiefter-Kanal-Speicherzellen). Die erste Bit-Leitung kann mit einem Source/Drain-Bereich einer ersten Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen des ersten Strangs gekoppelt sein. Die zweite Bit-Leitung kann mit einem Source/Drain-Bereich einer ersten Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen des zweiten Strangs gekoppelt sein. Ferner kann die dritte Bit-Leitung mit einem Source/Drain-Bereich einer letzten Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen des ersten Strangs und mit einem Source/Drain-Bereich einer letzten Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen des zweiten Strangs gekoppelt sein.
  • Die Speicherzellen-Stränge können NAND-Speicherzellen-Stränge sein.
  • Obwohl sich die folgenden Ausführungsformen auf Vertiefter-Kanal-Speicherzellen beziehen, sind sie auch für Nicht-Vertiefter-Kanal-Speicherzellen vorgesehen.
  • In einer Ausführungsform der Erfindung sind die Vertiefter-Kanal-Speicherzellen nichtflüchtige Vertiefter-Kanal-Speicherzellen, wobei die nichtflüchtigen Vertiefter-Kanal-Speicherzellen Ladungs-Speicher-Vertiefter-Kanal-Speicherzellen sein können. Als Beispiel können die Ladungs-Speicher-Vertiefter-Kanal-Speicherzellen Ladungsfänger-Vertiefter-Kanal-Speicherzellen sein.
  • In einer Ausführungsform der Erfindung sind die Vertiefter-Kanal-Speicherzellen Multi-Bit-Nichtflüchtige-Vertiefter-Kanal-Speicherzellen.
  • In einer Ausführungsform der Erfindung weisen die Multi-Bit-Vertiefter-Kanal-Speicherzellen mindestens zwei getrennte Ladungs-Speicherstellen auf.
  • In einer weiteren Ausführungsform der Erfindung sind die Vertiefter-Kanal-Speicherzellen Multi-Level-Nichtflüchtige-Vertiefter-Kanal-Speicherzellen.
  • Ferner kann der integrierte Schaltkreis weiter eine Mehrzahl von Wortleitungen aufweisen, wobei jede Wortleitung mit einem Steuerbereich von zumindest einer Vertiefter-Kanal-Speicherzelle gekoppelt ist, der den Leitungs-Zustand der mindestens einen Vertiefter-Kanal-Speicherzelle steuert.
  • Jede Wortleitung kann mit einem Steuerbereich einer Vertiefter-Kanal-Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten Vertiefter-Kanal-Speicherzellen des ersten Strangs und mit einem Steuerbereich einer Vertiefter-Kanal-Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten Vertiefter-Kanal-Speicherzellen des zweiten Strangs gekoppelt sein.
  • Ferner kann ein dritter Speicherzellen-Strang vorgesehen sein, der eine Mehrzahl von in Reihe Source-zu-Drain gekoppelten Vertiefter-Kanal-Speicherzellen aufweist, und ein vierter Speicherzellen-Strang kann vorgesehen sein, der eine Mehrzahl von in Reihe Source-zu-Drain gekoppelten Vertiefter-Kanal-Speicherzellen aufweist. Die erste Bit-Leitung kann mit einem Source/Drain-Bereich einer ersten Vertiefter-Kanal-Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten Vertiefter-Kanal-Speicherzellen des dritten Strangs gekoppelt sein. Die zweite Bit-Leitung kann mit einem Source/Drain-Bereich einer ersten Vertiefter-Kanal-Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten Vertiefter-Kanal-Speicherzellen des vierten Strangs gekoppelt sein, und die dritte Bit-Leitung kann mit einem Source/Drain-Bereich einer letzten Vertiefter-Kanal-Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten Vertiefter-Kanal-Speicherzellen des dritten Strangs und mit einem Source/Drain-Bereich einer letzten Vertiefter-Kanal-Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten Vertiefter-Kanal-Speicherzellen des vierten Strangs gekoppelt sein.
  • Die Vertiefter-Kanal-Speicherzellen können aktive Bereiche aufweisen, die die Source/Drain-Bereiche aufweisen, und die aktiven Bereiche können eine, Zickzack-Struktur aufweisen.
  • In einer Ausführungsform der Erfindung haben die erste Bit-Leitung, die zweite Bit-Leitung und die dritte Bit-Leitung eine Zickzack-Struktur.
  • Die integrierte Schaltung kann ferner einen elektronischen Schaltkreis aufweisen, der den Wortleitungen und den Bit-Leitungen bei Lese-, Schreib- und Löschvorgängen Spannungen bereitstellt.
  • Der elektronische Schaltkreis kann eingerichtet sein zum Anlegen einer Schreib-Spannung an die dritte Bit-Leitung und einer Sperr-Spannung an die erste Bit-Leitung, wodurch ein Schreib-Vorgang an den Vertiefter-Kanal-Speicherzellen der Mehrzahl von in Reihe Source-zu-Drain gekoppelten Vertiefter-Kanal-Speicherzellen des ersten Strangs gesperrt wird, oder zum Anlegen einer Schreib-Spannung an die dritte Bit-Leitung und einer Sperr-Spannung an die erste Bit-Leitung, wodurch ein Schreib-Vorgang an den Vertiefter-Kanal-Speicherzellen der Mehrzahl von in Reihe Source-zu-Drain gekoppelten Vertiefter-Kanal-Speicherzellen des zweiten Strangs gesperrt wird.
  • Der elektronische Schaltkreis kann eingerichtet sein zum Anlegen von Schreib-Spannungen an die Bit-Leitungen und die Wortleitungen zum Schreiben einer Vertiefter-Kanal-Speicherzelle mittels Heißes-Loch-Injektion.
  • In einer Ausführungsform der Erfindung kann der elektronische Schaltkreis eingerichtet sein zum Anlegen von Lösch-Spannungen an die Bit-Leitungen und die Wortleitungen zum Löschen der Vertiefter-Kanal-Speicherzelle mittels Fowler-Nordheim-Tunnelns.
  • Ferner kann der elektronische Schaltkreis eingerichtet sein zum Anlegen von Lese-Spannungen an die Bit-Leitungen und die Wortleitungen zum Lesen des Inhaltes einer Vertiefter-Kanal-Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten Vertiefter-Kanal-Speicherzellen des ersten Strangs durch Detektieren eines Stromflusses durch die Mehrzahl von in Reihe Source-zu-Drain gekoppelten Vertiefter-Kanal-Speicherzellen des ersten Strangs, oder zum Anlegen von Lese-Spannungen an die Bit-Leitungen und die Wortleitungen zum Lesen des Inhaltes einer Vertiefter-Kanal-Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten Vertiefter-Kanal-Speicherzellen des zweiten Strangs durch Detektieren eines Stromflusses durch die Mehrzahl von in Reihe Source-zu-Drain gekoppelten Vertiefter-Kanal-Speicherzellen des zweiten Strangs.
  • Jede Bit-Leitung kann einen Auswähl-Transistor aufweisen, der individuell die entsprechende Bit-Leitung auswählt.
  • Die integrierte Schaltung kann ferner eine erste globale Bit-Leitung aufweisen, die mit der ersten Bit-Leitung und der zweiten Bit-Leitung über die Auswähl-Transistoren der ersten Bit-Leitung bzw. der zweiten Bit-Leitung gekoppelt ist, sowie eine zweite globale Bit-Leitung, die mit der dritten Bit-Leitung über den Auswähl-Transistor der dritten Bit-Leitung gekoppelt ist.
  • In einer weiteren Ausführungsform der Erfindung wird ein Verfahren zum Herstellen eines integrierten Schaltkreises mit einer Speicherzellenanordnung bereitgestellt. Das Verfahren kann aufweisen: Bilden von Gräben in aktiven Bereichen eines Trägers, Bilden einer Ladungsfänger-Schicht-Struktur in den Gräben, wobei die Ladungsfänger-Schicht-Struktur mindestens zwei getrennte Ladungsfänger-Bereiche aufweist, zumindest teilweises Füllen der Gräben mit elektrisch leitfähigem Material und Bilden von Source/Drain-Bereichen neben den Gräben.
  • In einer Ausführungsform der Erfindung kann das Bilden der Ladungsfänger-Schicht-Struktur in den Gräben das Bilden der mindestens zwei getrennten Ladungsfänger-Bereiche zumindest teilweise an gegenüberliegenden Seitenwänden der Gräben aufweisen.
  • Ferner kann das Verfahren das Bilden einer ersten Hilfsmaske auf oder über der Hauptprozessierungsfläche des Trägers, das Bilden einer zweiten Hilfsmaske auf oder über der ersten Hilfsmaske, und das Bilden von Flache-Graben-Isolations-Strukturen in dem Träger aufweisen.
  • In einer Ausführungsform der Erfindung kann das Bilden der ersten Hilfsmaske auf oder über der Hauptprozessierungsfläche des Trägers das Bilden von elektrisch leitfähigem Material als die erste Hilfsmaske auf oder über der Hauptprozessierungsfläche des Trägers aufweisen.
  • In einer Ausführungsform der Erfindung kann das Bilden der zweiten Hilfsmaske auf oder über der Hauptprozessierungsfläche des Trägers das Bilden von dielektrischem Material als die zweite Hilfsmaske auf oder über der ersten Hilfsmaske aufweisen.
  • In einer Ausführungsform der Erfindung kann das Verfahren ferner das Bilden einer dritten Hilfsmaske auf oder über der zweiten Hilfsmaske aufweisen.
  • Das Bilden der Ladungsfänger-Schicht-Struktur in den Gräben kann das Bilden einer ersten dielektrischen Schicht in den Gräben aufweisen.
  • Das Bilden der ersten dielektrischen Schicht in den Gräben kann das Bilden einer Oxid-Schicht in den Gräben aufweisen.
  • Das Bilden der Ladungsfänger-Schicht-Struktur in den Graben kann das Bilden einer Ladungsfänger-Schicht auf oder über der ersten dielektrischen Schicht aufweisen.
  • Das Bilden der Ladungsfänger-Schicht kann das Bilden einer Nitrid-Schicht aufweisen.
  • In einer Ausführungsform der Erfindung weist das Bilden der Nitrid-Struktur das Bilden einer Niederdruck-Chemische-Gasphasenabscheidungs-Schicht auf.
  • Ferner kann das Bilden der Ladungsfänger-Schicht-Struktur in den Gräben das Bilden einer vierten Hilfsmaske auf oder über der Ladungsfänger-Schicht aufweisen.
  • In einer Ausführungsform der Erfindung kann das Bilden der Ladungsfänger-Schicht-Struktur in den Gräben das teilweise Entfernen der vierten Hilfsmaske aufweisen, so dass ein Abschnitt der ersten dielektrischen Schicht am Boden der Gräben freigelegt ist.
  • Ferner kann das Bilden der Ladungsfänger-Schicht-Struktur in den Gräben das zumindest teilweise Entfernen des freigelegten Abschnitts der Ladungsfänger-Schicht aufweisen, so dass ein Abschnitt der ersten dielektrischen Schicht am Boden der Graben freigelegt ist.
  • Ferner kann das Bilden der Ladungsfänger-Schicht-Struktur in den Gräben das Bilden einer zweiten dielektrischen Schicht auf oder über der Ladungsfänger-Schicht und dem freigelegten Abschnitt der ersten dielektrischen Schicht aufweisen.
  • In einer Ausführungsform der Erfindung weist das Bilden von Source/Drain-Bereichen neben den Gräben das Implantieren von Dotier-Atomen mittels der zumindest teilweise gefüllten Gräben als Implantierungsmaske auf.
  • In einer Ausführungsform der Erfindung weist das Bilden der Gräben in aktiven Bereichen eines Trägers das Bilden einer Grabenstruktur auf, die sich in einer Längsrichtung der Grabenstruktur erstrecken, so dass eine Mehrzahl von Speicherzellen aus jeder Grabenstruktur gebildet werden kann.
  • Das zumindest teilweise Füllen der Gräben mit elektrisch leitfähigem Material kann das zumindest teilweise Füllen der Grabenstruktur mit elektrisch leitfähigem Material aufweisen.
  • Das Verfahren kann ferner nach dem zumindest teilweisen Füllen der Graben-Struktur mit elektrisch leitfähigem Material das Bilden von Flache-Graben-Isolations-Strukturen im Träger durch die Grabenstruktur aufweisen, so dass eine Mehrzahl von Graben in der Grabenstruktur gebildet wird, wobei die Graben durch die Flache-Graben-Isolations-Strukturen voneinander isoliert sind.
  • Das Bilden der Flache-Graben-Isolations-Strukturen in dem Träger kann das Bilden der Flache-Graben-Isolations-Strukturen in der Querrichtung der Grabenstruktur aufweisen.
  • In einer anderen Ausführungsform der Erfindung wird ein integrierter Schaltkreis mit einer Speicherzelle bereitgestellt. Die Speicherzelle kann aufweisen: einen Graben in einem Träger, eine Ladungsfänger-Schicht-Struktur in dem Graben, wobei die Ladungsfänger-Schicht-Struktur mindestens zwei getrennte Ladungsfänger-Bereiche aufweist, elektrisch leitfähiges Material, das zumindest teilweise in den Graben gefüllt ist und Source/Drain-Bereiche neben dem Graben.
  • Die Ladungsfänger-Schicht-Struktur kann eine erste dielektrische Schicht aufweisen, die zumindest teilweise über den Seitenwänden und dem Boden des Grabens angeordnet ist, sowie eine Ladungsfänger-Schicht, die zumindest teilweise über der ersten dielektrische Schicht angeordnet ist.
  • Die Ladungsfänger-Schicht-Struktur kann ferner eine zweite dielektrische Schicht aufweisen, die zumindest teilweise über der Ladungsfänger-Schicht angeordnet ist.
  • In einer weiteren Ausführungsform der Erfindung wird ein Speichermodul bereitgestellt. Das Speichermodul kann eine Vielzahl von integrierten Schaltkreisen aufweisen, wobei mindestens ein integrierter Schaltkreis der Vielzahl von integrierten Schaltkreisen eine Speicherzellenanordnung aufweist. Die Speicherzellenanordnung kann aufweisen: eine erste Bit-Leitung, eine zweite Bit-Leitung, eine dritte Bit-Leitung, einen ersten Speicherzellen-Strang mit einer Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen, und einen zweiten Speicherzellen-Strang, der eine Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen aufweist. Die erste Bit-Leitung kann mit einem Source/Drain-Bereich einer ersten Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen des ersten Strangs gekoppelt sein. Die zweite Bit-Leitung kann mit einem Source/Drain-Bereich einer ersten Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen des zweiten Strangs gekoppelt sein. Die dritte Bit-Leitung kann mit einem Source/Drain-Bereich einer letzten Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen des ersten Strangs und mit einem Source/Drain-Bereich einer letzten Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen des zweiten Strangs gekoppelt sein.
  • In einer Ausführungsform der Erfindung ist das Speichermodul ein stapelbares Speichermodul, wobei zumindest einige der integrierten Schaltkreise übereinander gestapelt angeordnet sind.
  • Während die Erfindung insbesondere unter Bezugnahme auf besondere Ausführungsformen gezeigt und beschrieben wurde, sollte der Fachmann erkennen, dass zahlreiche Änderungen in Form und Einzelheiten durchgeführt werden können, ohne dadurch den Gedanken und den Schutzbereich der Erfindung zu verlassen, wie er durch die beigefügten Ansprüche definiert ist. Der Schutzbereich der Erfindung wird somit durch die angehängten Ansprüche beschrieben, und jegliche Änderungen, die die Bedeutung und den Entsprechungsbereich der Ansprüche betreffen, sind aus diesem Grund mit enthalten.

Claims (25)

  1. Integrierter Schaltkreis mit einer Speicherzellenanordnung, wobei die Speicherzellenanordnung aufweist: • eine erste Bit-Leitung; • eine zweite Bit-Leitung; • eine dritte Bit-Leitung; • ein erster Speicherzellen-Strang, der eine Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen aufweist; • ein zweiter Speicherzellen-Strang, der eine Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen aufweist; • wobei die erste Bit-Leitung mit einem Source/Drain-Bereich einer ersten Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen des ersten Strangs gekoppelt ist; • wobei die zweite Bit-Leitung mit einem Source/Drain-Bereich einer ersten Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen des zweiten Strangs gekoppelt ist; und • wobei die dritte Bit-Leitung mit einem Source/Drain-Bereich einer letzten Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen des ersten Strangs und mit einem Source/Drain-Bereich einer letzten Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen des zweiten Strangs gekoppelt ist.
  2. Integrierter Schaltkreis gemäß Anspruch 1, wobei die Speicherzellen Vertiefter-Kanal-Speicherzellen sind.
  3. Integrierter Schaltkreis gemäß Anspruch 1 oder 2, wobei die Speicherzellen-Stränge NAND-Speicherzellen-Stränge sind.
  4. Integrierter Schaltkreis gemäß einem der Ansprüche 1 bis 3, wobei die Speicherzellen nichtflüchtige Speicherzellen sind.
  5. Integrierter Schaltkreis gemäß Anspruch 4, wobei die nichtflüchtigen Speicherzellen Ladungs-Speicherungs-Speicherzellen sind.
  6. Integrierter Schaltkreis gemäß Anspruch 5, wobei die Ladungs-Speicherungs-Speicherzellen Ladungsfänger-Speicherzellen sind.
  7. Integrierter Schaltkreis gemäß einem der Ansprüche 1 bis 6, ferner aufweisend: eine Mehrzahl von Wortleitungen, wobei jede Wortleitung mit einem Steuerbereich von mindestens einer Speicherzelle gekoppelt ist, der den Leitungs-Zustand der mindestens einen Speicherzelle steuert.
  8. Integrierter Schaltkreis gemäß Anspruch 7, wobei jede Wortleitung mit einem Steuerbereich einer Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen des ersten Strangs und mit einem Steuerbereich einer Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen des zweiten Strangs gekoppelt ist.
  9. Integrierter Schaltkreis gemäß einem der Ansprüche 1 bis 8, ferner aufweisend: • einen dritten Speicherzellen-Strang, der eine Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen aufweist; • einen vierten Speicherzellen-Strang, der eine Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen aufweist; • wobei die erste Bit-Leitung mit einem Source/Drain-Bereich einer ersten Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen des dritten Strangs gekoppelt ist; • wobei die zweite Bit-Leitung mit einem Source/Drain-Bereich einer ersten Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen des vierten Strangs gekoppelt ist; und • wobei die dritte Bit-Leitung mit einem Source/Drain-Bereich einer letzten Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen des dritten Strangs und mit einem Source/Drain-Bereich einer letzten Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen des vierten Strangs gekoppelt ist.
  10. Integrierter Schaltkreis gemäß einem der Ansprüche 1 bis 9, • wobei die Speicherzellen aktive Bereiche aufweisen, die die Source/Drain-Bereiche aufweisen; und • wobei die aktiven Bereiche eine Zickzack-Struktur aufweisen.
  11. Verfahren zum Herstellen eines integrierten Schaltkreises, der eine Speicherzellenanordnung aufweist, wobei das Verfahren aufweist: • Bilden von Graben in aktiven Bereichen eines Trägers; • Bilden einer Ladungsfänger-Schicht-Struktur in den Gräben, wobei die Ladungsfänger-Schicht-Struktur mindestens zwei getrennte Ladungsfänger-Bereiche aufweist; • zumindest teilweises Füllen der Graben mit elektrisch leitfähigem Material; und • Bilden von Source/Drain-Bereichen neben den Gräben.
  12. Verfahren gemäß Anspruch 11, wobei das Bilden der Ladungsfänger-Schicht-Struktur in den Gräben das Bilden der mindestens zwei getrennten Ladungsfänger-Bereiche zumindest teilweise an gegenüberliegenden Seitenwänden der Gräben aufweist.
  13. Verfahren gemäß Anspruch 11 oder 12, ferner aufweisend: • Bilden einer ersten Hilfsmaske auf oder über der Hauptprozessierungs-Fläche des Trägers; • Bilden einer zweiten Hilfsmaske auf oder über der ersten Hilfsmaske; • Bilden von Flache-Graben-Isolations-Strukturen in dem Träger.
  14. Verfahren gemäß einem der Ansprüche 11 bis 13, wobei das Bilden der Ladungsfänger-Schicht-Struktur in den Graben das Bilden einer ersten dielektrischen Schicht in den Gräben aufweist.
  15. Verfahren gemäß Anspruch 14, wobei das Bilden der ersten dielektrischen Schicht in den Gräben das Bilden einer Oxid-Schicht in den Gräben aufweist.
  16. Verfahren gemäß Anspruch 14 oder 15, wobei das Bilden der Ladungsfänger-Schicht-Struktur in den Graben das Bilden einer Ladungsfänger-Schicht auf oder über der ersten dielektrischen Schicht aufweist.
  17. Verfahren gemäß einem der Ansprüche 11 bis 16, wobei das Bilden der Graben in aktiven Bereichen eines Trägers das Bilden einer Grabenstruktur aufweist, die sich in einer Längsrichtung der Grabenstruktur erstrecken, so dass eine Mehrzahl von Speicherzellen aus jeder Grabenstruktur gebildet werden kann.
  18. Verfahren gemäß Anspruch 17, wobei das zumindest teilweise Füllen der Graben mit elektrisch leitfähigem Material das zumindest teilweise Füllen der Grabenstruktur mit elektrisch leitfähigem Material aufweist.
  19. Verfahren gemäß Anspruch 18, ferner aufweisend: • nach dem zumindest teilweisen Füllen der Grabenstruktur mit elektrisch leitfähigem Material, das Bilden von Flache-Graben-Isolations-Strukturen in dem Träger durch die Grabenstruktur, so dass eine Mehrzahl von Graben in der Grabenstruktur gebildet wird, • wobei die Gräben voneinander durch die Flache-Graben-Isolations-Strukturen isoliert sind.
  20. Verfahren gemäß Anspruch 19, wobei die Ladungsfänger-Schicht-Struktur an den Wänden des Grabens gebildet ist, auf welchen keine Flache-Graben-Isolations-Struktur gebildet ist.
  21. Integrierter Schaltkreis mit einer Speicherzelle, wobei die Speicherzelle aufweist: • einen Graben in einem Träger; • eine Ladungsfänger-Schicht-Struktur in dem Graben, wobei die Ladungsfänger-Schicht-Struktur mindestens zwei getrennte Ladungsfänger-Bereiche aufweist; • elektrisch leitfähiges Material, das zumindest teilweise in den Graben gefüllt ist; und • Source/Drain-Bereiche neben dem Graben.
  22. Integrierte Schaltung gemäß Anspruch 21, wobei die Ladungsfänger-Schicht-Struktur aufweist: • eine erste dielektrische Schicht, die zumindest teilweise über den Seitenwänden und dem Boden des Grabens angeordnet ist; • eine Ladungsfänger-Schicht, die zumindest teilweise über der ersten dielektrischen Schicht angeordnet ist.
  23. Integrierter Schaltkreis gemäß Anspruch 22, wobei die Ladungsfänger-Schicht-Struktur ferner eine zweite dielektrische Schicht aufweist, die zumindest teilweise über der Ladungsfänger-Schicht angeordnet ist.
  24. Speichermodul, aufweisend: eine Vielzahl von integrierten Schaltkreisen, wobei zumindest ein integrierter Schaltkreis der Vielzahl von integrierten Schaltkreisen eine Speicherzellenanordnung aufweist, wobei die Speicherzellenanordnung aufweist: • eine erste Bit-Leitung; • eine zweite Bit-Leitung; • eine dritte Bit-Leitung; • einen ersten Speicherzellen-Strang, der eine Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen aufweist; • einen zweiten Speicherzellen-Strang, der eine Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen aufweist; • wobei die erste Bit-Leitung mit einem Source/Drain-Bereich einer ersten Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen des ersten Strangs gekoppelt ist; • wobei die zweite Bit-Leitung mit einem Source/Drain-Bereich einer ersten Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen des zweiten Strangs gekoppelt ist; und • wobei die dritte Bit-Leitung mit einem Source/Drain-Bereich einer letzten Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen des ersten Strangs und mit einem Source/Drain-Bereich einer letzten Speicherzelle der Mehrzahl von in Reihe Source-zu-Drain gekoppelten Speicherzellen des zweiten Strangs gekoppelt ist.
  25. Speichermodul gemäß Anspruch 24, wobei das Speichermodul ein stapelbares Speichermodul ist, wobei mindestens einige der integrierten Schaltkreise übereinander gestapelt angeordnet sind.
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