DE2751097A1

DE2751097A1 - Triggerschaltungseinheit

Info

Publication number: DE2751097A1
Application number: DE19772751097
Authority: DE
Inventors: William A Farnbach
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1976-11-19
Filing date: 1977-11-16
Publication date: 1978-05-24
Also published as: DE2751097C2; GB1589352A; JPS5364441A; GB1589353A; US4100532A; JPS5719464B2

Description

Int. Az.: Case 1116 ι 12. Oktober 1977

Hewlett-Packard Company f Darf ni

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TR I GG ER SC HALTUNGSE I NHE IT

Die Erfindung betrifft eine Triggerschaltungseinheit g e m ä β dem Oberbegriff des Anspruchs 1 .

Bei vielen Meßgeräten, beispielsweise Oszillographen, Logikpegel-Ana 1ysatoren und dgl., welche zur Überwachung von digitalen Signalen verwendet werden, soll die Anzeige, eine Speicherfunktion oder ein Rechenvorgang erfolgen, wenn ein bestimmtes Datenmuster oder ein "Triggerwort" auftritt. Typischerweise werden ".oniparatoren für Datenmuster aufgebaut mit Logikgliedern und Schaltern mit drei Schaltstellungen. Jeder Eingangskanal hat einen Schalter, der dem Kanal zugeordnet ist und jeder Schalter kann sich in einer der folgenden Schaltstellungen befinden: "1" bzw. Signalpegel "H", so daß ein Triggerbefehl nur erzeugt werden kann, wenn der dem Schalter zugeordnete Eingang das Potential "H" führt, "0" bzw. der Signalpegel "L", d.h. daf- ein Triggerbefehl nur erzeugt werden kann, wenn der dem Schalter zugeordnete Eingang das Potential "L" führt, oder "neutral", d.h. daß ein Triggerbefehl unabhängig vom Zustand des dem Schalter zugeordneten Eingangssignales erzeugt werden kann (vgl. US-PS 3 843 898).

Der Erfindung liegt die Aufgabe zugrunde, eine Triggerschaltung der eingangs genannten Art derart zu verbessern, daß im schaltungstechnisch und bedienungstechnisch einfacher Weise ein ausgewählter Satz oder Bereich von Triggermustern wahlweise verwendet werden kann.

Die Lösung dieser Aufgabe ist im Anspruch 1 gekennzeichnet.

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Im folgenden werden bevorzugte Ausführungsbeispiele der Erfindung anhand der Zeichnungen erläutert; es stellen dar: Figur 1 ein Blockdiagram einer ersten Ausführungsform der

Erfi ndung, Figur 2 ein Blockdiagram einer zweiten AusfUhrungsform der Erfindung,

Figur 3 ein Blockdiagram eines gemäß der Erfindung aufgebauten Komparators und

Figur 4 ein Blockdiagram, aus dem zwei Kombinationen des Komparators gemäß Figur 3 hervorgehen.

Gemäß Figur 1 ist ein Speicher mit 2ⁿ Speicherstellen vorgesehen,wobei η die Anzahl der binären Dateneingänge angibt. Jedes mögliche Dateneingangsmuster stellt eine bestimmte Adresse im Speicher 20 dar. Ein Prozessor 30 speichert eine "1" in jeder Adresse, die einem Eingangsmuster entspricht, das ein Triggersignal erzeugen soll , und eine "0" in jede Adresse, welche einem Eingangsmuster entspricht, die kein Triggersignal erzeugen soll. Die Eingangsdaten werden in einem Zwischenspeicher 10 gespeichert, und jedes Eingangsmuster adressiert die in der zugeordneten Speicherstelle gespeicherten Daten, welche nachfolgend am Ausgang des Speichers 20 auftreten. Somit erscheint am Ausgang das Logiksignal 1, wenn in der entsprechenden Speicherstelle vorher durch den Prozessor 30 eine "1" gespeichert wurde. Der Satz von Datenmustern, welche ein Triggersignal erzeugen, kann auf jede Unterkombination von 2ⁿ möglichen Dateneingangsmustern eingestellt werden. Dadurch wird eine wesentlich erhöhte Variationsmöglichkeit gegenüber der herkömmlichen Anordnung erreicht, bei welcher jedes Bit durch nur einen Schalter in einer von drei Schaltstellungen dargestellt werden kann.

Die Erfindung kann auch durch Anordnungen realisiert werden, welche weniger als 2ⁿ Speicherstellen erfordern, wenn η die Anzahl der Dateneingänge ist, wobei sich eine etwas

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geringere Variationsmöglichke^rt ergibt.

Aus Figur 2 geht eine zweite Ausführungsform der Erfindung vor. Bei dieser Ausführungsform sind die Daten in getrennte Blöcke unterteilt worden und die Einspeicherung in jeden Block erfolgt wie bei der vorhergehenden Schaltung. Beispielsweise kann ein gewünschtes aus acht Bits bestehendes Triggermuster 10010111 unterteilt werden in die beiden aus jeweils vier Bits bestehenden Blöcke 1001 und Olli. Der erste Speicher hat eine logische "0" an jeder Adresse mit Ausnahme der Adresse 1001 eingespeichert. Der zweite Speicher hat eine logische "0" an jeder Adresse mit Ausnahme der Adresse Olli eingespeichert. Wenn die Ausgänge der beiden Speicher in der Logikeinheit 40 durch ein UND-Glied verbunden werden, wird ein Triggersignal nur dann abgegeben, wenn das Eingangsmuster 10010111 ist. Bei dieser Anordnung wird die benötigte Speichermenge wesentlich vermindert, beispielsweise werden fur 16 Eingänge nur vier Speicher mit 16 χ 1 Bits erforderlich. Die Eingänge können jedoch willkürlich lediglich in Blöcken von vier mit 16-Wort-Speichern verbunden werden. Obgleich in dem vorstehenden Beispiel die Speicherausgänge durch UND-Glieder verbunden werden, können auch andere logische Verknüpfungen sinnvoll sein. Wenn der Logikblock 40 auch ODES-V er knüpfungen von Speicherausgängen herstellen kann, kann ein Triggersignal erzeugt werden, wenn das Eingangsmuster nicht dem vorgeschriebenen Eingangsmuster entspricht. Wenn wieder das Eingangsmuster 1001 Olli verwendet wird, wird in dem ersten Speicher eine "1" an jeder Spei eherstel1e mit Ausnahme von der Spei eherstel1e 1001 eingespeichert. In dem zweiten Speicher wird eine "1" in jeder Spei eherstel 1 e mit Ausnahme der Speicherstelle Olli eingespeichert, und die Speicherausgänge werden durch ein ODER-Glied verknüpft. Am Triggerausgang erscheint das Signal "1". solange nicht am Eingang die Kombination 1001 Olli auftritt, und es tritt eine "0" auf wenn die besagte Binärkombination auftritt.

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Bei vielen digitalen Anlagen werden wenigstens einem Teil der Binärkombination die Bedeutung von Ziffern zugeordnet. Beispielsweise wird Binäradressen ein Ziffernwert oder ein binärgewichteter Code zugeordnet. Somit kann ein Unterprogramm einer Adresse 137_O zu einer Adresse 243_O ablaufen.

O O

Es soll ein Triggersignal erzeugt werden, wenn der Programmablauf in das Unterprogramm eintritt. Umgekehrt ist es häufig wünschenswert, daß ein Triggersignal erzeugt wird, wenn der Wert 137„ größer ist als die Programmadresse oder wenn der Wert 243_R kleiner als die Programmadr-esse ist, d.h. daß ein Triggersignal erzeugt wird, wenn die Befehlsfolge aus dem Unterprogramm austritt. Um diese Triggerfunktion auszuführen, müssen zwei arithmetische Komparatoren verwendet werden. Figur 3 ist ein Blockdiagramm des einen arithmetischen Komparators, der gemäß der bevorzugten Ausführungsform aufgebaut ist.

Der Komparator von Figur 3 zeigt die in vier Blöcke eingeteilten Eingangsdaten A: A3, A2, Al und AO, wobei A3 der Block mit dem höchsten Stellenwert und AO der Block mit dem geringsten Stellenwert ist. In ähnlicher Weise ist ein Referenzwert M in vier Gruppen unterteilt: M3, M2, Ml und MO, wobei M3 die Gruppe mit dem höchsten Stellenwert und MO die Gruppe mit dem geringsten Stellenwert ist. Die in Figur 3 dargestellte Schaltung würde ein Ausgangstriggersignal erzeugen, wenn der Wert des Eingangssignales A größer als der Wert des Referenzsignales M ist. Der Eingangsdatenblock A3 mit dem höchsten Stellenwert wird in den Zwischenspeicher 10 gespeichert. Der Speicher 20 hat zwei Speicherstellen für jeden möglichen Eingangsdatenblock. Der nichtdargestellte Prozessor lädt eine "1" in jede der Speicherstel1 en des ersten Blocks entsprechend den Adressen, welche größere Nummern als der Referenzwert M3 haben. Der Prozessor speichert auch eine logische "1" in die Spei eherstel1e in dem zweiten Satz von Speicherstellen an diejenigen Speicherstelle, die dem numerischen Wert des Referenzwertes M3 entspricht. Ein erster Trigger-

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ausgang 3 vom Speicher 2 0 ist nit dem ersten Satz von Speicherstellen verbunden. Eic zweiter Ausgang von Speicher 20 ist mit dem zweiten Satz von Speicherstellen im Speicher 20 verbunden. Wenn der Eingangsdatenblock A3 größer als der Referenzdatenblock M3 ist, erscheint am Triggerausgang 3 vom Speicher 20 eine logische "1", welche bewirkt, daß ein Triggerausgangssignal durch das ODER-Glied 30 erzeugt wird. Wenn der Eingangsdatenblock A3 den gleichen Ziffernwert wie der Referenzwert M3 hat, wird durch den Speicher 20 ein Betätigungssignal 3 erzeugt, welches das UND-Glied 60 auftastet. Der Eingangsdatenblock A2 mit der nächst höchsten Stellenwertigkeit bildet den Eingang für den Zwischenspeicher 40. Der Prozessor hat Daten in den Speicher ZO eingespeichert, so daß diese-Daten enthält, die ein ähnliches Format wie diejenigen im Speicher 20 haben, mit der Ausnahme, daß die Ziffernwerte dem Referenzwert M2 entsprechen. Der Eingangsdatenblock A2 ist größer als der Referenzwert M2, und vom Speicher 50 wird ein entsprechendes Triggersignal 2 erzeugt. Wenn durch den Speicher 20 auch ein Schaltsignal 3 erzeugt worden ist, gibt das UND-Glied 60 ein Ausgangssigna 1 2 ab, welches einem ODER-Glied 30 zugeführt wird und bewirkt, daß durch die Schaltung ein Triggersigna 1 erzeugt wird. Falls der Eingangsdatenblock A2 gleich dem in dem Speicher 50 gespeicherten Referenzwert M2 ist, wird ein Schaltsignal 2 erzeugt, welches das UND-Glied 90 auftastet, falls der Speicher 20 auch ein Schaltsignal 3 abgegeben hat. Der Betrieb der Zwischenspeicher sowie UND-Glieder für die den Blocks mit geringerer Stellenwertigkeit zugeordneten nachfolgenden Dateneingänge ist gleich dem Betrieb der Blocks mit der höchsten Stellenwertigkeit. Natürlich kann die Schaltung dazu verwendet werden, um die Bedingungen "größer als" oder "gleich" zu realisieren, indem einfach die Ausgänge des Endspeichers durch UND-Glieder verknüpft werden oder ein Speicher mit nur einer Spei eherstel1e für jeden möglichen Eingangswert für den Datcneingangsblock mit der geringsten Stellenwertigkeit verwendet wird.

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Ein zweiter arithmetischer Komparator wird dadurch realisiert, daß die Werte "1" in den erste·! Satz von Speicherstellen eingespeichert werden, welche Referenzwerten entsprechen, deren Ziffern kleiner als die Werte.der entsprechenden Werte der Referenzblocks sind.

Aus Figur 4 geht die Kombination der numerischen Komparatoren bei zwei verschiedenen Anordnungen hervor. Bei der ersten Anordnung entsprechend Figur 4A sind die Ausgänge der ersten und zweiten numerischen Komparatoren durch ein UND-Glied 10 verknüpft. Dabei können insbesondere Logikschaltkreise verwendet werden, bei denen eineTriggerung bei jedem Eingangssignal erforderlich ist, welches einen ziffernmäßigen Wert hat, der kleiner als ein erster und größer als ein zweiter Referenzwert ist. Gemäß Figur 4B sind die Ausgänge der beiden ziffernmäßigen Komparatoren durch ein ODER-Glied 20 verknüpft. Dabei können Logikschaltkreise verwendet werden, bei denen ein Triggersignal abgegeben wird* wenn die Eingangsdaten größer als ein erster Referenzwert oder kleiner als ein zweiter Referenzwert sind.

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Claims

Hewlett-Packard Company Int. Az.: Case 1116 12. Oktober 1977 PATENTANSPRÜCHE

1. Triggerschaltungseinheit für mehrkana1ige digitale Eingangssignale, dadurch gekennzeichnet, daß ein erster Speicher (20) eine erste Gruppe der mehrkanaligen digitalen Signale aufnimmt, die den Bfnärziffern mit der höchsten Stellenwertigkeit des digitalen Eingangssignales entspricht und zwei Sätze von adressierbaren Speicherstellen aufweist, bei welchem eine bestimmte Speicherstelle in jedem Satz jeder möglichen binären Kombination der empfangenen Signale der Kanäle zugeordnet ist, jede Speicherstelle einen ersten oder einen zweiten Wert speichern kann und ein erstes Ausgangssignal erzeugt, das repräsentativ für den vorgespeicherten Wert ist, der sich in einer Speicherstelle des ersten Satzes befindet, die durch die empfangenen digitalen Signalen adressiert ist, sowie ein zweites Ausgangssignal erzeugt, das repräsentativ für einen vorgespeicherten Wert ist, der in einem Speicherelement des zweiten Satzes enthalten ist, das durch die empfangenen digitalen Signale adressiert ist, ein zweiter Speicher (50) eine Gruppe der digitalen mehrkanaligen Signale aufnimmt, die den Binärziffern des Eingangssignales mit den nächsthöheren Stellenwerten entspricht und zwei Sätze von adressierbaren Speicherstellen aufweist, bei denen jeweils eine bestimmte Speicherstelle in jedem Satz jeder möglichen binären Kombination der empfangenen Eingangssignale der Kanäle zugeordnet ist und ein erstes Ausgangssignal erzeugt, das repräsentativ für einen vor gespeicherten Wert ist, der sich in einer Speicherstelle des ersten, durch die digitalen Signale adressierten Satzes befindet, jede Speicherstelle einen ersten oder zweiten Wert speichern kann und ein Ausgangssignal erzeugt wird, das repräsentativ für einen vorgespeicherten Wert ist, der sich in einem Speicherelement des zweiten Satzes befindet, das durch die empfangenen

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digitalen Signale adressiert ^:st, eine Verknüpfungseinrichtung (60) ein erstes Signal erzeugt, wenn das zweite Ausgangssignal des ersten Speichers (20) und das erste Ausgangssignal des zweiten Speichers (50) einen ersten Wert erhalten, und ein Ausjangsschaltkreis (30) ein Triggersignal erzeugt, falls entweder das erste Ausgangssignal des ersten Speichers oder das erste Signal einen ersten Wert aufweist.

2. Triggerschaltungseinheit nach Anspruch 1, dadurch g e k e η η ζ e i c h η e t , daß eine Ladeeinrichtung zum Vorspeichern eines ersten Wertes in die Speicherstellen des ersten Satzes des ersten Speichers (20) vorgesehen ist, und diesen Adressen zugeordnet sind, die numerisch größer als ein wählbarer Referenzwert sind, und ein erster Wert in eine Speicherstelle des zweiten Satzes einspeicherbar ist, die der Adresse zugeordnet ist, welche den gleichen Ziffernwert wie der ausgewählte Referenzwert hat.

3. Triggerschaltungseinheit nach Anspruch 1, dadurch g e -

k e η η ζ e i ch η e t , daß eine Ladeeinrichtung vorgesehen ist, welche einen ersten Wert in die Speicherstellen des ersten Satzes des ersten Speichers vorspeichert, dem Adressen zugeordnet sind, die numerisch kleiner als ein wählbarer Referenzwert sind, und ein erster Wert in eine Speieherstel1e des zweiten Satzes eingespeichert wird, welcher eine Adresse zugeordnet ist, die numerisch gleich dem ausgewählten Referenzwert ist.

4. Triggerschaltung mit zwei Triggerschaltungseinheiten nach Anspruch 1,dadurch gekennzeichnet, daß deren Triggerausgänge den Eingängen eines Logikelementes (10) zugeführt s i η d > das ein Ausgangssignal beim Auftreten eines Signales an dessen beiden Eingängen auslöst.

5. Triggerschaltung mit zwei Triggerschaltungseinheiten nach Anspruch !,dadurch gekennzeichnet, daß

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ORIGINAL INSPECTED

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deren Ausgänge mit den Eingängen eines Logi kel eniente s (20) verbunden sind, welches ein Ausgangssignal beim Auftreten eines Signales an einem seiner Eingänge erzeugt.

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