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DE2940653A1 - Programmierbare logische anordnung - Google Patents

Programmierbare logische anordnung

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Publication number
DE2940653A1
DE2940653A1 DE19792940653 DE2940653A DE2940653A1 DE 2940653 A1 DE2940653 A1 DE 2940653A1 DE 19792940653 DE19792940653 DE 19792940653 DE 2940653 A DE2940653 A DE 2940653A DE 2940653 A1 DE2940653 A1 DE 2940653A1
Authority
DE
Germany
Prior art keywords
matrix
circuit
circuits
register
programmable logic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE19792940653
Other languages
English (en)
Inventor
Maurice Cukier
Daniel Sellier
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of DE2940653A1 publication Critical patent/DE2940653A1/de
Withdrawn legal-status Critical Current

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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
    • H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
    • H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register

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  • Mathematical Physics (AREA)
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  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Logic Circuits (AREA)

Description

29AÜ653
Anmelderin: International Business Machines
Corporation, Armonk, N.Y. 10504
ru/sp
Programmierbare logische Anordnung
Die Erfindung betrifft eine verbesserte programmierbare logische Anordnung (PLA) nach dem Oberbegriff des Anspruchs 1.
Komplexe logische Funktionsergebnisse sind bekanntlich eine Kombination einfacher Grundfunktionen, zu denen insbesondere UND- und ODER-Verknüpfungen gehören. Die Fortschritte im Bereich der hochgradigen Integrationstechnik, auch LSI-Technik genannt, ermöglichte die Herstellung und den Vertrieb neuer Schaltungstypen, sogenannter programmierbarer logischer Schaltungen (PLA), die im wesentlichen aus Schaltelementen bestehen, die in einer Matrix zur Ausführung der UND-Funktionen und in einer anderen Matrix zur Ausführung von ODER-Funktionen verdrahtet sind. In der einfachsten Form umfaßt eine solche Schaltung eine Matrix von UND-Schaltungen, die sogenannte UND-Matrix, und eine Matrix aus ODER-Schaltungen, die sogenannte ODER-Matrix. Die zu verarbeitenden Daten werden im allgemeinen in die UND-Matrix eingegeben, die logische UND-Verknüpfungen mit den Eingabedaten und ihren komplementierten Werten vornimmt. Die von dieser Matrix gelieferten Terme werden dann in die ODER-Matrix eingegeben, wo sie weiter logisch verknüpft werden. Für manche Anwendungen erhält man das gewünschte Ergebnis am Ausgang der ODER-Matrix, für andere Anwendungen müssen jedoch rückgekoppelte Operationen ausgeführt werden, mit anderen Worten, die am Ausgang der ODER-Matrix erscheinenden Ausgabedaten müssen auf den Eingang der UND-Matrix zurückgeleitet werden. Das gewünschte Ergebnis erhält man dann bei Beendigung eines nachfolgenden Prozesses, von dem bestimmte Schritte, die während des unmittelbar vorhergehenden Schrittes erzielten Ergebnisse benutzen. Für diese Funktionen
FR 978 008
t) .10020/057*
ist am Ausgang der ODER-Matrix ein Pufferregister (Ausgaberegister) vorgesehen, und der Ausgang dieses Registers ist mit dem Eingang der UND-Matrix verbunden. Obwohl diese logischen Schaltungen allgemein als programmierbar bezeichnet werden, bedeutet das nicht, daß sie die Möglichkeit haben, verschiedene Funktionen dynamisch auf Wunsch des Programmierers auszuführen. Um die Funktionen zu ändern, muß wenigstens eine der beiden Matrizen geändert werden.
Der Erfindung liegt die Aufgabe zugrunde, eine programmierbare logische Anordnung mit ODER- und UND-Matrizen zu schaffen, die dynamisch programmierbar ist, ohne daß der Aufwand in den Peripherieschaltkreisen für die UND- und ODER-Matrizen sich wesentlich erhöht.
Die erfindungsgemäße Lösung besteht im Kennzeichen des Patentanspruchs 1 .
Weitere Ausgestaltungen der Erfindung ergeben sich aus den Patentansprüchen 2 bis 4.
Dadurch, daß die ODER- und UND-Matrizen als Lese-/Schreibspeicher ausgeführt sind, kann eine Änderung der durchzuführenden logischen Funktionen lediglich durch die Änderung des Inhalts der Speicher erreichh werden. Vorteilhaft dabei ist, daß beide Speicher von demselben Adressgenerator adressiert werden können und demzufolge zu einem Element kombiniert werden.
Ein Ausführungsbeispiel der Erfindung ist in den beigefügten Zeichnungen dargestellt und wird anschließend näher beschrieben.
Es zeigen:
Fig. 1 schematisch eine bekannte Schaltung,
F« 978 008 030020/0574
2 9 A υ 6 5 3
Fig. 2 schematisch die Arbeitsweise der in Fig. 1 gezeigten Schaltung,
Fig. 3 schematisch eine erfindungsgemäße Schaltung,
Fign. 4 bis Einzelheiten der erfindungsgemäßen Schaltungen 6 und
Fign. 7 und die Anwendung der erfindungsgemäßen Schal-8 tung.
Eine programmierbare logische Schaltung, PLA, ist im einzelnen beschrieben im Kapitel 8 des Buches "MOS/LSI and Applications", von William N. Carr und Jack P. Mize, veröffentlicht von MacGraw-Hill, Texas Instruments Electronics Series. Insbesondere die dortige Abbildung 8-4 zeigt die Grundbestandteile einer PLA aus zwei Matrizen mit UND-Schaltungen bzw. ODER-Schaltungen, und einer Rückkopplungsschleife, die ein Pufferregister enthält. Exemplarische Anwendungen sind genauer im Kapitel 8 des genannten Buches beschrieben.
In Fig. 1 sind die Grundbestandteile einer Eingabe-PLA einer Umlaufschaltung gezeigt. Dazu gehören die UND-Matrix mit der Bezeichnung AM, die bei G die logischen Eingangssignale und ihre an das Eingaberegister mit den Verriegelungsschaltungen L1 und L2 angelegten Komplemente empfängt. Die Ausgänge von der Matrix AM werden auf eine ODER-Matrix mit der Bezeichnung OM geleitet. Die die gewünschten Ergebnisse darstellenden digitalen Daten erhält man am Ausgang von OM über ein Ausgaberegister mit den Verriegelungsschaltungen QO, Q1 , Q2, das mit parallelen Eingängen und Ausgängen versehen ist. Dieses Register wird ganz oder teilweise zum Speichern der Daten verwendet, die über eine Rückkopplungsschleife an die Matrix AM zurückzuleiten sind. Taktsignale (CK) und eventuell auch Rückstellsignale (R) sind ebenfalls zur Steuerung der ausgeführten
FR 978 008 . .
0 3 0 C 2 0 / 0 B Ή
2940853
Operationen vorgesehen.
In Fig. 1 ist eine Schaltung zur Ausführung einer gegebenen logischen Funktion mit Hilfe einer Folge von Operationen zu erkennen, während der der Inhalt des Ausgaberegisters, der zur Ausführungszeit eines gegebenen Schrittes gespeichert ist, während des nächst folgenden Schrittes benutzt wird.
Nimmt man insbesondere an, daß aufwärts und abwärts entsprechend dem Schaltbild in Fig. 3 gezählt werden soll, wo "INC" und "DEC" die Befehle aufwärts zählen und abwärts zählen für den Zähler bezeichnen, dann gilt folgende Wahrheitstabelle:
INC
(LD		 DEC
(L2)		 QO Q1 Q2 Befehl
(D 1 O 0 O 0 St Q2 .
(2) 1 O 0 0 1 St Q1, Rst Q2 .
(3) 1 O O 1 0 St Q2 .
(4) 1 O 0 1 1 St QO, Rst Q1, Rst Q2 .
(5) O 1 1 0 0 Rst QO, St Q1, St Q2 .
(6) O 1 0 1 1 Rst Q2 .
(7) O 1 O 1 O Rst Q1, St Q2 .
(8) O 1 O 0 1 Rst Q2 .
Die Abkürzungen St und Rst beziehen sich auf Befehle zum Einbzw. Ausschalten der betroffenen Verriegelungsschaltungen (Q1, Q2 oder Q3).
Die auszuführenden logischen Funktionen sind in der nachstehenden Tabelle 1 zusammengefaßt:
FR 978 008
02Ö/067A
29
TABELLE 1
LOGISCHE GLEICHUNG (D
(2)
(3)
(4)		 L1.L2.QO.Q1.Q2
L1.lT.QÖ.qT.Q2
L1 .L~2.QO.Q1 .Q2"
L1 .L~2.QÖ.Q1 .Q2		 FUNKTION Q1,
Q1,		 St Q2 .
Rst Q2 .
St Q2 .
Rst Q2 .
(5) lT.L2.QO.QT.Q2' —>■
St
—■+
»-
St QO, Rst		 Q1, St Q2 .
(6) LT.L2.QÖ.Q1.Q2 Rst QO, St Rst Q2 .
(7)
(8)		 LT.L2.QÖ.Q1 .Q2"
lT.L2.QÖ.QT.Q2		 Q1, St Q2 .
Rst Q2 .
Rst
—-»■
~ -*·
Eine herkömmliche PLA, die beispielsweise die Funktion eines Zwei-Weg-Zählers ausführt, erhält man normalerweise durch überschreiben der obigen Tabelle im Festwertspeicher (ROM). Der linke Teil der Tabelle diente zur Personalisierung der UND-Matrix und der rechte Teil zur Personalisierung der ODER-Matrix. Di3 logischen Gleichungen für die Positionen (1) und (3) der Tabelle 1 definieren dieselben Funktionen, nämlich St Q2, mit anderen Worten
L1 .L~2.QO.qT.Q2" + L1 .L~2.QÖ.Q1 .02" = St Q2
Somit können die Zeilen (1) und (3) ersetzt werden durch eine Zeile, nämlich
L1.L2.QO.Q2
St Q2 .
Ähnlich werden die Zeilen (6) und (8) zu
LT.L2.QO.Q2
Rst Q2 .
Vereinfacht man die obige Tabelle entsprechend, so erhält man:
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0 ;■; Π O 2 0/0 b 7
TABELLE 2
LOGISCHE GLEICHUNG FUNKTION St Q1, St Q2
(D L1.L2.QÖ. Q2 Rst Q1, RSt Q2 .
(2) L1.L2.QÖ.QT.Q2 St Q1 , Rst Q2 .
(3) L1.L2.QÖ.Q1.Q2 St QO, St Q2 .
(4) lT.l2.qo.qT.q2 Rs t QO RSt Q1, RSt Q2
(5) LT.L2.QÖ. Q2 St Q2
(6) LT.L2.QÖ.Q1 .Q2~
Zur Ausführung dieser Funktionen mit einer herkömmlichen PLA würde man die ROM's durch Festlegung der "Verbindungen" (dargestellt durch Punkte in den Matrizen der Fig. 1) an den in Tabelle 2 definierten Stellen personalisieren. Einschalt- und Rückschaltbefehle werden entsprechend an die Eingänge J und K der Verriegelungen QO, Q1 und Q2 angelegt.
Wenn die ROM's einmal personalisiert sind, ist die Funktion der PLA "eingefroren" und kann normalerweise nur durch Änderung der Speicher geändert werden.
Bei manchen Anwendungen ist jedoch die Verwendung derselben Hardware zur Ausführung verschiedener Funktionen auf Wunsch des Benutzers erwünscht.
Dieses Ziel wird nach der vorliegenden Erfindung durch eine Anordnung erreicht, wie sie schematisch in Fig. 3 gezeigt ist. In dieser PLA wurden anstelle von ROM's Randomspeicher mit den Bezeichnungen AMEM und OMEM eingesetzt. Diese logische Schaltung enthält weiterhin ein Pufferregister REG1, einen Vergleicher mit der Bezeichnung COMPAR, der die Datenübertragung durch das Register REG1 steuert, und eine Bezeichnung mit
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0 3 0 0 2 Π / 0 6 7 A
der Schaltung SCAN, die zur sequentiellen und zyklischen Adressierung der Speicher und zum Rückstellen des Registers REG1 verwendet wird. Die Speicher AMEM und OMEM haben dieselbe Größe wie die ROM's einer äquivalenten PLA, die in herkömmlicher Technik ausgeführt ist. Das Laden erfolgt durch Speichern von Einerbits in den Positionen, die in den entsprechend personalisierten Matrizen AM und OM verbunden wären, und von Nullbits in den nichtverbundenen Positionen. Diese Schreiboperationen sind alles, was zur Personalisierung der logischen Schaltung für eine gegebene Funktion erforderlich ist. In diesem Beispiel (des oben erwähnten Zwei-Weg-Zähler) hätten die Speicher nachfolgend dargestellten Inhalt.
TABELLE 3
L1 L1 L2 L2 QO QO Q1 Q1 Q2 Q2
QO
Q1
Q2
(D (2) (3) (4) (5) (6)
1 0 0 1 0 1 0 0 0 1
1 0 0 1 0 1 0 1 1 0
1 0 0 1 0 1 1 0 1 0
0 1 1 0 1 0 0 1 0 1
0 1 1 0 0 1 0 0 1 0
0 1 1 0 0 1 1 0 0 1
0 0 0 0 1 0
0 0 1 0 0 1
1 0 0 1 0 1
0 1 1 0 1 0
0 0 0 0 0 1
0 0 0 1 1 0
AMEM
OMEM
Die Adressierschaltung (SCAN) besteht im wesentlichen aus einem Modulo-8-Zähler, der sequentiell und gleichzeitig die Leitungen der beiden ROM's mit einer Rate adressiert, die achtmal höher ist als diejenige der Taktsignale CK. Bei der Zahl 0 adressiert der Zähler die Zeile (1) der Speicher, bei der Zahl 1 adressiert er die Zeile (2) usw. bis zur Zahl 5. Bei der
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030020/0 5
Zahl 6 lädt der Zähler die Eingabe- und Ausgaberegister neu, genauso wie das Taktsignal CK in der PLA der Fig. 1. Bei der Zahl 7 stellt der Zähler das Pufferregister REG1 zurück.
Ein Ausführungsbeispiel der Adressierschaltung (SCAN) ist in Fig. 4 gezeigt und enthält einen 3-Bit-Zähler CP, zwei logische Schaltungen AND1 und AND2 und einen Inverter I. Die Schaltung AND2 liefert die logischen Daten für die Rückstellung des Registers REG1, die später noch zu beschreiben ist. Die Ausgabe von AND1 liefert das Taktsignal CK. Der Zähler CP wird durch ein Signal CK1 hochgeschaltet, das achtmal schneller erzeugt wird als das Signal CK.
Wenn die vom Speicher AMEM an die Eingänge des Vergleichers !angelegten Bits mit "Ri" und die an den anderen Eingang des Vergleichers angelegten Bits mit "Ii" bezeichnet werden, dann ergibt sich als Vergleichsergebnis M = 1, wenn
Π (Ri Ii + Ri) =1 (1)
Jetzt, Ri Ii + Ri = Ri Ii + Ri (Ii + ΪΤ) = Ri Ii + Ri Ii + rT ΪΙ = Ri Ii + Ri Ii + Rl Ii + Rl ΪΤ = (Ri + Ri) Ii + (Ii + ΪΤ) Ri = Ii + Ri . = IT . Ri
Die Beziehung (1) kann auch geschrieben werden als Π (Ri + Ii) = 1
Die Schaltung in Fig. 5 übernimmt diese Funktion. Da die wahren und die Komplementausgänge an den Verriegelungsschaltungen L1 , L2, QO, Q1, Q2 zur Verfügung stehen, kann die Funktion TL durch einfaches Invertieren dieser Ausgänge ausgeführt werden. Zur Ausführung der Funktion Ii.Ri und der Funktion AND wurden die logischen Schaltungen mit der Bezeichnung ÄT bis A1O zu- I
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_ _ 2 9 A Ü 6 5 3
samen mit einer Schaltung vorgesehen, die die Bezeichnung A11 trägt und die logische UND-Funktion übernimmt. Sobald der Ausgang M = 1 ist, wird der Inhalt des Registers REG1 fortgeschrieben. Dieser Inhalt wird nun an das Ausgaberegister (QO, Q1, Q2) übertragen, nachdem alle Wortpositionen im Speicher AMEM von der Schaltung SCAN abgefragt wurden.
Ein Ausführungsbeispiel des Registers REG1 ist in Fig. 6 gezeigt. Das Register besteht im wesentlichen aus Schaltungen, die die logische Funktion AND übernehmen. Einige dieser Schaltungen mit der Bezeichnung A12 bis A17 dienen als Torschaltungen, die durch M geöffnet werden. Die anderen Schaltungen sind paarweise zu bistabilen Verriegelungsschaltungen B1 bis B6 zusammengeschaltet, die an den Ausgängen von den Schaltungen A12 bis A17 geladen und vom Ausgang der oben erwähnten Schaltung AND2 zurückgestellt werden.
Die Speicher AMEM und OMEM werden gleichzeitig von demselben Adressgenerator adressiert und können demzufolge zu einem Element kombiniert werden.
Das oben beschriebene Ausführungsbeispiel kann auch für andere Anwendungen eingesetzt werden, ohne die Hardware in irgendeiner Weise verändern zu müssen. Lediglich der Inhalt der Speicher muß geändert werden.
Wenn z. B. angenommen wird, daß die gewünschte Funktion diejenige eines Schieberegisters mit drei Bitpositionen (QO, Q1 , Q2) ist, dann würde der Eingang 12 zum Laden von Daten in das Register benutzt und der Eingang 11, um die Daten nach rechts zu schieben (s. Abbildung 7). Wenn 11 niedrig ist, werden die neuen Daten in QO geladen, der Inhalt von QO wird nach Q1 übertragen und derjenige von Q1 nach Q2. Wenn 11 hoch ist, bleibt der Inhalt des Registers unverändert.
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2 9 ^ ü 6 5 3
Fig. 8 zeigt eine herkömmliche PLA, die die gewünschte Schieberegisterfunktion übernehmen kann. Ein Vergleich zwischen dieser Figur und der Fig. 1 zeigt, daß die Matrizen AM und OM geändert werden müssen, d. h. ein wesentlicher Teil der Schaltung, um den Zwei-Weg-Zähler in ein Schieberegister zu verwandeln.
Nach der vorliegenden Erfindung verlangt diese Funktionsänderung jedoch lediglich die Änderung des Inhaltes der Speicher AMEM und OMEM. Für die gewünschte Schieberegisterfunktion würden die Speicher gemäß der nachstehenden Tabelle geladen.
TABELLE 4
L1 L1 L2 L2 AMEM QO Q1 Q1 Q2 Q2 J OMEM QO K J Q1 K J Q2 K
0 1 0 1 0 0 0 0 0 0 1 0 0 0 0
1 0 0 1 QO 0 0 0 0 0 1 0 0 0 0 0
(D 0 0 0 1 0 1 0 0 0 0 0 0 0 1 0 0
(2) 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0
(3) 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 1
(4) 0 0 0 1 1 0 1 0 0 0 0 0 0 0 1 0
(5) 0
(6) 0
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0 I 0 0 2 0 / 0 B 7 U

Claims (4)

  1. PATENTANSPRÜCHE
    ^1J Programmierbare logische Anordnung mit einer UND- und einer ODER-Matrix sowie einem Rückkopplungspfad und Ein- und Ausgaberegistern sowie Pufferspeicher, dadurch gekennzeichnet,
    daß die UND- und ODER-Matrix als Lese-Schreibspeicher ausgeführt sind, die mit einer gemeinsamen Schaltung (SCAN) zur sequentiellen und zyklischen Adressierung und zum Rückstellen der zugeordneten Register (REG1) verbunden sind,
    daß der UND-Matrix (AMEM) ein Vergleicher (COMPAR) nachgeschaltet ist, der mit Verriegelungsschaltungen (QO bis | Q2) verbunden ist, die ihrerseits mit dem der ODER-Matrix (OMEM) nachgeschalteten Register (REG1) verbunden sind, und daß der Vergleicher außerdem von vorgeschalteten Ver- j riegelungsschaltungen (L1, L2) gesteuert wird, an denen Funktionsbits (z. B. INC, DEC) anliegen.
  2. 2. Programmierbare logische Anordnung nach Anspruch 1, dadurch gekennzeichnet,
    daß die Adressierschaltung (SCAN) aus einem Modulo-8-Zähler besteht, der sequentiell und gleichzeitig die Leitungen der beiden Speichermatrizen mit einer Rate adressiert; die achtmal höher ist als diejenige der anliegenden Taktsignale (CK).
  3. 3. Programmierbare logische Anordnung nach den Ansprüchen 1 und 2,
    dadurch gekennzeichnet,
    daß die Adressierschaltung (SCAN) aus einem 3-Bit-Zähler (CT) und zwei logischen Schaltungen (AND1 und AND2) sowie einem Inverter (I) besteht,
    daß die zweite UND-Schaltung (AND2) die logischen Signale für die Rückstellung des Registers (REG1) liefert und
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    daß die erste UND-Schaltung (AND1) das Taktsignal (CK) liefert, das ein Achtel der Frequenz des Taktsignals
    (CK1) hat.
  4. 4. Programmierbare logische Anordnung nach den Ansprüchen 1 bis 3,
    dadurch gekennzeichnet,
    daß die Speicher der UND-Matrix und der ODER-Matrix
    (AMEM und OMEM) gleichzeitig von einem gemeinsamen Adressgenerator (Fig. 4) adressierbar sind.
    FR 978 008
    030020/0574
DE19792940653 1978-10-31 1979-10-06 Programmierbare logische anordnung Withdrawn DE2940653A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
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JP (1) JPS5561145A (de)
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GB (1) GB2034090B (de)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4431928A (en) * 1981-06-22 1984-02-14 Hewlett-Packard Company Symmetrical programmable logic array
JPS5919367A (ja) * 1982-07-26 1984-01-31 Toshiba Corp メモリ付ゲ−トアレイ
US4661922A (en) * 1982-12-08 1987-04-28 American Telephone And Telegraph Company Programmed logic array with two-level control timing
USRE34363E (en) * 1984-03-12 1993-08-31 Xilinx, Inc. Configurable electrical circuit having configurable logic elements and configurable interconnects
US4625130A (en) * 1984-05-30 1986-11-25 Burroughs Corporation Mask signal generator
US4642487A (en) * 1984-09-26 1987-02-10 Xilinx, Inc. Special interconnect for configurable logic array
US4766532A (en) * 1985-04-30 1988-08-23 International Business Machines Corporation Sequential array logic
US4703206A (en) * 1985-11-19 1987-10-27 Signetics Corporation Field-programmable logic device with programmable foldback to control number of logic levels
US5042004A (en) * 1986-03-06 1991-08-20 Advanced Micro Devices, Inc. Programmable logic device with subroutine stack and random access memory
US5367208A (en) * 1986-09-19 1994-11-22 Actel Corporation Reconfigurable programmable interconnect architecture
US5451887A (en) * 1986-09-19 1995-09-19 Actel Corporation Programmable logic module and architecture for field programmable gate array device
JPH01108373U (de) * 1988-01-14 1989-07-21
US5081375A (en) * 1989-01-19 1992-01-14 National Semiconductor Corp. Method for operating a multiple page programmable logic device
US4972105A (en) * 1989-09-22 1990-11-20 The U.S. Government As Represented By The Director, National Security Agency Programmable configurable logic memory
US5055712A (en) * 1990-04-05 1991-10-08 National Semiconductor Corp. Register file with programmable control, decode and/or data manipulation
US5302865A (en) * 1993-02-16 1994-04-12 Intel Corporation High-speed comparator logic for wide compares in programmable logic devices
KR0120579B1 (ko) * 1994-07-14 1997-10-30 김주용 리 프로그램가능한 프로그램어블 로직 어래이

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3983538A (en) * 1974-05-01 1976-09-28 International Business Machines Corporation Universal LSI array logic modules with integral storage array and variable autonomous sequencing
DE2455178C2 (de) * 1974-11-21 1982-12-23 Siemens AG, 1000 Berlin und 8000 München Integrierte, programmierbare Logikanordnung
IT1063025B (it) * 1975-04-29 1985-02-11 Siemens Ag Disposizione circuitale logica integrata e programmabile
US4153943A (en) * 1977-08-12 1979-05-08 Honeywell Inc. High speed I/O for content addressable type memories

Also Published As

Publication number Publication date
FR2440657A1 (fr) 1980-05-30
GB2034090B (en) 1982-07-07
JPS5561145A (en) 1980-05-08
JPS6234182B2 (de) 1987-07-24
US4348737A (en) 1982-09-07
GB2034090A (en) 1980-05-29
FR2440657B1 (de) 1982-09-17

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