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DE2520190A1 - Verfahren zur herstellung eines festwertspeichers - Google Patents

Verfahren zur herstellung eines festwertspeichers

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Publication number
DE2520190A1
DE2520190A1 DE19752520190 DE2520190A DE2520190A1 DE 2520190 A1 DE2520190 A1 DE 2520190A1 DE 19752520190 DE19752520190 DE 19752520190 DE 2520190 A DE2520190 A DE 2520190A DE 2520190 A1 DE2520190 A1 DE 2520190A1
Authority
DE
Germany
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source
drain
zones
gate
ions
Prior art date
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Withdrawn
Application number
DE19752520190
Other languages
English (en)
Inventor
Glen Trenton Cheney
John Richard Edwards
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AT&T Corp
Original Assignee
Western Electric Co Inc
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Filing date
Publication date
Application filed by Western Electric Co Inc filed Critical Western Electric Co Inc
Publication of DE2520190A1 publication Critical patent/DE2520190A1/de
Withdrawn legal-status Critical Current

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
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    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
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    • Y10S148/106—Masks, special

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  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Description

BLUMBACH - WESER · BERGEN · KRAMER ZWIRNER - HIRSCH
PATENTANWÄLTE IN MÜNCHEN UND WIESBADEN
Postadresse München: Patentconsult 8 München 60 Radedcestraße 43 Telefon (089)883603/883604 Telex 05-212313 Postadresse Wiesbaden: Patentconsult 62 Wiesbaden Sonnenberger Straße 43 Telefon (06121) 562943/561998 Telex 04-186237
Western Electric Company, Incorporated Cheney 6-1
New York, N. Y., USA
Verfahren zur Herstellung eines Festwertspeichers
Die Erfindung betrifft ein Verfahren zur Herstellung eines Festwertspeichers (der gemäß dem im englischsprachigen Raum verwendeten Begriff read-only memory auch Nur-Lese-Speicher genannt wird); mit einer Matrixanordnung betriebsfähiger Feldeffekttransistoren mit isoliertem Gate CIGFET's) und je einer Source- und einer Drain-Zone an einer Oberfläche eines Halbleitersubstrates, bei dem dünne Gate-Oxidschichten über Kanalzonen zwischen benachbarten Source- und Drainzonen erzeugt werden, eine dicke Isolierschicht über einem Hauptteil der restlichen Oberfläche gebildet wird, und parallele Gate-Elektroden hergestellt werden, die je quer zur Source-Drain-Zonenar.ordnung verlaufen und über der dicken Isolierschicht und aufeinander^olgenden Gate-Oxidschichten liegen.
Die Bedeutung der Technologie integrierter Schaltungen ist weit-
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gehend auf ihre Einfachheit und Wirtschaftlichkeit zurückzuführen, und deshalb wird beträchtliche Arbeit in. die Entwicklung von integrierten MOS-^etal-oxide-semiconductor = Metall-Oxid-Halbleiter) Schaltungen gesteckt. Bei solchen Schaltungen werden als aktive
Bauelementekomponenten unipolare Transistoren verwendet, die als IGFET's (insulated gate field effect transistor) oder MOS-Transistoren bekannt sind. IGFET's verwendende MOS-Schaltungen werden
inzwischen in zahlreichen digitalen Anlagen weitläufig verwendet, und zwar sowohl für Logik- als auch Speicheranwendungen, und sie werden aufgrund ihrer leichten Herstellbarkeit oft solchen Schaltungen vorgezogen, für welche herkömmliche bipolare Transistoren verwendet werden.
Das aktive IGFET-Bauelement ist typischerweise festgelegt durch getrennte Source- und Drainzonen an der Oberfläche eines Plättchens, wobei sich zwischen diesen eine Kanalzone befindet, über welcher eine dünne Gate-Oxidschicht und eine Gate-Elektode liegen. Bekanntlich wird das Leiten zwischen den Source- und Drainzonen, das in einer Transistorwirkung resultiert, durch die darüberliegende
Gate-Elektrode gesteuert. Da die Diffusionsschritte zur Festlegung der Source- und Drainzonen, die Oxidationsschritte und die
Metallisierung alle relativ einfach und unkompliziert sind, werden diese Schaltungen zunehmend vorgezogen, speziell für Digitalschaltungen, für welche eine beträchtliche Komponentenvervielfachung erforderlich ist.
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Eine Klasse digitaler Schaltungen, die Festwert- oder Nur-Lese-Speicher, weisen eine Matrixanordnung von Speicherelementen auf, die je permanent kodiert sind, um entweder eine digitale "1" oder eine "O" zu speichern. Festwertspeicher sind wohl bekannt und umfassen einen IGFET an jedem Matrixkreuzungspunkt, wobei jeder IGFET auf das Anlegen koinzidenter Spannungen hin leitend oder nichtleitend gemacht werden kann, was davon -abhängt, ob man eine "1" oder 11O" festschreiben will. Wie es beispielsweise in dem Buch "MOSFET in Circuit Design" von Crawford, McGraw-Hill, 1967, Seiten 113 - 118 beschrieben ist, wird der leitende IGFET in üblicher Weise mit einem über der Kanalzone liegenden dünnen Gate-Oxid hergestellt, wohingegen die nichtleitenden IGFET1s, die typischerweise zur Festlegung einer "0" kodiert sind, ein dickes Oxid über der Kanalzone aufweisen. Dieser Aufbau ist bequem, da in MOS-Schaltungen ein dickes Oxid verwendet wird, um den größten Teil der Plattchenoberflache zu bedecken; es isoliert wirksam die Gate-Elektrode und hindert sie daran, ein Leiten zu induzieren.
Da der Hauptvorzug von MOS-Festwertspeichern in deren Einfachheit und Wirtschaftlichkeit liegt, wären jegliche Modifikationen von großem Vorteil, welche die Einfachheit weiter vergrößern, mit welcher diese hergestellt und verwendet werden können. Man konnte beobachten, daß solche Speicher je für die spezielle Verwendung, welcher sie zugeführt werden sollen, "zugeschneidert" werden müssen. D. h., bevor irgendeine Schaltung hergestellt werden kann,
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muß man wissen, wie sie zu kodieren ist, um die Stellen festzulegen, an welchen die dünnen Gate-Oxide einzufügen oder wegzulassen sind. Als praktische Folge erreichen speziell kodierte Festwertspeicher oft nur relativ kleine Produktionszahlen. Könnte ein Allzweck-Festwertspeicher hergestellt werden, der sich leicht zuverlässig kodieren läßt, könnten beträchtliche Produktionsein- . sparungen verwirklicht werden.
Das obige Problem wird erfindungsgemäß mit einem Verfahren der eingangs genannten Art gelöst, das dadurch gekennzeichnet ist, daß die Anordnung dadurch kodiert wird, daß der unmittelbar über der dünnen Gate-Oxidschicht eines ausgewählten IGFET liegende Teil ofer Gate-Elektrode entfernt wird, ohne die Gate-Elektrode zu zertrennen.
Ein Vorteil der Erfindung besteht darin, daß ein Festwertspeicher durch auf Anfrage stattfindendes Programmieren einer Allzweck-Speicheranordnung zuverlässig kodiert werden kann.
Ein weiterer Vorteil der Erfindung besteht in der Verkleinerung der Anzahl Masken, die während der Bearbeitung einer Festwertspeicheranordnung erforderlich sind.
Ein zusätzlicher Vorteil der Erfindung besteht darin, daß kurze Herstellungszeiten für Festwertspeicher erreicht und dadurch beträchtliche Produktionseinsparungen verwirklicht werden.
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Ein weiterer Vorteil der Erfindung besteht darin, daß ein mittels flexibler Maske programmierbarer Festwertspeicher erreicht ist.
In der Zeichnung zeigen:
Fig. 1 eine schematische Darstellung eines bekannten MOS-Festwertspeichers;
Fig. 2 eine Ansicht längs der Linie 2-2 in Fig. 1;
Fig. 3 eine schematische Ansicht eines teilweise fertiggestellten MOS-Festwertspeichers entsprechend einer erfindungsgemäßen Ausführungsform;
Fig. 4 eine Ansicht längs der Linie M--4 in Fig. 3;
Fig. 5 eine Ansicht der Schaltung der Fig. 3 nach der Kodierung; und
Fig. 6 eine Ansicht längs der Linie 6-6 in Fig. 5.
Entsprechend einer erfindungsgemäßen Ausführungsform wird ein Festwertspeicher oder Nur-Lese-Speicher dadurch hergestellt, daß eine Parallelanordnung von Source- und Drain-Zonen an der Oberfläche eines Kalbleitersubstrates gebildet wird, dünne Gate-Oxid-Schichten in Reihen quer zu den Source- und Drainstreifen angeordnet werden und eine Vielzahl von Gate-Elektrodenstreifen gebildet wird , die ebenfalls quer zu den Source- und Drainstreifen
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verlaufen und je über aufeinanderfolgenden dünnen Gate-Oxidschichten liegen. Diese Struktur legt eine Matrixanordnung von IGFET' s fest, in welcher der IGFET an jedem Kreuzungspunkt betriebsfähig ist. Die Anordnung wird dann dadurch kodiert, daß Öffnungen in die Gate-Elektrodenstreifen geätzt werden, um die dünnen Gate-Oxidschichten an Stellen freizulegen, an welchen eine "O" festgelegt werden soll. Unter Verwendung von Ionenimplantationstechnologie werden Dotierstoffionen durch die freiliegenden Gate-Oxidschichten geschossen, um im darunterliegenden Halbleiter eine Oberflächeninversionsschichtleitung zu verhindern.
Um ein Leiten beim Anlegen von Spannungen zu verhindern, erzeugen die eingeschossenen Ionen vorzugsweise einen Leitungstyp im Halbleiter, der dem der Source- und Drainzonen entgegengesetzt ist, wobei nach dem Implantieren keine Diffusion oder Ausheizung stattfindet. Das dicke Oxid und die die nichtfreigelegten Zonen der Anordnung bedeckende Metallisierung schirmen das restliche Substrat von der Ionenimplantation ab. Der Hauptvorteil dieses Aufbaus besteht darin, daß MOS-Speicherschaltungen in gleichförmiger Weise in Massenproduktion hergestellt, für zukünftige Verwendung gelagert und danach für speziell beabsichtigte Zwecke kodiert werden können.
Es werden nun die Fig. 1 und 2 betrachtet, in welchen schematisch, ein Teil eines bekannten MOS-Festwertspeichers dargestellt ist,
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welcher ein η-leitendes Halbleiterplättchen 10 aufweist, das an einer Oberfläche eine Vielzahl p-leitender Halbleiterstreifen 11, 12 und 13 umfaßt. Eine dicke Oxidschicht IH bedeckt einen Hauptteil des Plättchens. Quer zu den Halbleiterstreifen erstreckt sich eine Vielzahl von Gate-Elektrodenstreifen 15. An bestimmten Stellen zwischen den Halbleiterstreifen ist eine Vielzahl dünner Oxidschichten 17 angeordnet.
Es sei angenommen, daß es sich bei dem Halbleiterstreifen 12 um eine Sourcezone, bei den Streifen 11 und 13 um Drainzonen und bei der η-leitenden Halbleiteroberfläche zwischen den Zonen 11, 12 und 13 um eine potentielle Kanalzone handelt. Jede Stelle, an welcher ein Gate-Elektrodenstreifen eine Kanalzone kreuzt, stellt einen potentiellen IGFET zur Speicherung eines Informationsbits an einem Matrixkreuzpunkt dar.
Möchte man am Kreuzungspunkt eine digitale "1" speichern, wird eine dünne Gate-Oxidschicht 17 gebildet, die eine IGFET-Leitung erlaubt, während für den Fall, daß eine digitale "0" zu speichern ist, die Oxidschicht ausreichend dick ist, um eine hohe Schwellenwertspannung zu erzeugen, so da:2> eine Oberf lächenkanalleitung auf der Grundlage normaler Gate-Elektrodenpotentiale verhindert ist. Die dünnen Gate-Oxidschichten 17 werden typischerweise durch Ätzen und erneutes Oxidieren hergestellt.
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Im dargestellten Beispiel kann man jeden Drainzonenstreifen 11 und 13 als Matrixspalte und jeden Gate-Elektrodenstreifen als Matrixreihe betrachten. Bei η Gate-Elektroden und m Drainstreifen sind η χ m Kreuzungspunkte und eine gleiche Anzahl potentieller IGFETS vorhanden. Fig. H zeigt zwei Reihen und zwei Spalten, wobei vier IGFET-Stellen 20, 21, 22 und 23 gebildet sind. Nimmt man an, daß der Speicher so kodiert werden soll, daß die Stellen 20 und 2 3 "l"-en und die Stellen 21 und 22 "0"-en speichern, dann befinden sich dünne Gate-Oxidschichten 17 an den Stellen 20 und 23, nicht jedoch an den Stellen 21 und 22, wie es gezeigt ist. Bei einer geeigneten Vorspannung an der Source-Zone 12 sind gleichlaufende Eingangsspannungen an den Gate- und Drainstreifen ausreichend, um ein Leiten zu bewirken, wenn eine "1" gespeichert worden ist. Demzufolge ergeben Eingangsspannungen am Drainstreifen 11 und am Gate-Elektrodenstreifen 15 eine große Ausgangsspannung am Drainstreifen 11, da an der Stelle 20 aufgrund der gespeicherten "1" eine IGFET-Leitung besteht. Eine Eingangsspannung am Drainstreifen 13 ergibt auf eine Gatespannung am Gatestreifen 15 hin keine entsprechend hohe Ausgangsspannung, da an der Stelle 21 eine "0" gespeichert worden ist.
Aus obigem erkennt man, daß der bekannte Festwertspeicher zu jenem Zeitpunkt kodiert werden muß, zu welchem der photolithographische Schritt die dünnen Gate-Dielektrikumszonen festlegt. Gemäß vorliegender Erfindung kann der in den Fig. 3 bis 6 gezeigte
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Festwertspeicher fast vollständig hergestellt, bis zum Bedarf gelagert und dann für den beabsichtigten Zweck geeignet kodiert werden.
Es werden nun die Fig. 3 und H betrachtet. Die Festwertspeicher-Matrixanordnung wird zunächst im wesentlichen auf dieselbe Weise hergestellt, wie es den Fig. 1 und 2 entspricht, mit der Ausnahme, daß an allen Kreuzungspunkten potentiell betriebsfähige IGFET's festgelegt werden. D. h., dünne Gate-Oxidschichten 17A werden an allen IGFET-Stellen gebildet und metallisiert, und zwar ohne Rücksicht darauf, ob schließlich eine "1" oder eine 11O" gespeichert werden soll. Nach dieser im wesentlichen vollständigen Herstellung werden die Bauelemente gelagert, bis sich eine spezielle Verwendung herausgestellt hat.
Als nächstes werden die Fig. 5 und 6 betrachtet und insbesondere Fig. 6. Die Matrixanordnung wird dadurch kodiert, daß sie zunächst mit eine Photolackschicht 25 bedeckt wird. Als nächstes wird eine Maske gebildet, die Öffnungen an denjenigen Stellen aufweist, welche der Kodierung von digitalen "0"-en entsprechen. Gemäß üblichen photolithographischen Belichtungs- und Ätzmethoden wird die Maske mit der Anordnung ausgerichtet, der Photolack belichtet und entwickelt und die Gate-Elektrode an Stellen 2IA und 22A, die den Stellen digitaler "0"-en entsprechen, geätzt. Das Ätzen der Gate-Elektrode legt Öffnungen 2 6 in dieser fest,
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welche die Elektrode nicht zertrennen, welche aber die darunterliegenden Gate-Oxidschichten 17A vollständig freilegen.
Als nächstes werden η-Leitung ergebende Dotierstoffionen in die gesamte obere Oberfläche der Anordnung implantiert, um eine Oberflächenkanalleitung zwischen benachbarten Source- und Drainzonen und damit einen IGFET-Betrieb an der "O"-Steile zu verhindern, wenn die Gate- und Drainelektroden mit Energie beaufschlagt werden. Natürlich ist es nicht erforderlich, die implantierte Kanalzone vollständig nichtleitend zu machen; es ist lediglich wichtig, daß der Schwellenwert der Oberflächenkanalleitung auf einen Wert erhöht wird, der oberhalb derjenigen Spannung liegt, welche durch die nächstliegende Gate-Elektrode zugeführt wird. Während der Implantation maskieren der Photolack 2 5 } die Gate-Elektrodenstreifen und das dicke Oxid 14 die restliche obere Oberfläche des Halbleiterplättchensubstrates gegenüber den gestrahlten Ionen.
Es wurde festgestellt, daß bei Verwendung einer flachliegenden Phosphorionenimpli.ntierung in n-Si-Substrate die Ionenimplantierung die Schwellenwertspannung für eine Leitung um einen Betrag erhöht, der etwa durch die Gleichung
gegeben ist, wobei D die effektive implantierte Ionendosis in
2
Ionen/cm bedeutet, q die Ladung eines Elektrons, £ die Dielektri·
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zitätskonstante von Si, T die Oxiddicke und Δν τ die Erhöhung der Schwellenwertspannung. Man hat ferner gefunden, daß bei einem 1 500 8 dicken Gatedielektrikum und einer mit einer Energie von
14 2 50 keV zugeführten Ionendosis von 10 Ionen/cm ein aV_ von -22 V auftrat, was eine wesentlich größere Schwellenwertspannungserhöhung darstellt, als sie erforderlich ist, um jegliche Transistorleitung aufgrund von Gate- und Drainspannungen, wie sie normalerweise bei MOS-Technologie mit niedriger Schwellenwertspannung zugeführt werden, zu verhindern.
Ionenimplantxerungsgerate und Methoden für deren Verwendung sind zur Genüge bekannt, so daß eine Erläuterung von deren Aufbau und Verwendung nicht erforderlich ist. Die verwendeten Energiewerte sollten genügend groß sein, um ein Durchdringen des dünnen Gate-Oxids zu ermöglichen, bei welchem es sich typischerweise um Siliciumdioxid mit einer Dicke von etwa 1 500 8 handelt. Sie sollten aber nicht so groß sein, daß die Hauptwirkung der Ionen in einer in das Siliciumsubstrat hineinreichenden Tiefe von 2 Mikrometer oder mehr liegt. Unter Berücksichtigung dieser Überlegungen sollte der Energiewert praktisch im Bereich von 30 keV bis etwa 500 keV liegen. Die Ionendosis sollte natürlich obiger Gleichung genügen und
12 15 2 sollte in jedem Fall im Bereich von etwa 10 bis 10 Ionen/cm liegen.
Es sind viele Experimente unter Verwendung verschiedener Dosie-
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rungen und Energiewerte durchgeführt worden, und danach scheint es so, daß die Zerstörung der Siliciumoberflache aufgrund der Ionenimplantierung eine Hauptursache für die erhöhte Schwellenwertspannung sein kann. Daher hat es den Anschein, daß andere Strahlung als die von Dotierstoffionen verwendet werden kann, wie beispielsweise ein Elektronenstrahlen- oder Protonenstrahlenbündel oder Plasma hoher Energie. Außerdem fand man, daß das Bauelement nach der Ionenimplantierung nicht über 600° C erwärmt werden sollte. Ein solches Erwärmen bewirkt eine Diffusion der implantierten Dotierstoffe sowie anderer Dotierstoffe in dem Bauelement und eine Warmbehandlung der Siliciumoberflache, welche eine Heilung der Krislallbeschädigung bewirkt. Wenn die Photolackbeschichtung ausreichend dick ist, kann sie selbstständig das Bauelement gegenüber den implantierten Ionen maskieren. Man hat gefunden, daß eine Photolackmaske mit einer Dicke von 5 000 Ä eine zuverlässige Maskierung gegenüber einer Implantierung mit 50 keV ergibt , während eine Dicke von 10 000 K eine Maskierung gegenüber einer Implantierung mit 150 keV erzeugt.
Bei den MOS-Anordnungen, die hergestellt worden sind, ist Standard-Silicium-Stützleitertechnologie verwendet worden. Sowohl bei der dicken Oxidschicht als auch dem Gate-Dielektrikum handelt es sich um eine Doppelschicht aus Aluminiumoxid (Al2O3) und Siliciumdioxid (SiO-), wobei die Metallschichten durch eine Titan-, Palladium- und Goldmetallisierung bedeckt sind. Die Titan-, Palladium-
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und Goldschichten werden typischerweise durch Aufdampfen und Goldplattieren hergestellt, und zwar mit Dicken von etwa 1 000 8, 2 500 A* bzw. 2 Mikrometern. Verschiedene andere Bauelementeparameter, Bearbeitungsmaterialien und -methoden, Ätzmittelzusammensetzungen und dergleichen sind wohl bekannt und bedürfen keiner weiteren Erläuterung.
Es sind also zuverlässige MOS-Festwertspeicher beschrieben worden, die billige Massenproduktionsverfahren zulassen und durch relativ unkomplizierte Masken- und Ätzverfahren kodiert werden können. Bei der Beschreibung handelte es sich allerdings nur um ein erfindungsgemäßes Ausführungsbeispiel.
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Claims (1)

  1. blumbach · weser · bergen · kramer zwirner.h,rsch
    PATENTANWÄLTE IN MÖNCHEN UND WIESBADEN
    Postadresse München: Patentconsult 8 München 60 Radeckestraße 43 Telefon (089) 883603/883604 Telex 05-212313 Postadresse Wiesbaden: Patentconsult 62 Wiesbaden Sonnenberger Straße 43 Telefon (06121) 562943/561998 Telex 04-186237
    Western Electric Company, Incorporated Cheney 6-1
    New York, N. Y., USA
    Patentansprüche
    Verfahren zur Herstellung eines Festwertspeichers mit einer Matrixanordnung betriebsfähiger Feldeffekttransistoren mit isoliertem Gate (IGFET's) und je einer Source- und einer Drainzone an einer Oberfläche eines Halbleitersubstrates, bei dem
    dünne Gate-Oxidschichten über Kanalzonen zwischen benachbarten Source- und Drainzonen erzeugt werden,
    eine dicke Isolierschicht über einem Hauptteil der restlichen Oberfläche gebildet wird, und
    parallele Gate-Elektroden hergestellt werden, die je quer zur Source-Drain-Zonenanordnung verlaufen und über der dicken Isolierschicht und aufeinanderfolgenden Gate-Oxidschichten liegen, dadurch gekennzeichnet , daß die Anordnung dadurch kodiert wird, daß der unmittelbar über der dünnen Gate-Oxidschicht (17A) eines ausgewählten IGFET (21A, 22A) liegende
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    Teil der Gate-Elektrode (15) entfernt wird, ohne die Gate-Elektrode zu zertrennen.
    2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Matrixanordnung, zur Verhinderung einer Leitung zwischen ausgewählten Source- und Drainzonen mit Teilchen bestrahlt wird, wobei die Bestrahlung genügend energiereich ist, um durch die freiliegenden dünnen Gate-Oxidzonen
    (17A) hindurch in das Halbleitersubstrat (10) zu dringen, jedoch nicht genügend energiereich, um entweder die nicht entfernten Teile der Gate-Elektroden oder die dicke isolierende Schicht (1·+) zu durchdringen.
    3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Teilchen einen Leitungstyp bewirken, der
    eine OberfISchenkanalleitung zwischen benachbarten Source-
    und Drainzonen beim Anlegen einer Betriebsgatespannung behindert.
    H. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß es sich bei den Teilchen um Ionen handelt, die einen Leitungstyp bewirken, der dem der Source- (12) und
    Drain-(11, 13)Zonen entgegengesetzt ist.
    5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß im Rahmen des Entfernens der Gate-Elektroden mit
    509848/0760
    ty
    Ausnahme ausgewählter Stellen (21A, 22A) der Gate-Elektroden eine vollständige Maskierung vorgenommen und eine Ätzung dieser Stellen durchgeführt wird.
    6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß im Rahmen der Maskierung die Matrixanordnung mit einem ätzfesten Photolack (25) beschichtet wird, der für die auftreffenden Ionen im wesentlichen undurchlässig ist und dadurch ein Eindrirgen der Ionen außerhalb der ausgewählten dünnen Gate-Oxidzonen verhindert.
    7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß der Photolack wenigstens 5 000 8 dick ist.
    8. Verfahren nach Anspruch U, dadurch gekennzeichnet, daß die Ionen mit einer Energie von 30 bis 500 keV
    12 15
    geliefert werden und eine Dosis im Bereich von 10 bis 10
    2
    Ionen/cm bewirken.
    50 9848/07 60
DE19752520190 1974-05-09 1975-05-06 Verfahren zur herstellung eines festwertspeichers Withdrawn DE2520190A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US468422A US3914855A (en) 1974-05-09 1974-05-09 Methods for making MOS read-only memories

Publications (1)

Publication Number Publication Date
DE2520190A1 true DE2520190A1 (de) 1975-11-27

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Application Number Title Priority Date Filing Date
DE19752520190 Withdrawn DE2520190A1 (de) 1974-05-09 1975-05-06 Verfahren zur herstellung eines festwertspeichers

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JP (1) JPS5129845A (de)
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