DE2362098A1

DE2362098A1 - Integrierter logischer schaltkreis

Info

Publication number: DE2362098A1
Application number: DE2362098A
Authority: DE
Inventors: Gerald William Leehan
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1972-12-29
Filing date: 1973-12-14
Publication date: 1974-07-04
Also published as: GB1444237A; FR2212710A1; DE2362098C2; FR2212710B1; US3832574A; IT1001601B; JPS4999283A; CA1000809A; JPS548439B2

Description

BÖblingen, den 10, Dezember 1973 heb-aa

Anmelderin: ' International Bussines Machines

Corporation, Armonk, Ν.Ϊ. 10504

Amtliches Aktenzeichen Neuanmeldung Aktenzeichen der Anmelderins PI 972 017

Integrierter logischer Schaltkreis

Die Erfindung betrifft integrierte logische Schaltkreise und insbesondere integrierte logische' Schaltkreise aus Feldeffekttran-: sistoren mit isolierter Gateelektrode (IGPET), bei denen die auf dem gleichen Halblexterschaltungsplattchen oder Chip angeordneten FET's unterschiedliche Schweilwerteigenschaften haben.

Wenn man bisher einen einzigen logischen Schaltkreis oder eine einzige logische Stufe dazu benutzt hat, eine Anzahl nachfolgender logischer Stufen in einer integrierten logischen Schaltung anzusteuern, hing die Anstiegszeit des Ausgangssignals der ersten logischen Stufe vom fan out und der Aufladung der nachfolgenden Stufen ab. Dies geht auf die Aufladung der Koppelkapazität zurück, die auch die Kapazität zwischen den einzelnen Elektroden der Eingangs-FET's der nachfolgenden logischen Stufen mit umfaßt sowie die Kapazität der Metallisierung, die die Stufen miteinander verbindet, die diese Kapazität auf denjenigen FET hat, dessen Aufladegeschwindigkeit die Anstiegszeit beeinflußt.

In bekannten NOR-Schaltungen sind die Auflade- und Endladestromkreise für die Koppelkapazität mit einem gemeinsamen Ausgangsknotenpunkt der logischen. Schaltung verbunden. Somit wird der logische Ausgangsknotenpunkt durch die Koppelkapazität aufgeladen und damit werden Impulsanstiegszeiten am Knotenpunkt durch die

409827/107 6

Koppelkapazität beeinflußt.

Ferner ist es ganz allgemein bekannt, einen Chip oder ein HaIb*- leiterplättchen mit Feldeffekttransistoren aufzubauen, die unterschiedliche Schwellwerteigenschaften aufweisen, vergleiche US-PS 3 502 950, obgleich die Anwendung dieses Gedankens auf eine bestimmte Schaltung dort nicht offenbart ist. Ferner ist es an sich auch bekannt, Gate-Elektroden verschiedener Größe auf einem einzelnen Halbleiterplättchen oder Chip zu benutzen, wie dies beispielsweise in der US-PS 3 539 839 offenbart ist. In dieser Patentschrift werden jedoch die verschieden großen Gate-Elektroden dazu benutzt, die Kanalleitfähigkeit zu steuern und nicht die Schwellwertspannung des Feldeffekttransistors.

Aufgabe der Erfindung ist es also, eine integrierte logische Schaltung aufzubauen, in der die Anstiegs- und Abfallzeiten der Ausgangsspannung einer Treiberstufe vom fan out und der Belastung des Ausgangs unabhängig sind. Insbesondere soll eine derartige integrierte logische Schaltung mit einer Anzahl von Feldeffekttransistoren auf einem einzigen Halbleiterplättchen bestehen, wobei die einzelnen Feldeffekttransistoren unterschiedliche Schwellwertspannungen vorbestimmter Werte aufweisen.

Die Erfindung ist also auf eine integrierte logische Schaltung gerichtet, die auf einem einzigen Halbleiterplättchen eine Anzahl von Feldeffekttransistoren aufweist. Einer der FETVs hat eine erste Schwellwertspannung und ein weiterer FET hat eine andere Schwellwertspannung, wobei eine der Schwellwertspannungen größer ist als die andere. Die Schaltung ist so ausgelegt, daß die Gate-Elektroden der zwei Feldeffekttransistoren, die unterschiedliche Schwellwertspannungen aufweisen, mit demselben Knotenpunkt gekoppelt ist, der in diesem Fall der Ausgangsknotenpunkt der logischen Schaltung ist, so daß der Feldeffekttransistor mit der niedrigeren Schwellwertspannung immer vor dem Feldeffekttransistor mit der höheren Schwellwertspannung einschaltet. Ferner ist die Schaltung so angeordnet, daß der Feldeffekttransistor

Fi 972 017 409827/1076

mit der höheren Schwellwertspannung der Eingangs-FET der nachfolgenden logischen Stufe ist, während der Feldeffekttransistor mit der niedrigeren Schwellwertspannung einen Endladestromkreis für die auf der Koppe—«.apazitat befindliche Ladung liefert, die aus der Eingangskapazität der nachfolgenden Stufe und der Kapazität der Metallisierung der Koppelverbindung zwischen der logischen Schaltung und den nachfolgenden logischen Stufen besteht. Der Feldeffekttransistor mit der niedrigeren Schwellwertspannung ist zwischen dem logischen Ausgangsknotenpunkt einer bekannten Schaltung und dem logischen Ausgangsknotenpunkt der erfindungsgemäß aufgebauten Schaltung eingeschaltet und trennt somit diese beiden Knotenpunkte. Daher werden die Übergangszeiten, d.h. die Impulsanstiege- und Abfallzeiten des logischen Aüsgahgsknotenpunktes der bekannten Schaltungen kürzer gemacht, da sie durch die Koppelkapazität nicht beeinflußt sind. Der logische Ausgangsknotenpunkt der bekannten Schaltung wird jedoch in der erfindungsgemäßen Schaltung immer noch dazu benutzt; um die Spannungsimpulsflanken zu steuern, und somit werden also die Spannungsimpulsflanken, wie im Stand der Technik gesteuert, aber dabei nicht durch die Koppelkapazität beeinflußt, wie dies bisher der Fall war.

Zum Einschalten der nachfolgenden logischen Stufe wird die Koppelkapazität auf eine Spannung aufgeladen, die gleich der Spannung der Spannungsversorgung abzüglich der Gate-Source-Spannungen der beiden anderen FET's ist. Wird die Schwellwertspannung, d.h. die Gate-Söurce-Spannung für einen oder zwei FET's herabgesetzt, dann wird die Spannung, auf die die Koppelkapazität aufgeladen wird, erhöht, so daß dann auch die Spannung zur Darstellung der logischen Eins am Eingang der nachfolgenden Stufe erhöht wird.

Eine so ausgelegte Schaltung ist eine Hochleistungsschaltung, in der die Übergangszeiten, d.h. die Anstiegs- und Abfallzeiten des Ausgangssignals von der Belastung des Ausgangs ralativ unabhängig sind.

Ferner ist die Schaltung so ausgelegt/daß die hohe Leitfähig-

Fl 972 O17

409827/107 6

keit im Entladestromkreis nur während der Entladezeit der Schaltung wirksam ist, so daß RuheStromverbrauch nur in solchen Feldeffekttransistoren stattfindet, die eine geringe Leitfähigkeit aufweisen.

Die Erfindung wird nunmehr anhand von Ausführungsbeispielen in Verbindung mit den beigefügten Zeichnungen näher beschrieben, wobei die unter Schutz zu stellenden, einzelnen Merkmale der Erfindung in den nachfolgend angegebenen Patentansprüchen zu finden sind.

Dabei zeigt:

Fig. 1 ein Schaltbild einer bevorzugten Ausführungsform der Erfindung, und

Fig. 2 die Anordnung einer integrierten Schaltung

unter Verwendung der vorliegenden Erfindung.

Fig. 1 zeigt einen NOR-Schaltkreis gemäß der Erfindung. Die Eingangssignale für den NOR-Schaltkreis werden den Gate-Elektroden der FET's 2a bis 2n zugeführt. Wenn allen Gate-Elektroden der FET's 2a bis 2n eine logische Null zugeführt wird, d.h. wenn keine der Gate-Elektroden oberhalb ihrer Schwellwertspannung angesteuert wird, dann sind die FET's 4 und 6 eingeschaltet und die Spannung am Knotenpunkt A ist V = V - V. , wobei V₄ die Gate-Sourcespannung über FET 4 ist. Der als Diode geschaltete FET 8 ist gesperrt und der Kondensator 10, der die Koppelkapazität der Verbindung des Ausgangs der logischen Stufe 1 mit der nachfolgenden logischen Stufe N darstellt, wird von V_ßD über FET 6 aufgeladen. Wenn die Kapazität 10 voll aufgeladen ist, dann ist die über dieser Kapazität liegende Spannung größer als die Schwellwertspannung von FET 12, dem Eingangs-FET der logischen Stufe N, so daß FET.12 eingeschaltet wird. Die logische Stufe N ist ein NOR-Schaltkreis ähnlich Stufe 1 .

Fi 972 017 409827/1076

Der Kondensator 10 wird auf eine Spannung ν_Λ aufgeladen, die gleich V_DD - V₄ - Vg ist, wobei V. die Gate-Sourcespannung des FEi 6 ist. Diese Spannung reicht aus, um die Eingangs-FET's aller nachfolgenden-logischen Stufen einzuschalten. Die Schwellwertspannung von FET 4 und E¹ET 6 ist kleiner als die Schwellwertspannung von FET 2. Daher sind die Gate-Söurce-Spannungsabfälle über FET 4 und FET 6 kleiner, als es der Fall sein würde, wenn diese Feldeffekttransistoren die gleichen Schwellwertspannungen hätten wie Feldeffekttransistoren bei einer Technologie mit einem einzigen Schwellwert. Da das Ausgangssignal der logischen NOR-Schaltung an der Source-Elektrode des FET 6 auftritt, sieht man, daß für eine gegebene Spannung V _D für unterschiedliche Schwellwertspannungen der Spannungspegel für die logische Eins höher ist, als wenn alle FET¹S die gleiche Schwellwertspannung hätten.

Die Gate-Elektrode des FET 6 hat ein großes Verhältnis von Breite zu Länge, so daß die Ausgangsspannung an der Source^Elektrode des FET 6 dem Spannungsanstieg an seiner Gate-Elektrode folgt. Auf diese Weise ist der Spannungsanstieg vom fan-out und der Belastung durch die Koppelkapazität unabhängig.

Wird einer der Eingangs-FET's 2a bis 2n durch Anlegen einer Gate*- Spannung eingeschaltet, die größer ist als die Schwellwertspannung, dann nimmt die Spannung V am Knotenpunkt A unmittelbar ab und schaltet den FET 6 ab. Fernerhin wird ein Entladeströmkreis für die auf der Kapazität 10 befindliche Ladung über die Diode 8 und einer der Eingangs-FET's 2a bis 2n, die eingeschaltet sind, geschaffen. Die Entladung der Kapazität 10 senkt die Spannung an der Gate-Elektrode des FET 12 ab und schaltet diesen daher aus. - -

Das Verhältnis der Leitfähigkeit der FET's 2a bis 2n zur Leitfähigkeit des FET 4 ist so gewählt, daß V < V ₁₂ - V_TD ist, wobei bei V₁₂ die Schwellwertspannung des FET 12 und V die Schwellwertspannung der Diode 8 ist. Das ist nur möglich, wenn V ₁₂ > V_T ist. Dies wird erreicht, wenn das Hälbleiterplättchen so

^{FI 972} °¹⁷ - 409827/1076 "

ausgelegt ist, daß die FET's unterschiedliche Schwellwertkapazitäten aufweisen.

Die Leitfähigkeit der Diode 8 kann willkürlich groß gewählt werden, so daß die Entladung der Kapazität 10 durch die Leitfähigkeit der FET's 2a bis 2n bestimmt ist, die durch an ihren Gate-Elektroden angelegte EingangssignaIe eingeschaltet sind. Erhöht man die Leitfähigkeit der FET's 2a bis 2n, so erhöht sich damit auch die Interelektrodenkapazitäten der FET's. Da jedoch die Interelektrodenkapazität die vorhergehende Stufe nicht beeinflußt, wie bereits beschrieben, da die vorhergehende Stufe die gleiche ist wie die soeben beschriebene Stufe, können die FET's 2a bis 2n so ausgelegt werden, daß die Impulsabfallzeit einen optimalen Wert erhält, indem man diesen FET's hohe Leitfähigkeiten mit den sich daraus ergebenden großen Interelektrodenkapazitäten gibt, wobei man jedoch die normalen, damit ,verbundenen Nachteile erhält.

Die einzige im Ruhezustand verbrauchte Leistung geht auf den Stromfluß im FET 4 zurück, der mit niedriger Leitfähigkeit ausgelegt ist. Die FET's mit hoher Leitfähigkeit, z.B. FET 2a bis 2n und FET 8 sind nur während der Entladung der Kapazität 10 im Stromkreis eingeschaltet.

Die Arbeitsweise der Schaltung bleibt im wesentlichen unverändert, wenn man die FET's 2a bis 2n in einem Netzwerk aus einer Anzahl von in Reihe und parallel geschalteten Transistoren anbringt, die die logischen Funktionen NAND, ODER-UND-Inverter, UND-ODER-Inverter ausführen.

Fig. 2 zeigt die Anordnung einer integrierten Schaltung gemäß der vorliegenden Erfindung auf einem integrierten Halbleiterplättchen oder Chip. Die Anordnung ist mit dem Weinberger-Algorithmus verträglich, wie er in der US-PS 3 475 621 offenbart ist. Obgleich diese Anordnung etwas mehr Fläche benötigt als die Standard-NOR-Schaltung, kann die Schaltung als eine Treiberschaltung für Schaltungen außerhalb des Chips benutzt werden,, ca Fi 972 017 409827/1076

sie große außerhalb des Chips liegende. Kapazitäten ansteuern kann, ohne dadurch beeinflußt zu werden.

Die Flächen 10 stellen diffundierte Bereiche zur Bildung der Source- und Drain-Elektroden der in Fig. 1 dargestellten FET's dar. Die Verbindung mit den Source- und Drain-Elektroden werden durch Kontakte 16 hergestellt, während 18 die Metallisierung darstellt, die die Verbindungen innerhalb der Schaltungen bildet. Die gestrichteIten Bereiche stellen die Gate-Elektroden der verschiedenen FET's dar und sind mit den gleichen Bezugszeichen gestrichen bezeichnet, wie die entsprechenden Feldeffekttransistoren in Fig. 1.

^FI972°¹⁷ - 409827/107 6

Claims

'PATENTANSPRÜCHE

1. Integrierte logische Schaltung mit einer Anzahl Feldeffekttransistoren auf einem einzigen Halbleiterplättchen oder Chip, bei welchem mindestens zwei der Feldeffekttransistoren mit ihren Gate-Elektroden an einen gemeinsamen Knotenpunkt angeschlossen sind, dadurch gekennzeichnet, daß der erste (8) der i.undestens zwei der Anzahl von Feldeffekttransistoren eine erste Schwellwertspannung aufweist und daß der zweite (12) der mindestens zwei der Mehrzahl der Feldeffekttransistoren eine zweite Schwellwertspannung aufweist, wobei die zweite Schwellwertspannung größer ist als die erste Schwellwertspannung.

2. Integrierte logische Schaltung nach Anspruch 1, gekennzeichnet durch einen ersten Feldeffekttransistor (4), der mit seiner Gate-Elektrode mit einer ersten Spannungsquelle seiner Drain-Elektrode einer zweiten Spannungsquelle und seiner Source-Elektrode mit einem ersten Knotenpunkt (A) verbunden ist, durch einen zweiten Feldeffekttransistor, dessen Drain-Elektrode mit einer zweiten Spannungsque,lle (VDD) , dessen Gate-Elektrode mit dem ersten Knotenpunkt (A) und dessen Source-Elektrode mit einem zweiten Knotenpunkt (B) verbunden ist, durch einen dritten Feldeffekttransistor (8), dessen Gate- und Drain-Elektroden mit dem zweiten Knotenpunkt (B) und dessen Source-Elektrode mit dem ersten Knotenpunkt (A) verbunden ist und durch eine Anzahl von mit dem ersten Knotenpunkt verbundenen Eingarigsschaltmitteln (2) und einer Anzahl von Ausgangsvorrichtungen (N) jeweils einschließlich eines Eingangs-FET's (12), dessen Gate-Elektrode mit dem zweiten Knotenpunkt (B) verbunden ist, und dadurch, daß die Gate-Elektrodenbereiche des dritten FET (8) und der Eingangs-FETs (12) so aufgebaut sind, daß die Schwellwert-

Fi 972 017 409827/10 76'

spannung des dritten FET (8) kleiner ist als die Schwellwertspannung der Eingangs-FET's (12),

3. Integrierte logische Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Gate-Spannung der Eingangs-FET's (12) die Spannung über der Koppelkapazität zwischen dem zweiten Knotenpunkt (B) und dem Eingangs-FET (12) ist, wodurch die Koppelkapazität über den zweiten FET (6) aufladbar ist, wenn der zweite FET eingeschaltet ist, so,daß dann die. Eingangs-FET's (12) eingeschaltet werden und die Koppelkapazität über den dritten FET (8) und eine der Eingangsschaltmittel (2). entladen wird, wenn eines der

.- · Eingangsschaltmittel (2) eingeschaltet ist, wodurch die Eingangs-FET's abgeschaltet werden*

4. Integrierte logische Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß beim Einschalten der Eingangsschaltmittel (2) der zweite FET (6) abschaltet und der dritte FET (8) einschaltet.

5. Integrierte logische Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß das Verhältnis der Leitfähigkeit des ersten FET (4) zu den Eingangsschaltmitteln (2) derart gewählt ist, daß die Spannung am ersten Knotenpunkt (A) kleiner ist als die Schwellwertspannung des Eingangs-FET

(12) abzüglich der Gate-Source-Spannung des dritten FET

6. Integrierte logische Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß das Verhältnis von-Länge zu Breite der Gate-Elektrode des zweiten FET (6) relativ groß, wodurch die Spannung an der Source-Elektrode des zweiten FET (6) dem Spannungsanstieg am ersten Knotenpunkt folgt.

7. Integrierte logische Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß die Leitfähigkeit des dritten FET (8)

^FI·⁹⁷² °¹⁷ 4 0 9 8 2 7/1 076

hoch ist, so daß die Entladezeit der Koppelkapazität (10) eine Funktion der Leitfähigkeit der Eingangsschaltmittel (2) ist.

8. Integrierte logische Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Eingangeschaltmittel aus einer Anzahl von Feldeffekttransistoren (2a-2n) bestehen, die jeweils mit ihrer Drain-Elektrode mit dem ersten Knotenpunkt (A) verbunden sind und daß ein Eingangssignal an den Gate-Elektroden jedes der Anzahl der ΕΈΤ'β (2a-2n) zuführbar ist.

9. Integrierte logische Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Schwellwertspannung des ersten

(4) und zweiten FET's (6) unterschiedlich, von der Schwellwertspannung der Eingangsschaltmittel (2) ist, wodurch die Amplitude der logischen Eins am zweiten Knotenpunkt

(B) erhöht wird.

10. Integrierte logische Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Leitfähigkeit des ersten FET's (4) niedrig ist und daß die Leistung im Ruhezustand an diesem ersten FET verbraucht wird'.

11. Integrierte logische Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Eingangsschaltmittel aus einer Serienparallelanordnung eines FET-Netzwerks besteht.

12. Integrierte logische Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß die erste und zweite Spannungsquelle die gleiche Spannungsquelle (VDD) sind.

FI 972 017

409827/1076