DE3327260A1

DE3327260A1 - Schmitt-trigger

Info

Publication number: DE3327260A1
Application number: DE19833327260
Authority: DE
Inventors: Mikio Yokohama Koyama
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-07-30
Filing date: 1983-07-28
Publication date: 1984-02-09
Also published as: GB8320271D0; GB2124847B; DE3327260C2; GB2124847A; JPS5923915A; US4563594A

Description

83/87104 ⁵

Beschreibung:

Die Erfindung betrifft einen Schmitt-Trigger (eine Hystereseschaltung) mit Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs)·

Es sind verschiedene Typen von Schmitt-Triggern mit MOSFETs bekannt. Fig. 1 und 2 zeigen typische Beispiele für derartige bekannte Schmitt-Trigger.

Die in Fig. 1 gezeigte Schaltung beruht auf der vorveröffentlichten japanischen Patentbeschreibung No. 54-121051, die am 19. September 1979 offengelegt wurde. Die Schaltung enthält einen CMOS-Inverter 11, der aus p-Transistören P- und P2 sowie η-Transistoren KL und N₂ besteht, einen CMOS-Inverter 12, der aus komplementären Transistoren P. und N. besteht und an den Ausgang des Inverters 11 angeschlossen ist, und weitere Transistoren P₃ und N₃, die zu den komplementären Transistoren P- bzw. N- parallelgeschaltet sind und von dem Inverter 12 gesteuert werden.

Wenn eine Eingangsspannung V. von null Volt aus ansteigt, und wenn sie von V_QD Volt aus abfällt, werden die entsprechenden Widerstandsverhältnisse in dem Eingangs-CMOS-Inverter 11 durch die zusätzlichen Transistoren P, und No abhängig von einer Ausgangsspannung V des CMOS-Inverters 12 geändert, wodurch die Hysteresekennlinie realisiert wird.

Die Schaltung nach Fig. 1 arbeitet wie folgt: Es wird angenommen, daß die Schwellenspannungen der p-FETs und der n-FETs V _p bzw. V™ sind, die Durchlaßwiderstände der p-FETs P₁, P₃ und P₃ die Werte R -, R ₂ bzw. R ₃ haben, und die Durchlaßwiderstände der n-FETs N-, N₂

und N, die Werte R_n-, R_N2 bzw. R_n-, haben.

Wenn das Eingangssignal V. die Spannung V_QD Volt (z.B. 5 Volt) hat, sind die p-FETs P₁ und P₂ des Inverters 11 nicht-leitend, während die n-FETs N., und N₂ leitend sind. Daher beträgt die Ausgangsspannung V. des Inverters 11 null Volt, und die Ausgangsspannung V . des Inverters 12 beträgt V_DD Volt. Demzufolge ist der FET P₃ nichtleitend und der FET N₃ leitend.

V₁

TP

Wenn die Eingangsspannung V. von V_ßD auf abfällt, werden die p-FETs P. und P₂ eingeschaltet, so daß man folgende Ausgangsspannung V- des Inverters 11 erhält:

„ ^RNl*^RN3

^RN2

η 4. D 4. ρ 4- ^RN1 ^RN3 Rp₁ + Rp₂ + R_N2 + _ __

^RN1^+RN3

_DD

Die Ausgangsspannung V . wird solange auf V_QD gehalten, bis V- die Schwellenspannung V„ des Inverters 12 erreicht.

Der Durchlaßwiderstand jedes FETs ändert sich mit der Eingangsspannung V. , und wenn V- die Schwellenspannung v„ übersteigt, wird die Ausgangsspannung V . des Inverters 12 von V_DD auf null Volt invertiert. Die Eingangsspannung, die die Ausgangsspannung V . von V~_D auf null Volt invertiert, entspricht einer niedrigeren Schwellenspannung V., _T der Hystereseschaltung. Wenn die Eingangsspannung V. null Volt beträgt, leiten die p-FETs P₁ und P₂, während die n-FETs N₁ und N₂ nicht leiten. Somit hat V, eine Spannung von V_Dß Volt, und die Ausgangsspannung V _t beträgt null Volt. Zu dieser Zeit leitet der p-FET während der n-FET N₃ nicht leitet.

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Wenn die Eingangsspannung V. von null Volt an ansteigt, werden dann, wenn V. die Schwellenspannung V_TN der n-FETs N₁ und N₂ überschreitet, die FETs N- und N₂ eingeschaltet. Zu dieser Zeit ergibt sich folgender Wert für

^RN1 ⁺ %2

R_pl+Rp3 10

Rp₂ + R_N1

V₂. fällt bei Ansteigen der Eingangsspannung V. ab, und ά in

wenn V_A unter den Wert von V_p abfällt, invertiert der Inverter 12 die Ausgangsspannung V . von null Volt auf V_ßD Volt. Die Eingangsspannung zum Invertieren der Ausgangsspannung V , von null Volt auf V_DD Volt entspricht einer höheren Schwellenspannung V., der Hystereseschaltung. Durch geeignete Auswahl der Kanalbreite und der Kanallänge jedes der den Inverter 11 bildenden MOS-Transistoren, d.h. durch richtige Auswahl der Steilheit g jedes MOS-Transistors, ist ein Modifizieren der Hysteresekennlinie (der Schwellenspannungen und der Hysteresebreite) der Hystereseschaltung möglich.

Bei der oben beschriebenen bekannten Hystereseschaltung ist der Betrieb bei niedriger Spannung und hoher Arbeitsgeschwindigkeit schwierig, da der CMOS-Inverter 11 in der Eingangsstufe eine aus vier FETs P.., P₂, N- und N₂ bestehende Serienschaltung enthält, die an der Spannungsversorgung liegt. Außerdem hängen die Schwellenspannungen der Schaltung von den Durchlaßwiderständen der FETs P-, P₂, N- und N₂ ab, wenn von dem V_DD~Anschluß ein Strom durch den CMOS-Inverter 11 zum Masseanschluß fließt. Daher sind die Schwellcnspannungen der Schaltung besonders __c leicht Schwankungen unterworfen, die auf fertigungsbeding-

m · w ·

te Unterschiede der Bauelemente zurückzuführen sind.

Fig. 2 zeigt einen Schmitt-Trigger, wie er in der am
23. April 1982 offengelegten japanischen Patentbeschreibung No. 57-67319 dargestellt ist.

In Fig. 2 sind für gleiche Bauelemente die gleichen Bezugszeichen verwendet wie in Fig. 1. In der Schaltung
nach Fig. 2 liegt ein p-FET P₃ zwischen einem Verbindungsknoten 14 der p-FETs P₁ und P₂ und Masse. Ein n-FET N₃
liegt zwischen dem V_DD~Anschluß und einem Verbindungsknoten 15 der n-FETs N₁ und N₃. An den CMOS-Inverter 12 ist ein CMOS-Inverter 13 angeschlossen, und die komplementären FETs P₃ und N₃ werden durch den Inverter 13 gesteuert.

Wenn beim Betrieb der Schaltung V. =0 ist, leiten die p-FETs P₁ und P₂ , während die n-FETs N₁ und N₂ nicht leiten. Daher entspricht V . der Spannung V"_DD, der FET P₃ ist nicht-leitend, und der FET N₃ leitet. Daher wird das Potential am Knoten 15 auf V_nD - V__N angehoben. Wenn
V. von null Volt aus ansteigt und V„_N übersteigt, leiten die n-FETs N₁ und N₂. Jetzt beträgt das Potential am Knoten 15 V_DD - V™, so daß die Ausgangs spannung V. des Inverters 11 das Potential V_ßD hält. Folglich invertieren die Inverter 12 und 13 die Ausgangsspannung V .
nicht.

Wenn V. weiter ansteigt und beispielsweise 4 Volt erreicht, wird der Durchlaßwiderstand des FET N₁ minimal, und das Potential am Knoten 15 entspricht praktisch dem Massepotential, so daß sich auch V_A dem Massepontential annähert. Demzufolge invertieren die Inverter 12 und 13 die Ausgangsspannung V von V_DD Volt auf null Volt.
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• Wenn ν_±η = V_DD ist, hat V_QUt null Volt, so daß der FET Ρ, leitet. Das Potential am Knoten 14 wird daher auf

I ι
V_11nJ abgesenkt. Wenn dann V. von V_nri abfällt und den x-f j . * in uij

Wert V_DD - V_Tp erreicht, werden die p-FETs P₁ und p_ eingeschaltet. Da jedoch das Potential am Knoten 14 I ν_φρ| beträgt, weil der FET P-. leitet, wird V₂. auf null Volt gehalten. Daher invertieren die Inverter 12 und 13 die Spannung V , nicht. Wenn V. weiter abfällt und beispielsweise 1 Volt erreicht, wird der Durchlaßwiderstand des p-FETs P₁ minimal, so daß V_A auf V_QD ansteigt. Demzufolge invertieren die Inverter 12 und 13 die Spannung V . von null Volt auf V_nri Volt.

OUt DD

Ähnlich wie bei der Schaltung nach Fig. 1 ist ein Betrieb des in Fig. 2 dargestellten Schmitt-Triggers bei niedriger Spannung und hoher Arbeitsgeschwindigkeit schwierig, da eine Serienschaltung aus vier FETs verwendet wird. Allerdings hängt eine der Schwellenspannungen der Schaltung von dem Verhältnis der Durchlaßwiderstände der p-FETs P₁ und ρ ab, während die andere Schwellenspannung von dem Verhältnis der Durchlaßwiderstände der n-FETs IsL und N₂ abhängt, d.h., die Schwellenspannungen hängen ab vom Verhältnis der Durchlaßwiderstände der FETs des gleichen Kanaltyps. Aus diesem Grund sind auf fertigungsbedingte Unterschiede zurückzuführende Schwankungen der Schwellenwerte bei der Schaltung nach Fig. 2 weniger ausgeprägt als bei der Schaltung nach Fig. 1.

Der Erfindung liegt die Aufgabe zugrunde, einen Schmitt-Trigger zu schaffen, der weniger in Reihe geschaltete Transistoren als die bekannten Schaltungen aufweist, so daß ein Betrieb mit niedriger Spannung und hoher Arbeitsgeschwindigkeit möglich ist. Außerdom soll ein Schmitt-Trigger geschaffen werden, in welchem die fertigungsbedingten Schwankungen der Schwellenwerte unterdrückt werden,

Diese Aufgabe wird erfindungsgemäß durch die im Anspruch 1 angegebenen Merkmale gelöst.

Bei dem erfindungsgemäßen Schmitt-Trigger enthält ein MOS-Inverter in der Eingangsstufe ein Komplementärpaar aus einem ersten und einem zweiten MOS-Transistor, die mit ihren Gates zusammengeschaltet sind, um ein Eingangssignal zu empfangen, und er enthält eine Pufferschaltung, die zwischen die Drainanschlüsse des ersten und des zweiten MOS-Transistors geschaltet ist und ansprechend auf eine Potentialänderung an dem Drain des ersten oder des zweiten Transistors nach einer Verzögerung eine Potentialänderung an dem Drain des zweiten bzw. des ersten Transistors hervorruft. Außerdem sind ein zweiter MOS-Inverter, der abhängig von dem MOS-Inverter der Eingangsstufe-arbeitet, und eine Rückkopplungsschaltung vorgesehen, wobei die Rückkopplungsschaltung ansprechend auf den zweiten MOS-Inverter die Potentialänderung am Drain des ersten und/oder des zweiten Transistors unterdrückt.

Die Pufferschaltung enthält vorzugsweise ein Komplementärpaar aus parallelgeschalteten MOS-Transistoren, und der zweite MOS-Inverter enthält ein Komplementärpaar aus MOS-Transistoren, die mit ihren Gates an den Drainanschluß des ersten bzw. des zweiten Transistors angeschlossen sind.

Im folgenden werden Ausführungsbeispiele der Erfindung anhand der Zeichnung näher erläutert. Es zeigen:

Fig. 1 und 2 bekannte Schmitt-Trigger mit MOS-Transistoren,

Fig. 3 einen erfindungsgemäßen Schmitt-Trigger mit MOS-Transistoren ,
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.' Fig. 4 die Hysteresekennlinie der in Fig. 3 gezeigten

Schaltung, und

Fig. 5 bis 14 weitere Ausführungsformen der Erfindung. 5

Der in Fig. 3 dargestellte Schmitt-Trigger (Hystereseschaltung) nach der Erfindung enthält einen CMOS-Inverter 21 mit komplementären FETs P₁₁ und N₁₁, die mit ihren Gates zusammengeschaltet sind, um ein Eingangssignal V. zu empfangen. Die Source des FETs P₁₁ ist an den V_DD~Anschluß, die Source des FETs N₁₁ an Masse angeschlossen. Bei dieser Ausführungsform liegt eine Analogschaltanordnung 22 mit parallelgeschalteten komplementären FETs P₁2 und N₁₂ zwischen den in dem CMOS-Inverter miteinander zu verbindenden Drainanschlüssen D₁ und D₂ der FETs P₁₁ bzw. N₁₁. Die FETs P₁₂ und N₁₂ sind mit ihren Gates ebenfalls zusammengeschaltet, um die Eingangssignalspannung V. zu empfangen. Die Analogschaltanordnung 22 arbeitet als Pufferschaltung, um eine Potentialänderung an dem Drain des einen der FETs P₁₁ und N₁₁ mit Verzögerung auf den Drain des anderen FETs zu übertragen, und umgekehrt. Komplementäre FETs P₁₄ und N₁₄ bilden einen zweiten CMOS-Inverter 23, wobei der FET N₁₄ mit seinem Gate an den Drain D₁ des FET P₁₁ und der FET P₁₄ mit seinem Gate an den Drain D₂ des FET N₁₁ angeschlossen ist. Die Drainanschlüsse der FETs P₁₄ und N₁₄ sind miteinander verbunden, ihre Sourceanschlüsse sind an den V -Anschluß bzw. an Masse angeschlossen. Ein p-FET P₁₃ liegt zwisehen dem Drain D₁ des p-FETs P₁₁ und Masse, ein n-FET N₁₃ liegt zwischen dem Drain D₂ des n-FETs N₁₁ und dem V --Anschluß.

An den Ausgang des CMOS-Inverters 23 ist ein dritter MOS-Inverter 24 angeschlossen, der vorzugsweise ein

CMOS-Inverter ist, jedoch nicht zu sein braucht. Die FETs P₁₃ und N₁₃ sind so verschaltet, daß sie an ihren Gates die Ausgangsspannung V . des MOS-Inverters 24 empfangen, wobei die Ausgangsspannung V die Ausgangsspannung des Schmitt-Triggers darstellt. Die FETs P₁₃ und N₁₃ verhindern also eine Potentialänderung am Drain des FET P₁₁ oder des FET N₁₁, wenn der FET P₁₁ bzw. N₁₁ vom ausgeschalteten in den eingeschalteten Zustand gelangt. Der MOS-Inverter 24 und die FETs P₁-, und N₁-. bilden eine Rückkopplungsschaltung, die die Änderung des Ausgangssignals des CMOS-Inverters 21 steuert. In der Schaltung nach Fig. 3 sind die Substrate der p-FETs auf V_DD (z.B. 5 Volt) gelegt, während die Substrate der n-FETs auf Massepotential (0 Volt) gelegt sind.

Die Schaltung nach Fig. 3 arbeitet wie folgt: Es wird angenommen, daß sämtliche FETs vom Anreicherungstyp sind und eine Schwellenspannung von einem Volt (Absolutwert) aufweisen, und daß die Steilheit g jedes FET so eingestellt ist, daß die Schwellenspannungen der Schaltung vier Volt (V._h„) und ein Volt (V_th].) betragen.

Ist V. = 0, so leiten die p-FETs P₁₁ und P₁₂, während die n-FETs N₁₁ und N₁₂ nicht leiten. Somit liegen die Drainanschlüsse D₁ und D₉ der FETs P₁₁ und N₁₁ praktisch

I *■* Ii Il

auf V_DD Volt. Somit leitet der FET N₁₄ in dem CMOS-Inverter 23, während der FET P₁₄ nicht leitet, so daß der Ausgangsknoten N₁ auf 0 Volt liegt und der Ausgangsknoten N₂ auf V_DD Volt liegt. Somit leitet der FET N₁₃, während der FET P₃ ausgeschaltet ist. Obschon der FET N₁₃ eingeschaltet ist, fließt durch ihn kein Strom, da der Drain D₂ des FET N₁₁ auf V_ßD Volt liegt. Wenn V. ansteigt und beispielsweise 2,5 Volt erreicht, leiten die n-FETs N₁- und N₁₂- Somit ist das Potential am Drain D₉ des n-FET N₁₁ im Begriff, abzufallen. Da jedoch der

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' Drain D₂ durch den eingeschalteten FET N₁₃ auf V_DD gezogen wird, wird das Abfallen des Potentials am Drain D-unterdrückt. Andererseits ist der Drain D. des p-FET P₁₁ über den Durchlaßwiderstand des n-FET N₁₉ an den Drain D₂ des FET N₁₁ angeschlossen, so daß das Fallen des Potentials am Drain D₁ stärker unterdrückt wird als das am Drain D₂- Als Folge der Unterdrückung des Abfallens des Potentials an den Drainanschlüssen D₁ und D₂ ändert der CMOS-Inverter 23 seinen Zustand nicht. Das heißt: 'Q die Spannung V . bleibt auf V _D Volt.

Wenn die Eingangsspannung V. weiter ansteigt und 4 Volt überschreitet, wird der Durchlaßwiderstand des n-FET N₁₁ sehr klein, wodurch das Potential am Drain D₉ in

'° die Nähe von 0 Volt abfällt. Nach einer Verzögerung bezüglich des Abfalls am Drain D₂ fällt auch das Potential am Drain D₁ etwa auf 0 Volt ab. Demzufolge invertiert der CMOS-Inverter 23 seinen Zustand, so daß das Potential am Ausgangsknoten N₁ auf V_DD Volt geht und das Potential am

Ausgangsknoten N₃ auf null Volt geht. Der FET P₁₃ wird also eingeschaltet, und der FET N₁₃ wird ausgeschaltet. Sowohl die Source als auch der Drain des FET P₁₃ liegen auf null Volt, so daß zwischen Source und Drain dieses

Transistors kein Strom fließt.
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.. Wenn die Eingangsspannung V. von V_ßD Volt auf 2,5 Volt abfällt, leiten die p-FETs P₁₁ und P₁₂- Da jetzt der p-FET P₁₃ eingeschaltet ist, wird der Potentialanstieg

am Drain D₁ des p-FET P₁₁ unterdrückt, und der Potentialen ' ' '

anstieg am Drain D₂ des n-FET N₁₁ wird bezüglich des Drains D₁ aufgrund des Durchlaßwiderstands des p-FET P-2 verzögert. Wenn daher V. =2,5 Volt ist, ändert der CMOS-Inverter 23 seinen Zustand nicht, so daß der Knoten N₉ auf null Volt bleibt. Fällt V. auf ein Volt ab, wird

der Durchlaßwiderstand des FET P₁₁ sehr klein, und das

Potential am Drain D₁ gelangt in die Nähe von V.^.. Das Po tential am Drain D₂ nähert sich zusammen mit dem Potential am Drain D₁ dem Wert von V _D, so daß der CMOS-Inverter 23 seinen Zustand ändert und veranlaßt, daß das Potential am Knoten N₂ auf V_QD geht.

Fig. 4 zeigt die Eingangs-Ausgangs-Kennlinie des in Fig. 3 gezeigten Schmitt-Triggers, wenn dieser in der oben beschriebenen Weise arbeitet. Die Schaltung besitzt eine höhere Schwellenspannung V..-, und eine niedrigere Schwellenspannung V,, , die größer bzw. kleiner ist als eine Schwellenspannung eines gewöhnlichen CMOS-Inverters.

Die erfindungsgemäße Schaltung besitzt außerdem im Vergleich zu herkömmlichen Schaltungen weniger FETs, die zwischen die Versorgungsspannungsanschlüsse in Reihe zu schalten sind. Daher kann die erfindungsgemäße Schaltung mit einer niedrigeren Versorgungsspannung arbeiten als herkömmliche Schaltungen, wodurch eine hohe Betriebsgeschwindigkeit erzielbar ist. Außerdem sind die Gates der FETs N₁₄ und P₁₄ des CMOS-Inverters 23 individuell an die Drainanschlüsse D₁ und D₂ der FETs P₁₁ bzw. N₁₁ angeschlossen. Demzufolge sind die Ladekapazitäten der Drains D₁ und D₂ gegenüber den in den Fig. 1 und 2 dargestellten Schmitt-Triggern auf die Hälfte verringert, so daß hierdurch ein weiterer Vorteil im Hinblick auf den Hochgeschwindigkeitsbetrieb erzielt wird.

Bei der erfindungsgemäßen Schaltung hängen die Schwellenspannungen V,, _T und V,, „ von dem Verhältnis der Durchlaßwiderstände der p-FETs P₁₁ und P₁₃ sowie von dem Verhältnis der Durchlaßwiderstände der n-FETs N₁₁ und N₁^ ab. In anderen Worten: Sie hängen ab von dem Abmessungsverhältnis der p-FETs und dem Abmessungsverhältnis der n-FETs. Aus diesem Grund ändern sich die Schwellenspari-

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nungen V.._ und V_thH der Schaltung selbst dann kaum, wenn die Schwellenspannung jedes Feldeffekttransistors aufgrund von herstellungsbedingten Bauelementunterschieden Schwankungen unterworfen ist. Wenn sich in den herkömmlichen Schaltungen gemäß den Fig. 1 und 2 die

Schwellenspannung eines FET beispielsweise in positiver ~-'~KJtehttffig^w^^ -V-^g-i«~po— -—

sitiver Richtung. Demgegenüber heben sich die Schwankungen der Schwellenspannungen der FETs in der erfindungsgemäßen Schaltung gegenseitig auf, da der Drain

^p Eyj 'arf aas^Gäte" des-Ή-ΡΕΤ" N^ζ und 3er

Drain D₂ des n-FET N-- an das Gate des p-FET P₁₄ angeschlossen ist. Daher verringert sich der Einfluß der Schwellenspannungsänderungen der FETs auf die Schwellenspannungen V., und V._h„ der Schaltung.

Der erfindungsgemäße Schmitt-Trigger ist nicht auf die Ausführungsform gemäß Fig. 3 beschränkt, sondern es sind verschiedene modifizierte Ausführungsformen möglieh. Fig. 5 bis 14 zeigen Beispiele für derartige modifizierte Ausführungsformen der Schaltung nach Fig. In diesen Schaltungsbeispielen sind gleiche Elemente wie in Fig. 3 mit entsprechenden Bezugszeichen versehen.

In der Schaltung nach Fig. 5 ist innerhalb der Pufferschaltung 22 das Substrat des n-FET N₁₂ an den Drain D₁ des p-FET P₁₁ angeschlossen, und das Substrat des p-FET P₁₂ ist an den Drain D₂ des n-FET N₁₁ angeschlossen. Die Arbeitsweise der Schaltung nach Fig. 5 ist die gleiche wie die der Schaltung nach Fig. 3.

Die Pufferschaltung 22 dient dazu, eine Übereinstimmung der Potentialänderungen an den Drainanschlüssen D₁ und D₂ der FETs P₁₁ bzw. N₁₁ am Eingangs-CMOS-Inverter zu verhindern. Daher kann, wie Fig. 6 zeigt, ein Wi-

derstand R mit einem Wert von beispielsweise 10 Kiloohm anstelle der Analogschalter P₁₂ und N₁₂ verwendet werden, um eine ähnliche Funktionsweise zu erhalten wie bei der Schaltung in Fig. 5. Mit einem solchen Widerstand jedoch nimmt der Schmitt-Trigger in einer integrierten Schaltung im Vergleich zu der Schaltung mit Analogschaltern gemäß Fig. 3 relativ viel Platz ein. Der Widerstand R kann in drei Widerstände R., R₂ und R₃ unterteilt werden, wie es in Fig. 7 gezeigt ist. Wie Fig. 8 zeigt, kann man den Widerstand R auch in zwei Widerstände R₁ und R„ unterteilen, wobei der Verbindungsknoten dieser Widerstände an den CMOS-Inverter 23 angeschlossen ist. Da in diesem Beispiel die FETs P₄ und N₁₄, welche den CMOS-Inverter 23 bilden, mit ihren Gates am Verbindungsknoten der Widerstände R₁ und R~ zusammengeschaltet sind, kann anstelle des CMOS-Inverters 23 ein Inverter verwendet werden, der lediglich p-FETs oder n-FETs enthält.

In der Schaltung nach Fig. 9 sind die Drainanschlüsse D₁ und D₂ der komplementären FETs P^₁ bzw. N-. des CMOS-Inverters 21 mit den Gates der komplementären FETs P₁₄ bzw. N₁₄ des CMOS-Inverters 23 verbunden. Im Gegensatz zur Schaltung 3 ist es in der Schaltung nach Fig. 9 nicht möglich, den vorteilhaften Effekt zu erzielen, daß sich die Schwankungen der Schwellenspannungen der komplementären FETs gegenseitig aufheben. Jedoch läßt sich ein Betrieb bei niedriger Spannung und mit hoher Arbeitsgeschwindigkeit erreichen.

in der Schaltung nach Fig. 10 ist der in den oben beschriebenen Schaltungen vorgesehene dritte Inverter 24 fortgelassen, und die komplementären FETs P₁-, und N₁ ο sind gegeneinander vertauscht. Bei dieser Schaltung werden die Schwellenspannungen durch fertigungsbedingte Bauelementunterschiede beeinflußt; jedoch läßt sich in vor-

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• teilhafter Weise ein Betrieb bei niedriger Spannung mit hoher Arbeitsgeschwindigkeit erreichen.

In der Schaltung nach Fig. 11 sind zwei MOS-Inverter 24a und 24b zwischen dem CMOS-Inverter 23 und den komplementären FETs P₁O ^und N-]3 d^er Schaltung nach Fig. 10 in Kaskade geschaltet. Die Kaskadenschaltung dieser beiden Inverter 24a und 24b kann eine Wellenformung schaffen, die eine hohe Ansprechgeschwindigkeit des Schmitt-Triggers ermöglicht. 10

In der Schaltung nach Fig. 12 ist ein Teil der Rückkopplungsschaltung (z.B. der p-FET P₁₃) fortgelassen. In diesem Fall ist die Schwellenspannung V , des Schmitt-Triggers die Schwellenspannung des Eingangs-CMOS-Inverters Wird andererseits der n-FET N₁₃ fortgelassen, so entspricht ^VthL ^^{er Scnwe}ll^ensP^annun9 ^es CMOS-Inverters 21.

In der Schaltung nach Fig. 13 werden die Rückkopplungsspannungen separat an die FETs P₁₃ und N₁₃ gelegt. In ande- ren Worten: die eine Rückkopplungsspannung gelangt von dem Drain D- des FET P₁- über Inverter 24..., und 24₁₂ an den p-FET P-13» die andere Rückkopplungs spannung gelangt von dem Drain D,
den n-FET N.

dem Drain D₂ des FET N₁₁ über Inverter 24₂₁ und 24₂₂ an

Ί3*
25

In der Schaltung nach Fig. 14 gelangt die Rückkopplungsspannung von dem Drain D₃ des FET N₁₁ über Inverter 24..., und 24.. 2 an den FET P₁₃/ und die Rückkopplungs spannung gelangt von dem Drain D₁ des FET P₁₁ über Inverter 24₂₁ und 24₂₂ an den FET N₁₃.

Leerseite

Claims

Patentansprüche

- zwischen einem ersten und einem zweiten Versorgungsspannungsanschluß liegt eine Betriebsspannung (V_nn),

- eine erste invertierende MOS-Schaltung (21) enthält ein Komplementärpaar aus einem ersten und einem zweiten MOS-Transistor (Pi-i/ N₁₁), die jeweils Drain, Source und Gate besitzen, wobei ihre Gates zusammengeschaltet sind und ein Eingangssignal (V. ) empfangen und ihre Source an den ersten bzw. den zweiten Versorgungsspannungsanschluß angeschlossen ist, und sie enthält eine Pufferschaltung (22), die zwischen die Drainanschlüsse (D₁, D₉) des ersten und des zweiten MOS-Transistors (P₁₁/ ^Ni-i) geschaltet ist, um ansprechend auf eine Potentialänderung am Drain des ersten oder des zweiten MOS-Transistors nach einer Verzögerung eine Potentialänderung am Drain des zweiten bzw. des ersten Transistors hervorzurufen,

- eine zweite invertierende MOS-Schaltung (23) spricht auf die erste invertierende MOS-Schiiltung an, und

- eine Rückkopplungsschaltung (24, P₁-., N₁-,) spricht auf die zweite invertierende MOS-Schaltung (23) an, um die Potential-

änderung am Drain des ersten, des zweiten oder beider MOS-Transistoren (P₁₁/ N,,) der ersten invertierenden MOS-Schaltung (21) zu unterdrücken.
2. Schmitt-Trigger nach Anspruch 1, dadurch gekennzeichnet , daß die zweite invertierende MOS-Schaltung (23) ein Komplementärpaar aus einem dritten und einem vierten MOS-Transistor (P₁₄/ N₁₄) / die jeweils Drain, Source und Gate besitzen, aufweist, daß das Komplementärpaar zwischen den ersten und den zweiten Versorgungsspannungsanschluß geschaltet ist, und daß die Gates des dritten und des vierten MOS-Transistors (N₁₄, P₁₄) an den Drain des ersten bzw. des zweiten MOS-Transistors (P₁₁, N₁₁) angeschlossen sind.
3. Schmitt-Trigger nach Anspruch 2, dadurch gekennzeichnet , daß der dritte und der vierte MOS-Transistor (N₁₄, P₁₄) bezüglich des ersten bzw. des zweiten MOS-Transistors (P₁₁/ N.J komplementär sind, und daß der

Sourceanschluß des dritten und des vierten MOS-Transistors an den ersten bzw. den zweiten Versorgungsspannungsanschluß angeschlossen ist.
4. Schmitt-Trigger nach Anspruch 2, dadurch g e k e η η zeichnet, daß der dritte und der vierte MOS-Transistor (P-i 4 # N₁₄) bezüglich des zweiten bzw. des ersten MOS-Transistors (N₁₁, P₁₁) komplementär sind, und daß die Source des dritten und des vierten MOS-Transistors an den ersten bzw. den zweiten Versorgungsspannungsanschluß angeschlossen ist.
5. Schmitt-Trigger nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet , daß die Pufferschaltung (22) ein Kornplementärpaar aus parallelgeschalteten MOS-Transistoren (N₁₂/ ^pi2^ aufweist, deren Gates

zusaminengeschaltet sind, um das Eingangssignal (V. ) zu empfangen.
6. Schmitt-Trigger nach einem der Ansprüche 1 bis 4, dadurch gekennze ichnet, daß die Pufferschaltung (22) Widerstandselemente (R; R-, R-/ R3) aufweist.
7. Schmitt-Trigger nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet , daß die Rückkopplungsschaltung eine dritte invertierende MOS-Schaltung (24) aufweist, die an die zweite invertierende MOS-Schaltung (23) angeschlossen ist, ein Komplementärpaar aus einem fünften und einen? sechsten MOS-Transistor, die jeweils eine Drain-Source-Strecke und ein Gate besitzen, aufweist, wobei der fünfte und der sechste MOS-Transistor (P₁₃, N₁₃) bezüglich des zweiten bzw. des ersten MOS-Transistors (N₁-, P₁₁) komplementär sind und mit ihren Gates zusammen an einen Ausgang der dritten invertierenden MOS-Schaltung (24) angeschlossen sind, während ihre Drain-Source-Strecke zwischen dem Drain des ersten MOS-Transistors (P₁₁) und dem zweiten Versorgungsspannungsanschluß bzw. zwischen dem Drain des zweiten MOS-Transistors (N₁₁) und dem ersten Versorgungsspannungsanschluß (V_DD) liegt.
8. Schmitt-Trigger nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet , daß die Rückkopplungsschaltung ein Komplementärpaar aus einem fünften und einem sechsten MOS-Transistor (N₁₃, P₁^), die jeweils eine Drain-Source-Strecke und ein Gate besitzen, aufweist* wobei der fünfte und der sechste MOS-Transistor bezüglich des ersten bzw. des zweiten MOS-Transistors (P₁₁/ N₁₁) komplementär sind und mit ihren Gates zusammen an einen Ausgang der zweiten invertierenden MOS-Schaltung (23) angeschlossen sind, während ihre Drain-Source-Strecke zwischen dem Drain des ersten MOS-Transistors (P₁₁) und dem zweiten Versorgungs-

Spannungsanschluß bzw. zwischen dem Drain des zweiten MOS-Transistors (N₁₁) und dem ersten Versorgungsspannungsanschluß (V_DD) liegt.
9. Schmitt-Trigger nach Anspruch 8, dadurch gekennzeichnet , daß die Rückkopplungsschaltung außerdem zwischen dem Ausgang der zweiten invertierenden MOS-Schaltung (23) und den Gates des fünften und des sechsten MOS-Tansistors (N₁₃, ^pi3^ eine aus einer geraden Anzahl -JQ von Invertern (24a, 24b) bestehende Kaskadenschaltung aufweist.
10. Schmitt-Triggerschaltung nach Anspruch 1, dadurch gekenn ze ichnet, daß die zweite invertierende MOS-Schaltung (23) ein Paar von Invertern (24...., 24₂₁) aufweist, das an die Drainanschlüsse des ersten und des zweiten MOS-Transistors (P₁.. , N₁₁) angeschlossen ist, und daß die Rückkopplungsschaltung derart ausgebildet ist, daß sie die Potentialänderungen an den Drainanschlüssen des ersten und des zweiten MOS-Transistors (P- -, N₁₁) ansprechend auf das Paar von Invertern unterdrückt.
11. Schmitt-Trigger nach Anspruch 1, dadurch gekennzeichnet, daß die Rückkopplungsschaltung einen dritten MOS-Inverter (24) , der an die zweite invertierende MOS-Schaltung (23) angeschlossen ist, und einen fünften MOS-Transistor mit Source-Drain-Strecke und Gate aufweist, daß der fünfte MOS-Transistor mit seiner Source-Drain-Strecke mit demjenigen des ersten und des zweiten MOS-

3Q Transistors (P₁₁, N₁₁), der vom gleichen Kanaltyp ist wie der fünfte MOS-Transistor (N₁₃), in Reihe zwischen den ersten und den zweiten Versorgungsspannungsanschluß geschaltet ist, und daß das Gate des fünften MOS-Transistors an einen Ausgang des dritten MOS-Inverters angeschlossen ist.