DE1462952A1

DE1462952A1 - Schaltungsanordnung zur Realisierung logischer Funktionen

Info

Publication number: DE1462952A1
Application number: DE19661462952
Authority: DE
Inventors: Gibson John James; Burns Joseph Richard
Original assignee: RCA Corp
Current assignee: RCA Corp
Priority date: 1965-12-13
Filing date: 1966-12-13
Publication date: 1968-11-21
Also published as: GB1127687A; DE1462952B2; US3551693A; FR1504328A

Description

6401-66;Dr. ν. B/Schä

RCA 57008 14R9QR?

U.S. Ser. No. 513,396 i-tvc^kjc

Filed: December 13, 1965

Radio Corporation of America, New York, N. Υ.,Υ. St. A.

Schaltungsanordnung zur Realisierung logischer Funktionen.

Die Erfindung betrifft Schaltungsanordnungen zur Realisierung logischer Funktionen, die mit aktiven Halbleiterbauelementen bestückt sind und sich besonders gut für eine Ausführung als sogenannte "integrierte Schaltung" oder "Halbleiterschaltkreis" eignen.

Schaltungs anordnungen zur Realisierung logischer Funktionen werden in gross em Umfang zum Schalten und zur Informationsverarbeitung benutzt, insbesondere in digitalen Grossrechenanlagen. Da in solchen Gross· rechenanlagen sehr viele solcher Schaltungen, die im folgenden kurz als "logische Schaltungen" bezeichnet werden sollen, vorhanden sind, ist die Verdrahtung und Verbindung zwischen den verschiedenen logischen Schal· tungen sehr kompliziert und kostspielig. Auch wenn die logischen Schaltungen als integrierte Schaltungen oder Halbleiterschaltkreise hergestellt werden, sind die Verdrahtungsprobleme noch erheblich. Es ist daher wünschenswert, in einer einzigen integrierten Schaltung möglichst viele logische Schaltungen oder Gatter unterzubringen.

809809/0935

Der Erfindung liegt daher die Aufgabe zugrunde, Schaltungs· anordnungen zur Realisierung logischer Funktionen anzugeben, die mit verhältnis massig wenigen Halbleiterbauelementen auskommen.

Dies wird bei einer mit Halbleiterbauelementen bestückten Schaltungsanordnung zur Realisierung logischer Funktionen gemäss der Er· findung dadurch erreicht» dass die Schaltung eine erste Halbleiter einrichtung eines Leitungstyps, eine oder mehrere Halbleiter einrichtungen des entgegen· gesetzten Leitungstyps und eine dritte Halbleiter einrichtung des entgegenge· setzten Leitungstyps enthält· Der Stromweg der ersten Halbleitereinrichtung ist zwischen eine Ausgangsklemme und einen ersten auf Betriebsspannung liegenden Schaltungspunkt geschaltet und bildet den einzigen Stromweg zwischen diesen beiden Punkten, Die Stromwege der zweiten Halbleitereinrichtungen sind über den Stromweg der dritten Halbleiter einrichtung zwischen die Aus· gangsklemme und einen zweiten Schaltungspunkt, der ein anderes Betriebs· potential führt» geschaltet. Mit den Steuerelektroden der ersten und der dritten Halbleiter einrichtung ist eine gemeinsame Eingangsschaltung verbunden. Die Steuer elektroden der zweiten Halbleiter einrichtung_en sind mit getrennten Eirigangsschaltungen verbunden.

Die Erfindung wird anhand der Zeichnung näher erläutert es zeigen:

Fig·" I und 2 Schaltbilder bekannter Schaltungsanordnung en zur Realisierung logischer Funktionen;

809809/0935

«3-

Fig. 3 und 4 Funktionstabellen für die in Fig. 1 bzw. 2 dargestellten Schaltungen;

Fig. 5 und 6 Schaltbilder von Ausführungsbeispielen logischer Schaltungen gemäss der Erfindung und

Fig. 7 ein Schaltbild einer gemäss den Lehren der Erfindung aufgebauten Schaltungsanordnung, die mehrere logische Gatter und einen einzigen Uhr-Transistor enthält.

Bei den Schaltungsanordnungen gemäss der Erfindung werden aktive Halbleitereinrichtungen verwendet, die zwei im Abstand voneinander angeordnete, und einen Stromweg begrenzende Elektroden und eine die Leitfähigkeit dieses Stromweges steuernde Steuerelektrode enthalten. Vorzugsweise werden Unipolar« oder Feldeffekttransistoren mit isolierter Steuerelektrode verwendet, in diesem Falle sind dann die den Stromweg begrenzende Elektroden die Quellen- und die Abfluss elektrode. Es sind im wesentlichen zwei Typen von Feldeffekttransistoren mit isolierter Steuerelektrode bekannt; nämlich der sogenannte Dünnfilmtransistor (TFTXund der Metall-Oxyd-Transistor (MOS)₄ siehe beispielsweise die Veröffentlichung von P. K. Weimer "The TFT- a New Thin-Film Transistor" im "Proceedings of the IRE", Juni 1962, Seiten 1462 bis 1469 und die Veröffentlichung von S. R. Hofstein und F. P. Hei man "The Silicon InsulatedfGate Field-Effect Transistor" erschienen in den "Proceedings of the IEEE"_# September 1963_# Seiten 1190 bis 1202.

8C980S/G935

Feldeffekttransistoren der oben angegebenen Art können entweder im Stromerhöhungsbetrieb oder im Stromdrosselungsbetrieb arbeiten. Bei einem Feldeffekttransistor, der im Stromerhöhungsbetrieb arbeitet^ ist die Impedanz des leitenden Kanales sehr gross, wenn die Steuerelektrode und die Quelle auf der gleichen Spannung liegen. Wenn zwischen die Steuer elektrode und die Quelle ein Signal bestimmter Polarität gelegt wird, nimmt die Impedanz des leitenden Kanales ab. Bei einem im Stromdrosselungsbetrieb arbeitenden Transistor ist die Impedanz des leitenden Kanales verhältnis massig klein, wenn Quelle und Steuerelektrode auf derselben Spannung liegen. Die Impedanz des leitenden Kanals kann durch ein Eingangssignal bestimmter Polarität zwischen Quelle und Steuerelektrode erniedrigt werden.

Ein Feldeffekttransistor mit isolierter Steuerelektrode

kann je nach dem Leitungstyp des den Halbleiterkörper bildenden Materials mit P*Leitung oder N*Leitung arbeiten. Bei einem mit P-Leitung arbeitenden Transistor sind die Majoritätsträger Löcher, während bei eineuu. mit N-Leitung arbeitenden Transistor die Majoritätsträger Elektronen sind.

Die in den Figuren 1 und 2 dargestellten bekannten logischen Schaltungen sind im ¹¹RCA Review" Dezember 1964, Seiten 627 bis 661 beschrieben. Die in Fig. 1 dargestellte logische Schaltung enthält eine An* zahl von Transistoren 10, 11, 12 des N-Typs und eine gleiche Anzahl von Tranästoren 13, 14, 15 des P*Typs. Die Stromwege der Transistoren des N-Typs

8098Ü9/0935

liegen in einer Reihenschaltungzwischen einer Ausgangsklemme 3 und einem Schaltungspunkt 9, der mit Masse verbunden ist. Insbesondere ist die Quellenelektrode 12s des Transistors 12 an Masse angeschlossen, die Abflusselektrode 12d dieses Transistors mit der Quellenelektrode Ils des Transistors 11, die Abflusselektrode Hd dieses Transistors mit der Quellenelektrode 10s des Transistors 10 und die Abflusselektrode 1Od ist schliesslich mit der Ausgangsklemme 3 verbunden.

Die Stromwege der Transistoren des P-Typs sind parallel zueinander zwischen die Ausgangsklemme 3 und einen Schaltungspunkt 4 geschaltet· Der Schaltungspunkt 4 ist mit der positiven Klemme einer Be· triebsspannungsquelle V verbunden, deren negative Klemme an Masse liegt. Insbesondere sind die Quellenelektroden 13s, 14s, 15s der Transistoren 13, 14, 15 an den Schaltungepunkt 4 angeschlossen, während die Abflusselektroden 13d, 14d, 15d dieser Transistoren mit der Ausgangsklemme 3 verbunden sind.

Die Steuerelektroden 12g, 13g der Transistoren 12, 13 sind beide an eine Klemme 8 einer Quelle 7 für digitale Signale angeschlossen. Die andere Klemme der Signalquelle 7 liegt an Masse. Die Steuerelektroden lig, 15g der Transistoren Ii bzw. 15 sind beide an eine Klemme 6 einer zweiten Quelle 5 für digitale Signale angeschlossen. Die andere Klemme der Signalquelle 5 ist mit Masse verbunden. Die Steuerelektroden 10g, 14g der Transistoren 10 bzw. 14 sind beide an eine Klemme 2 einer weiteren

809809/0935

Quelle 1 für digitale Signale verbunden, deren andere Klemme wieder an Masse liegt. *

Die Signalquellen I₃ 5, 7 enthalten digital arbeitende Schaltungs· anordnungen und liefern an ihren Ausgfingsklemmen digitale Signale A, B bzw· C, die entweder einen niedrigen oder einen hohen Spannungspegel annehmen können. Der hohe Spannungspegel kann beispielsweise einerSpannung von +V_nVoIt und der niedrige Spannungs pegel kann einer Spannung von O Volt entsprechen.

Die Aus gangs klemme 3 ist ausserdem mit einer Belastungs· kapazität C verbunden, wie in Fig. 1 gestrichelt dargestellt ist. Die Be* lastungskapazität C. versinft bildlicht die Gesamtheit der Eingangskapazitäten weiterer, nicht dargestellter Transistoren, die die logische Schaltung an* steuern.

Wenn im Gleichgewichtszustand eines oder mehie re der digitalen Signale A, B, C den niedrigen Spannungs pegel (O Volt) hat, ist die Spannung zwischen Steuerelektrode und Quelle des zugehörigen Transistors des N-Typs etwa 0 Volt, wodurch der oder die betreffenden Transistoren des N«Typs gesperrt werden. Bei diesen Signalbedingungen bildet der Stromweg des oder der gesperrten Transistoren des N*Typs den- Stromfluss zwischen der Klemme 3 und Masse eine verhältnis massig grosse Impedanz dar. Wenn mindestens eines der digitalen Signale A, B, C den niedrigen Signalpegel von 0 Volt hat_# ist ausserdem die Spannung zwischen Elektrode und Quelle des oder der ent*

809809/0935

sprechenden Transistoren des P«Typs etwa «V_n Volt* Der oder die betreffenden Transistoren des P»Typs werden dadurch in den leitenden Zustand vorgespannt· Die Belastungskapazität C wird dadurch auf etwa +V_fl Volt aufgeladen.

Wenn alle digitalen Signale A, B_-, C den relativ hohen Wert +V_n Volt haben, betragen die Spannungen zwischen Steuerelektrode und Quelle der Transistoren 10, 11. 12 des N*Typs +V VoIt^ während die Spannungen zwischen Steuerelektrode und Quelle der Transistoren 13,14* 15 des P-Typs gleich 0 Volt ist· Alle Transistoren des N*Typs sind dann in den leitenden Zustand vorgespannt während alle Transistoren des P-Typs gesperrt sind. Wenn die Transistoren dee Ν· Typs alle leiten, bietet der Stromweg zwischen der Ausgangsklemme 3 und Masse dem Stromfluss eine sehr kleine Impedanz dar_# so dass die Spannung an der Belastungskapazität C. etwa 0 Volt ist.

Fig· 3 zeigt die Funktionstabelle für die oben erläuterte Schaltungsanordnung. In dieser Funktionstabelle bedeutet L den niedrigen Spannungspege], H den hohen Spannungspegel. Man sieht, dass das Aus« gangssignal E_n an der Klemme 3 dann und nur dann den niedrigen Spannungen pegel L annimmt wenn alle Eingangssignale A, B, C den hohen Spannungen pegel aufweisen. Wenn der hohe bzw. niedrige Spannungspegel die Binärziffern 1 bzw. 0 bedeuten, realisiert die in Fig. 1 dargestellte Schaltungsanordnung die logische Funktion NAND. Wenn andererseits der hohe und der niedrige

80980S/0935

Spannungspegel die Binärziffern O bzw. 1 bedeuten, arbeitet die Schaltungsanordnung als NOR-Gatter.

Die in Fig. 2 dargestellte logische Schaltung ist ähnlich aufgebaut* wie die der Fig· I_- sie unterscheidet sich von dieser jedoch in folgender Hinsicht: Die Transistoren 10, 11,12 gehören dem P-Typ und nicht dem Ν·Τνρ an, während die Transistoren 13, 14, 15 dem N-Typ und nicht dem P-Typ angehören» Ausserdem ist die Spannungsquelle V_n anders geschalte^ ihre positive Klemme ist nämlich mit dem Schaltungspunkt 9 an der Quellenelektrode des Transistors 12 verbunden, während ihre negative Klemme an Masse liegt· Der Schaltungspunkt 4 ist ebenfalls mit Masse verbunden»

Wenn mindestens eines der digitalen Signale A, B, C den relativ hohen Spannungspegel +V Volt hat, sind der oder die entsprechenden Transistoren des P-Typs gesperrt, so dass der Strömweg zwischen den Schaltungspunkten 3, 9 eine relativ hohe Impedanz hat. Die entsprechenden Transistoren des N-Typs sind andererseits in den leitenden Zustand vorge· spannt. An der Belastungskapazität C liegt daher eine Spannung von etwa 0 Volt.

Wenn alle digitalen Signale A, B, C den niedrigen Spannungspegel 0 Volt haben, sind alle Transistoren des N-Typs gesperrt. Die Transistoren des P-Typs sind andererseits in den leitenden Zustand vorgespannt so dass der Stromweg zwischen den Schaltungspunkten 3, 9 eine sehr kleine Impedanz hat. Die Belastungskapazität C wird dabei dann auf etwa +V Volt

Li U

aufgeladen.

809809/0935

Die in Fig. 4 dargestellte Funktionstabelle der Schaltung gemäss Fig. 2 zeigt» dass das Augangssignal E dann und nur dann den hohen Spannungspegel H. annimmt, wenn die digitalen Eingangssignale .A₉B₄C alle den relativ niedrigen Spannungs pegel aufweisen, während das Ausgangssignal Ή den verhältnis massig niedrigen Spannungs pegel hat, wenn mindestens eines der Signale A_-B_-C den relativ hohen Spannungspegel annimmt. Wenn dem hohen und niedrigen Spannungs pegel die Binär· ziffern 1 bzw. 0 zugeordnet sind, realisiert die in Fig. 2 dargestellte Schaltungsanordnung die logische Funktion NOR. Wenn andererseits die Binärziffern 1 und 0 dem niedrigen bzw» dem hohen Spannungs peg el züge* ordnet sind, arbeitet diese Schaltung als NAND-Gatter.

Logische Schaltungen der in den Figuren 1 und 2 dargestellten Art haben den Vorteil, dass sie im Gleichgewichtszustand nur wenig Leistung verbrauchen, was hauptsächlich darauf zurückzuführen ist, dass beim Leiten eines Transistors des P*Typs der entsprechende Transistor des N*Typs sperrt und umgekehrt· Die Belastungskapazität C wird dementsprechend

J-I

auf einen der beiden digitalen Spannungs pegel aufgeladen. Ein kleiner Leistungs· verlust tritt zwar auch im Gleichgewichtszustand in Folge des Leckstromes zwischen Quelle und Abfluss eines gesperrten Transistors auf, dieser Leck* strom und dem entsprechend auch die Verlustleistung im Gleichgewichts* zustand sind jedoch vernachlässigbar.

809809/0935

Die in den Figuren 1 und 2 dargestellten logischen Schaltungen können selbstverständlich auch mit mehr als drei Eingängen ausgeführt werden, wie in dem oben angegebenen Artikel aus dem ¹¹RCA Review" dargelegt ist· Mit relativ geringen Abwandlungen können die in den Figuren 1 und 2 darge· stellten Schaltungen auch zur Realisierung anderer logischer Funktionen als der NAND- und NOR-Funktion verwendet werden. Hierzu kann man bei· spielsweise Transistoren desselben Leitungstyps wie die Transistoren 10 und 11 in eine Schaltung einfügen, die eine gewünschte Kombination von Strom* wegen zwischen den Schaltungspunkten3und 9 bildet· Für jeden so ge· schalteten zusätzlichen Transistor ist jedoch ein weiterer Transistor desselben Leitungstyps wie die Transistoren 13,14, 15 erforderlich, der den letzterwähnten Transistoren parallel zu schalten ist· Allgemein gesprochen sind bei den in Fig. 1 und 2 dargestellten logischen Schaltungen für jeden Ein· gang zwei Transistoren erforderlich. Wenn solche Schaltungen für kombinierte Logik· und Speichersysteme verwendet werden, um Information in Speicherkreise einzuschleusen oder aus diesen auszuschleusen, wird eine grosse An· zahl von Transistoren benötigt. So sind beispielsweise bei einer typischen digitalen Anlage zur Decodierung einer fünfstelligen Adresse fünf Eingänge pro logisches Gatter erforderlich und für einen Speicher mit einer Kapazität von sechzehn Wörtern werden sechzehn logische Gatter benötigt· Man braucht hier also insgesamt einhundertsechzig Transistoren. Um die Verlustleistung und die Kosten gering zu halten und um die Herstellung zu erleichtern, soll die Anzahl der erforderlichen Transistoren nach Möglichkeit verringert werden.

809809/0935

Dies gilt besonders für integrierte Schaltungen.

Die Parallelschaltung der Transistoren des P-Typs in Fig. 1 und des N-Typs in Fig. 2 hat ausserdem eine Belastung der Aus· gangsklemme 3 mit der Ausgangskkpazität aller parallelgeschalteter Tran* sistoren zur Folge, so dass die Arbeitsgeschwindigkeit verhältnis massig klein ist. Aus diesem Grunde wäre es daher ausserdem wünschenswert^ die Anzahl der direkt an die Ausgangsklemme der Schaltung angeschlossenen Transistoren herabzusetzen.

Durch die Erfindung wird eine logische Schaltung angegeben, die sich vor aBern für sychron arbeitende , durch Uhrimpulse gesteuerte logische Systeme eignet, insbesondere für einen Decoder eines aktiven Speichers, bei dem die Wörter mit einer bestimmten Frequenz adressiert werden. Die logischen Schaltungen gemäss der Erfindung benötigen nur einen Transistor pro logischem Eingang und zwei Transistoren für den Uhrsignal eingang _# ohne dass der Vorteil geringer Verlustleistung verloren geht. Einer der beiden Uhrsignaltransistoren kann mehreren Gruppen von Transistoren für logische Eingangssignale gemeinsam sein. Die Schaltungen gemäss der Erfindung haben ausserdem den Vorteil« dass die Anzahl der direkt an die Ausgangsklemme angeschlossenen Transistoren ganz erheb* lieh kleiner ist als bei den oben erwähnten bekannten Schaltungsanordnungen.

Die in Fig. 5 als Ausführungsbeispiel der Erfindung dargestellte logische Schaltung enthält einen Reihenstromkreis zwischen der Aus* gangsklemme 3 und dem Schaltungspunkt 4 , der en einzigen Stromweg zwischei

80980S/0935

diesen Schaltungspunkten bildet^ und einen weiteren Stromweg zwischen der Ausgangs klemme 3 und dem Schaltungspunkt 9. An den Schaltungspunkten 4 und 9 liegen verschiedene Betriebs potential^ da der Schall ungspunkt 4 durch die Spannungsquelle V_ auf der Spannung +V Volt gehalten wird, während der Schaltungspunkt 9 mit Masse verbunden ist.

Der Reihenstromkreis enthält den Stromweg eines Transistors 23 vom P«Typ. Die Quellenelektrode 23s dieses Transistors ist mit dem Schaltungspunkt 4 und die Abfluss elektrode 23d ist mit Ausgangsklemme 3 verbunden.

Der andere Stromkreis enthält eine Reihenschaltung der Stromwege einer Anzahl von Transistoren 20, 21, 22 des N~Typs. Die Abfluss elektrode 20d des Transistors 20 ist mit der Ausgangsklemme 3 verbunden, die Quellenelektrode 20s dieses Transistors ist an die Abfluss elektrode 21d des Transistors 21 angeschlossen, dessen Quellenelektrode 21s wiederum mit der Abfluss elektrode 22d des Transistors 22 verbunden ist, dessen Quellen-· elektrode 22s an den Schaltungspunkt 9 angeschlossen ist.

Die Steuerelektroden 22g und 23g der Transistoren 22, 23 sind beide an die Klemme 8 der digitale Signale liefernden Signalquelle 7 ange« schlossen. Die Signalquelle 7 stellt die Uhrimpulsquelle einer durch Uhr· impulse gesteuerten digitalen Anlage dar und liefert an ihrer Klemme 8 ein Uhrsignal C bestimmter Frequenz. Die Steuerelektrode 20g des Transistors 20 ist mit der Klemme 2 der Quelle 1 für digitale Signale verbunden, deren andere Klemme an Masse liegt. Die Steuerelektrode 21g des Transistors 21

8C98G5/0935

ist mit der Klemme 6 der Quelle 5 für digitale Signaeverbunden, deren andere Klemme ebenfalls an Masse liegt· Die Signalquellen 1, 5 liefern an ihren Klemmen 2 bzw· 6 logische Signale A bzw. B.

Im Betrieb liefert die Uhrimpulsquelle 7 eine Reihe positiver Uhrimpulse. In den Pausen zwischen den Uhrimpulsen hat das Uhrimpulssignal C den relativ niedrigen Wert 0 Volt. Die Spannung zwischen Steuer* elektrode und Quelle des Transistors 22 vom N-Typ ist dann 0 Volt, so dass dieser Transistor 22 gesperrt wird. Der Stromweg des Transistors 22 stellt dann im Stromweg zwischen der Ausgangs klemme 3 und Masse eine verhältnismassig grosse Impedanz dar. Die Spannung zwischen Steuerelek« trode und Quelle des Transistors 23 des P-Type ist andererseits »V Volt» so dass dieser Transistor leitet· Der zwischen den Schaltungspunkten 3_#4 liegende Stromweg des Transistors 23 hat dementsprechend nur eine kleine Impedanz. Die Belastungskapazität C wird also auf etwa +V Volt aufge*

Lj U

laden. Wegen der gross en Impedanz des Stromweges des gesperrten Transistors 22 wird die Belastungskapazität C_T auf die Spannung +V_n Volt aufge*

Li U

laden, unabhängig davon, welchen Wert die digitalen Signale A, B haben.

Wenn das Uhrsignal C den relativ hohen Wert HhV Volt annimmt, leitet der Transistor 22^ während der Transistor 23 sperrt· Der Stromweg des Transistors 22 vom N-Typ stellt daher im Stromweg zwischen der Auegangsklemme 3 und Masse nur eine verhältnis massig ge* ringe Impedanz dar, während der Stromweg des Transistors 23 zwischen

809809/0935

den Schaltungspunkten 3 und 4 eine verhältnismässig grosse Impedanz darbietet·

Wenn mindestens eines der digitalen Signale A, B den niedrigen Spannungswert 0 Volt hai^ wird der zugehörige Transistor des N-Typs gesperrt und sein Stromweg bildet dann eine relativ grosse Impe*

danz zwischen der Klemme 3 und Masse. Da der Leckstrom zwischen Quelle und Abfluss eines gesperrten Transistors verhältnismässig klein ist, ist die Zeitkonstante im Verhältnis zur Dauer eines Uhrimpulses sehr gross und die Spannung an der Belastungskapazität C wird daher praktisch auf Volt gehalten.

Wenn andererseits beide digä_alen Signale A, B den hohen

Spannungspgel +V_n Vdfc annehmen, leiten beide Transistoren 20, 21 des N-Typs und ihre Stromwege stellen nur eine relativ kleine Impedanz zwischen der Aus· gangsklemme 3 und Masse dar. Das Auegangssignal E fällt dementsprechend auf den niedrigen digitalen Wert, der paktisch 0 Volt beträgt» ab. Wenn das Uhrsignal wieder 0 Volt wird, sperrt der Transistor 22 des N-Typs und der Transistor 23 des P*Typs wird leitend. Die Belastungskapazität C wird dann wieder auf +V~ Volt aufgeladen.

Das Ausgangssignal E_n nimmt also nur dann den niedrigen Digitalwert an, wenn die digitalen Signale A, B, C alle ihren hohen digitalen Wert haben, während das Ausgangssignal E den hohen digitalen Wert annimmt wenn mindestens eines der digitalen Signale A, B, C den niedrigen digitalen Wert hat. Die in Fig. 5 dargestellte Schaltungsanordnung realisiert also die logischen

809809/0 935

Funktionen NAND oder NOR wie die in Fig. 1 dargestellte bekannte Schaltung. Die Funktionstabelle in Fig. 3 gilt also auch für die durch die Uhrsignale C getastete logische Schaltung gemäss Fig. 5.

Das in Fig. 6 dargestellte Ausführungsbeispiel der Erfindung entspricht im Prinzip dem der Fig. 5, es unterscheidet sich jedoch von dieser in folgender Hinsicht: Die Transistoren 20, 21, 22 gehören dem P-Typ und nicht dem N-Typ, wie in Fig. 5 an, während der Transistor 23 dem N-Typ und nicht dem P-Typ angehört. Ausserdem ist die Spannungsquelle V_ mit ihrer positiven Klemme an den Schaltungspunkt 9 angeschlossen, während der Schaltungspunkt 4 mit Masse verbunden ist.

Im Betrieb liefert die Uhrimpulsquelle 7 eine Reihe von in negativer Richtung verlaufenden Uhrimpulsen. In den Impulspausen nimmt das Uhrsignal C den relativ hohen digitalen Spannungswert +V Volt an. Der Transistor 22 des P-Typs ist dann gesperrt. Sein Stronweg bildet dann zwischen der Ausgangsklemme 3 und der Spannungsquelle V eine verhältnis· massig hohe Impedanz. Der Transistor 22 des N«Typs wird andererseits leitend. Der Stromweg dieses Transistors bildet dann eine relativ geringe Impedanz zu den Schaltungspunkten 3, 4. An der Belastungskapazität liegt dann praktisch 0 Volt, unabhängig davon welche Werte die Signale A, B haben, da der mit den Transistoren 20, 21 in Reihe geschaltete Transistor 22 gesperrt ist.

SO98GS/O935

Wenn das Uhrsignal C auf den niedrigen digitalen Wert O Volt abfällt, wird der dem P-Typ angehörende Transistor 22 leitend. Der Stromweg dieses Transistors zwischen der Ausgangsklemme 3 und der Spannungsquelle V hat dann nur eine relativ kleine Impedanz. Der dem N-Typ angehörende Transistor 23 wird andererseits gesperrt und er bildet im Stromweg zwischen Schaltungspunkten 3_# 4 eine relativ grosse Impedanz .

Wenn mindestens eines der Signale A, B den hohen digitalen Wert +V_ hat, wird der zugehörige Transistor gesperrt und sein Stromweg stellt dann eine relativ grosse Impedanz zwischen der Klemme 3 und der Spannungsquelle V_n dar. Die Spannung an der B elastungs kapazität C

(J X-I

bleibt dann praktisch 0 Volt. Wenn jedoch beide digitalen Signale A, B den niedrigen digitalen Wert 0 Volt annehmen, leiten die Transistoren 20, 21 beide und ihre Stromwege bilden nur eine geringe Impedanz zwischen der Klemme 3 und Masse . Die B elastungs kapazität C lädt sich dann auf etwa +V Volt auf.

Wenn das Uhrsignal wieder den relativ hohen digitalen Wert V_n Volt annimmt, wird der dem P-Typ angehörende Transistor 22 wieder gesperrt und der dem N-Typ angehörende Transistor 23 wird leitend. Die Spannung an der B elastungs kapazität C wird dann wieder etwa 0 Volt.

Lj

8098Q 9/0935

Das Ausgangs signal E nimmt also dann und nur dann den relativ hohen digitalen Wert an, wenn die digitalen Signale A, B, C alle ihren relativ niedrigen digitalen Wert haben, während das Ausgangssignal E den niedrigen digitalen Wert annimmt, wenn mindestens eines der digitalen Signale A, B, C den relativ hohen digitalen Wert hat. Die in Fig. 6 darge·» stellte Schaltung realisiert also die logischen Funktionen NOR oder NAND wie die in Fig. 2 dargestellte bekannte Schaltung, so dass auch hier die Funktionstabelle der Fig. 4 gilt.

Selbstverständlich kann die Anzahl der Eingänge bei den in Fig. 5 und 6 dargestellten logischen Schaltungen erhöht werden, indemman den Stromwegen der Transistoren 2O₄ 21 weitere Transistoren in Reihe schaltet. Bei dem in Fig. 5 dargestellten Ausführungsbeispiel werden dabei Transistoren des N-Typs und bei Fig. 6 Transistoren des P*Typs verwendet.

Die in den Figuren 5 und 6 dargestellten logischen Schaltungen können, wie die der Figuren 1 und 2 auch für die Realisierung anderer logischer Funktionen verwendet werden, wenn man Transistoren desselben Leitungstyps wie die Transistoren 20, 21 in Schaltungen, die die gewünschte Kombination von Stromwegen vom Schaltungspunkt 3 zur Abfluss elektrode 22d des Uhrtran· sistors 22 ergeben, verwendet. Im Gegensatz zu den bekannten logischen Schaltungenänd dabei jedoch keine zusätzlichen Transistoren des Leitungs* typs des Transistors 23 erforderlich.

809809/0935

«18-

Sowohl das in Fig. 5 als auch das in Fig, 6 dag estellte Ausführungsbeispiel der Erfindung kann in einem logischen System ver· wendet werden, bei dem das Uhrsignal C einer Anzahl von logischen Gattern gemeinsam zugeführt wird. Dies ist beispielsweise in Verbindung mit dem in Fig. 5 dargestellten Ausführungsbeispiel in Fig. 7 gezeigt. Die in Fig. dargestellte Schaltungsanordnung enthält n«Gruppen von dem N-Typ angehören· den Eingangstransistoren für logische Signale. Die erste Gruppe umfasst die Transistoren 20 , 21 ; die zweite Gruppe die Transistoren 20 , 21 ; und die n*te Gruppe die Transistoren 20 , 21 . Jeder Gruppe aus Transistoren des N-Typs ist ein dem P-Typ angehörender Uhrtransistor 23 , 23_O ...

1 &

bzw. 23 zugeordnet. Allen η-Gruppen ist ein einziger Uhrtransistor 22 vom N»Typ gemeinsam. Die Quellenelektroden 21 * 21 ... 21 sind hierzu

1 « η

alle über einen Schaltungspunkt 30 mit der Abfluss elektrode des Uhrtran· sistors 22 verbunden. Die Quellenelektrode des Uhrtransistors 22 liegt an Masse. Die Quellenelektroden der Transistoren 23 _# 23 ... 23 sind alle

1. Δ Il

über einen Schaltungspunkt 31 mit der positiven Klemme der Spannungsquelle V verbunden.

Das Uhrsignal C wird der Steuerelektrode des Uhrtransistors

22 und allen Steuerelektroden der Uhrtransistoren 23 , 23 ... 23 züge»

X ώ η

führt. An den Steuerelektroden der Transistoren 20 , 20 ... 20 liegen

x. Δ η

individuelle logische Signale A,, A ... A . Den Steuerelektroden der Tran· sistoren 21 , 21_O... 21 sind individuelle logische Signale B, B_... B zugeführt· An Ausgangsklemmen 3 , >_o... 3 stehen entsprechende Aus·

809809/0935

gangssignale E_n , E ...E zur Verfügung.

Wie die in Fig. 5 dargestellte logische Schalung kann jede Gruppe von Transistoren 20, 21 des N»Typs mit den zugeordneten Uhr» transistoren als NAND-Gatter für in* s Positive gehende Signale und als NOR-Gatter für in* s Negative gehende Signale entsprechend der Funktions· tabelle in Fig. 3 arbeiten.

Es iöt bereits erwähnt worden, dass andere logische Funktionen realisiert werden können, wenn man Transistoren desselben Leitungstyps wie die Transistoren 20, 21 in entsprechende Schaltungen zwischen den Schal* tungspunkt 3 und die Abfluss elektrode des Uhrtransistors 22 schaltet. Wenn man beispielsweise alle Ausgangsklemmen 3 ... 3 in Fig. 7 miteinander verbindet, realisiert die in Fig. 7 dargestellte Schaltung die durch die folgende Boolesche Gleichung definierte logische Funktion:

A, B₁ +A₀ B_+... A B «■ 11 & δ η η

Für diese Schaltung ist dann nur ein einziger Uhrtransistor 23 erforderlich.

Bei den beschriebenen logischen Schaltungen werden also nur eine Halbleitereinrichtung für jedes digitale Eingangssignal und zwei Halbleitereinrichtungen für das Uhrsignal benötigt und der Vorteil niedrigen Leistungsverbrauchs bleibt erhalten. Wenn solche logische Schaltungen als integrierte Schaltungen gebaut werden, brauchen die Transistoren 20,21 keine

80980S/0935

getrennten Stromwege zu haben. Diese Transistoren können in Form einer wirkungs massig gleichwertigen Anordnung hergestellt werden, die nur eine einzige Quellenelektrode und eine einzige Abfluss elektrode enthält» die einen einzigen Stromweg begrenzen. Die Anordnung enthält ferner eine Anzahl ge« trennter S teuer elektroden, die jeweils nur die Leitfähigkeit eines entsprechenden Teiles des Stromweges steuern, wobei die Summe aller Teile gleich dem ganzen Stromweg ist.

809809/0935

Claims

PATENTANSPRÜCHE

1,/Schaltungsanordnung zur Realisierung logischer Funktionen mit Transistoren verschiedenen Leitungstyps, die zwischen eine Ausgangs* klemme und einen-ersten bzw. zweit-en Schaltungspunkt geschaltet sind, dadurch gekennzeichnet« dass der erste Schaltungspunkt (4) und die Ausgangsklemme (3) durch eine Reihenschaltung verbunden sind, die den einzigen Stromweg zwischen der Ausgangsklemme und diesem ersten Schaltungspunkt bildet und den durch eine Steuerelektrode (23g) in seiner Leitfähigkeit steuerbaren Stromweg eines ersten Transistors (23) des ersten Leitungstype enthalt, dass ein durch eine zugehörige Steuerelektrode (21g) in seiner Leitfähigkeit steuerbarer Stromweg eines zweiten Transistors (21) des zweiten Leitungstyps über einen durch eine zugehörige Steuerelektrode (22g^steuerbaren Stromweg mindestens eines weiteren Transistors (22) des zweiten Leitungstyps zwischen den zweiten Schaltungspunkt (9) und die Ausgangsklemme (3) geschaltet ist, dass die Steuerelektroden (23g, 22g) des ersten und dritten Transistors (23 bzw. 22) gemeinsam an eine erste Eingangsschaltung (7) angeschlossen sind und dass die Steuerelektrode (21g) des zweiten Transistors (21) und gegebenenfalls weiterer Transistoren des zweiten Leitungstyps mit jeweils einer weiteren Eingangsschaltung (5 bzw. 1) verbunden sind·

809809/0935

2, Schaltungsanordnung nach Anspruch I₃ dadurch gekennzeichnet, dass der erste und der zweite Schaltungspunkt (4, 9) mit Klemmen einer Betriebsspannungsquelle (V > verbunden sind und dass die Eingangsschaltungen digitale Signale an die zugeordneten Steuer elektroden liefern,

3. Schaltungsanordnung nach Anspruch 2_t dadurch gekennzeichnet, dass der erste, zweite und dritte Transistor jeweils ein Feldeffekttransistor mit isolierter Steuerelektrode und Quellen* sowie Abfluss elektrode, die den steuerbaren Stromweg begrenzen, sind.

4» Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass eine Gruppe von zweiten Transistoren bzw· Halbleitereinrichtungen vorgesehen ist, die jeweils einen leitenden Stromweg und eine Steuerelektrode zur Steuerung seiner Leitfähigkeit enthalten, dass die Gruppe von Stromwegen zwischen den zweiten Schaltungspunkt (9) und die Ausgangsklemme über den Stromweg des dritten Transistors ge* schaltet sind und dass mit den Steuerelektroden der zweiten Transistoren getrennte Eingangsschaltungen verbunden sind.

5· Schaltungsanordnung nach Anspruch 4, dadurch

gekennzeichnet« dass die Stromwege der zweiten Transistoren über den Stromweg des dritten Transistors zwischen den zweiten Schaltungen punkt und die Ausgangsklemme geschaltet sind.

809809/0935

6. Schaltungsanordnung nach Ans pt uch 5, dadurch gekennzeichnet, dass eine Anzahl von Ausgangsklemmen , eine gleiche Anzahl von Gruppen und eine gleiche Anzahl von ersten Halb· leitereinrichtungen vorgesehen sind, dass verschiedene der Gruppen von zweiten Stromwegen zwischen verschiedene Ausgangsklemmen und den zweiten Schaltungspunkt über den Stromweg des dritten Transistors geschaltet sind, dass verschiedene der Stromwege der ersten Halbleiter· einrichtungen zwischen verschiedene Ausgangsklemmen und den ersten Schaltungspunkt geschaltet sind, wobei diese ersten Stromwege die einzigen Verbindungen bilden, dass die ersten Eingangsschaltungen gemeinsam mit den Steuerelektroden der ersten Halbleitereinrichtungen verbunden sind und dass die zweiten Eingangsschaltungen jeweils getrennt mit einer Steuerelektrode der verschiedenen zweiten Halbleitereinrichtungen verbunden sind.

7. Schaltungsahordnung nach Anspruch 5, dadurch

gekennzeichnet, dass die Halbleiterbauelemente j^w ei Is aus einem Feldeffekttransistor mit Quellen· und Abflusselektrode, die einen Stromweg begrenzen, dessen Leitfähigkeit durch eine vom Stromweg isolierte Steuerelektrode steuerbar ist.

8. Schaltungsanordnung nach Anspruch 1, dadurch

gekennzeichnet, dass die zweite Steuerelektrode eine einzelne Steuerelektrode ist.

80980S/0935

U62952

9. Schaltungsanordnung nach Anspruch I_- dadurch gekennzeichnet, dass jedes Halbleiterbauelemente ein Feld effekt· transistor mit Quellen- und Abfluss elektroden ist, die den zugehörigen Stromweg definieren, der durch eine zugeordnete Steuerelektrode in seiner Leitfähigkeit steuerbar ist.

9/0935